CN100407563C - N相集成降压转换器 - Google Patents

Abstract

本发明提供一种n相集成降压转换器(10)。转换器(10)包括一控制器(20)和多个电路(12)，所述多个电路中的每一个都可操作地连接到控制器(20)。控制器控制多个电路(12)分别输出多个电流信号并产生一个输出电压信号，所述多个电流信号中的每一个都有相关的相位。通过应用本发明n相的概念，所要传送的每个相位(即，多个电路中的每一个)的电流量被降低。这直接降低了每个相位的传导损耗。由于每个相位的电流变低，因而在多个电路的每一个中可以使用更小的MOSFET。所述更小的MOSFET更容易切换。因此，降低了每个相位的开关损耗。降低这些损耗将使本发明获得高效率。集成使所有的元件变得物理上更紧密，并且能够更快速地切换。更高的切换频率就为更小和更少的无源元件作了准备。集成还将转换器(10)的总成本降到最低。

Description

N相集成降压转换器

技术领域

本发明通常涉及半导体集成电路(IC)设备，特别涉及降压转换器。

背景技术

降压转换器被用来将较高电压转换为适合使用的较低电压，例如适合微处理器使用。降压转换器通常使用时钟来运行，由此电感器在时钟周期的第一部分(“充电阶段”)被充电，而在时钟周期的第二部分(“放电阶段”)作为电源来运行。最近，降压转换器已经发展成为多相降压调整器。传统的多相降压转换器使得多个低电流可分别通过多个相位被传送。电感器电流的总和作为一输出被提供。此类传统多相转换器受到严重缺陷的影响，这是因为不同相位不可以相互叠加。此外，控制器无法区分产生的电感器电流，这导致不稳定或无效控制。不相叠加的相位导致对高电流输出更慢的响应时间。因此，传统的多相转换器通常不能包括太多的相位。

传统多相转换器还受到限制因素的影响，这些限制因素与分立的执行过程有关，包括响应时间、效率和成本。由于分立电路元件间的距离较大，使得分立电路中的响应时间通常要长些，这也导致一个较大的时间常数。由于较高的开关损耗，所以分立电路的效率低下。分立电路还比集成电路更加昂贵。

因此，需要一种改进的、具有更优越性能的降压转换器。

发明内容

本发明提供一种解决方案，该解决方案处理分立降压转换器中所有的限制因素。根据本发明的一个实施例，提供了一种n相集成降压转换器，并且该降压转换器包括一控制器和多个电路，所述多个电路中的每一个都可操作地连接到控制器。该控制器和多个电路是集成的。控制器产生多个驱动信号用以分别控制多个电路，所述多个驱动信号中的每一个都有一个相关的相位。

根据本发明的一个方面，该多个电路分别产生多个电流信号和一个输出电压信号。

根据本发明的另一个方面，输出电压信号被反馈到控制器。该控制器包括一占空比控制电路，用以比较反馈输出电压信号与预先选定的参考电压，并根据所述比较来调整驱动信号的占空比值，以保持输出电压信号处于一需要的电平。

根据本发明的另一个方面，多个电流信号的总和被反馈到控制器。占空比控制电路比较该反馈电流信号的总和与先前的总和值，并且根据所述比较调整驱动信号的占空比值，以保持输出电压信号处于一需要的电平。

通过应用本发明的n相概念，每个相位(即，多个电路中的每一个)所要传送的电流量被降低。这直接降低了每个相位的传导损耗。由于每个相位的电流变低，因而在多个电路的每一个中可以使用更小的MOSFET。所述更小的MOSFET更容易开关。因此，每个相位的开关损耗被降低。由于转换过程中90％的损耗都在MOSFET中，因此降低这些损耗将使本发明取得比分立方案更高的效率。

根据本发明，通过集成控制器与动力系(即，PMW驱动器和MOSFET)，缩短了响应时间。这一集成降低了寄生电感和电容，所述寄生电感和电容限制了转换器迅速响应的能力。该集成使所有的元件变得物理上更紧密，并且能够更快速地被切换。更高的切换频率就为更小和更少的无源元件作了准备。集成还将转换器的总成本降到最低。

增高转换器的切换频率不仅缩短了响应时间，而且降低了降压集成电路布局技术所要求的输出电感器的尺寸。转换器的频率有可能增高到这样一点，即在该点处不再需要分立输出电感器，而封装体本身的电感可以取代它们。

结合附图，通过参考下面的说明和权利要求，本法明的其它目的和成就及对本发明的全面理解将变得显而易见。

附图说明

参照附图并通过例子来进一步详细说明本发明，其中：

图1示出依照本发明一实施例的n相降压转换器；

图2示出依照本发明一实施例的n相降压转换器中控制器的框图；

图3说明一个叠加PWM驱动脉冲及相应的输出电流信号的例子；以及

图4示出依照本发明第二实施例的控制器的框图。

全部附图中，相同的参考数字说明相似或相应的性质或功能。

具体实施方式

图1示出了依照本发明一实施例的n相降压转换器10。图1中，降压转换器10包括多个(例如n个)电路12，这些电路都被连接到n相控制器20。每个电路12包括例如MOSFET 14的控制晶体管，例如MOSFET16的同步晶体管，以及电感器18，用以产生输出电流IL，该电流表示n相降压转换器的一个相位。尽管MOSFET14和16被示为n型MOSFET，但它们也可以是p型MOSFET。

要操作每个电路12，控制器20接通控制晶体管14，用以将输入Vin连接到电感器18来为该电感器充电。在电感器被充电之后，控制20关断控制晶体管14用以断开Vin与电感器18的连接，并接通晶体管16用以提供电流通路以及将电感器电流放电到负载。正如以下详述，产生于n个电路12的电感器电流可以有n个之多的相位。电感器电流的总和作为输出电流Iout被提供给负载。在转换器10中，输出电压Vout和电流Iout被反馈到控制器20，用以调整PWM驱动信号，如以下将进一步讨论的。

图2示出了依照本发明一实施例的控制器20的框图。控制器20包括采样电路22和24、占空比控制电路26、系统时钟28、计时器32以及脉宽调制(PWM)驱动器36，所述时钟28用以分别通过信号线21a和21b为采样电路22和24提供时钟信号。

输出电压Vout和输出电流Iout被反馈到采样电路22和24，所述采样电路22和24执行标准的保持-和-采样功能。采样电路22和24使用系统时钟信号来采样Vout和Iout，并将它们转换成数字脉冲，即Vout和Iout的数字值。该数字值被提供给占空比控制电路26，该占空比控制电路26用以将占空比的数字值存储在占空比寄存器中，并对其进行调整。所述占空比被定义为Ton/Ttotal，其中Ton为脉冲的接通时间，Ttotal是脉冲总长度。

只要Vout和Vref之间存在实际差别，占空比控制电路26就会对占空比值作出调整，以使Vout等于Vref。占空比控制电路26根据与预先选定的参考电压Vref进行比较的Vout的测量来调整占空比值。例如，当Vout小于Vref时，占空比被增大一个步长，用以将输出电压Vout增大到Vref的电平。所述步长大小由占空比的分辨率预先确定，该占空比分辨率等于控制器中占空比寄存器的大小。因而一个步长是该寄存器中的最小步长，例如，寄存器值中的+1或-1，或占空比绝对值中的+1(分辨率)或-1(分辨率)。另一方面，当Vout大于Vref时，占空比被减小一个步长，用以将输出电压值减小到Vref的电平。

占空比控制电路26还对期望的输出电压变化起作用，以使Vout等于Vref，所述期望的输出电压变化是由于输出电流Iout的突增或突减。占空比控制电路26通过比较Iout的数字值与控制电路26中所存储的先前值Iout并相应调整该占空比值来实现这一功能。例如，当Iout比先前的Iout值小一预定值时，例如小了Ierror，则占空比被减小一个步长，以降低输出电压Vout的过调量并保持其接近Vref的电平。另一方面，当Iout大于Iout的先前值，例如大了Ierror，则占空比值被增大一个步长，以便与Vref的电平相比减小输出电压Vout的压降。

在本发明的另一实施例中，仅Vout需要被反馈，以使控制电路26根据Vout的数字值与参考电压Vref的比较来调整输出电压Vout。

调整后的占空比被发送到计时器32，该计时器32产生PWM驱动脉冲PWM-1驱动、PWM-2驱动...PWM-n驱动，以分别控制n个电路12。计时器32计数时钟脉冲，并提供PWM驱动信号来实现与占空比值对应的输出脉冲。PWM驱动脉冲的不同输出脉冲可以是相叠加或不相叠加，这依赖于占空比和有效输出(即，有效电路12)的个数。

如果与有效输出个数相乘的占空比大于1，则PWM驱动脉冲将有叠加的相位。相叠加的PWM脉冲允许在电路12处进行高速开关，由此产生了高效率。

当输出电流Iout低于预定值时，控制器20禁止电路12的某些输出，用以降低开关损耗。例如，当输出功率达到最大时，电路12的全部输出都是有效的。当输出功率电平下降到50％以下，一半的所述输出都可以被禁止。当功率再被降到25％时，有效输出的个数可减少到四分之一。应该注意这个例子适用于四的倍数。类似原理适用于其它输出个数。因此，本发明的控制器20可以适用于n相或低于n的任意相数，这取决于应用情况。

作为一个实例，假设每个输出(即，每个PWM驱动脉冲)的占空比为25％，并且总计时间段为20个时钟周期。这样，每个PWM驱动信号的接通时间为5(20*25％)个时钟周期。还假设存在5个有效输出。这种情况下，与有效输出个数(5)相乘的占空比(25％)大于1。这样，PWM驱动脉冲将相互叠加。从而，在每第4个时钟周期之后，新的相位(即，新PWM驱动信号)启动如下：相位1启动于时钟周期0；相位2启动于时钟周期4；相位3启动于时钟周期8；相位4启动于时钟周期12；以及相位5启动于时钟周期16。因此，占空比为25％并且接通时间等于5个周期，如图3所示，则PWM驱动信号的叠加是一个时钟周期。用于每个输出的占空比可按如上所述被调整，即它可能增大为6个时钟周期或降低为4个时钟周期，这依赖于电压和电流的测量结果。

来自计时器32的PWM驱动脉冲被提供给PWM驱动器36，当相关的ENABLE信号被占空比控制电路26激活时，该PWM驱动器36控制每个电路12的MOSFET14和18。

图4示出依照本发明第二实施例的控制器40的框图。控制器40是图2中控制器20的一个变型，并且执行控制器20所能执行的所有功能。在图4中，除Vout和Iout外，还测量每个线圈电流IL。这些电流值通过采样电路24被数字化。占空比控制电路26计算这些电流值的平均值，并且如果一个或多个电流值过高或过低例如高于预定阀值时，该占空比控制电路26修正用于一个或多个输出(即，电路12)的占空比。这一实施例通过有效电路12的线圈来允许电流共用以实现相等的电流。实现相等的电流有可能提供最高的效率。此外，它限制了每个输出的电流，这就防止了过电流和烧坏。

通过应用本发明的n个相位的概念，降低了所要传送的每个相位(即，每个电路12)的电流量。这直接降低了每个相位的传导损耗。由于每个相位的电流比较低，因而可以在n个电路12的每一个中使用更小的MOSFET。MOSFET越小就越容易开关。因此，降低了每个相位的开关损耗。由于转换过程中90％的损耗都是在MOSFET中，因此降低这些损耗将使本发明取得比分立方案更高的效率。

根据本发明，通过集成控制器与动力系(即，PMW驱动器和MOSFET)，缩短了响应时间。这一集成降低了寄生电感和电容，所述寄生电感和电容会限制转换器迅速响应的能力。集成使所有的元件变得物理上更紧密，并且能够更快速地被切换。更高的切换频率就为更小和更少的无源元件作了准备。集成还将转换器的总成本最小化。

增高转换器的切换频率不仅缩短了响应时间，而且降低了降压集成电路布局技术所要求的输出电感器的尺寸。转换器的频率有可能增高到这样一点，在该点处不再需要分立输出电感器，IC封装体本身的的电感就可以代替它们。

虽然结合特殊实施例对本发明进行了说明，根据前面所述，显然对于本领域内的技术人员来讲，多种替换、改进和变更是显而易见的。因此，在附属权利要求的精神和范围内，本发明包含所有此类替换、改进和变更。

Claims (7)

1.一种集成降压转换器(10)，包括：

控制器(20)；以及

多个电路(12)，每一个电路(12)都可操作地连接到控制器；

其中所述控制器和所述多个电路被集成；

其中所述控制器产生多个驱动信号来分别控制所述多个电路，所述多个驱动信号中的每一个都有一个相关相位，

其中多个电流信号的总和被反馈到控制器；

其中控制器包括一占空比控制电路，该占空比控制电路比较反馈电流信号的总和与先前的总和值，并根据所述比较来调整驱动信号的占空比值，

其中当多个电流信号的总和低于预定值时，所述控制器禁止选定数目的多个电路。

2.根据权利要求1所述的转换器，多个电路分别产生多个电流信号和一个输出电压信号。

3.根据权利要求2所述的转换器，其中输出电压信号被反馈到控制器；其中控制器包括占空比控制电路(26)，该占空比控制电路比较反馈输出电压信号与预先选定的参考电压，并且根据反馈输出电压信号与预先选定的参考电压的比较来调整驱动信号的占空比值，以保持输出电压信号处于一预期电平。

4.根据权利要求3所述的转换器，其中如果与有效的多个电路的数目相乘的占空比值大于1，则多个驱动信号使它们的相关相位相互叠加。

5.根据权利要求2所述的转换器，

其中多个电流信号被反馈到控制器；

其中控制器包括占空比控制电路，该占空比控制电路计算所述反馈电流信号的平均值将该平均值与每个反馈电流信号进行比较并根据该平均值与每个反馈电流信号的比较调整相应驱动信号的占空比值。

6.根据权利要求3所述的转换器，其中控制器还包括：

系统时钟电路(28)，用于产生系统时钟信号，以及

计时电路(32)，用于对占空比控制电路和系统时钟电路做出响应，该计时电路依照占空比控制电路提供的占空比值来产生驱动信号。

7.根据权利要求1所述的转换器，其中控制器与多个电路的功率电平成比例地禁止选定数目的多个电路。

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