CN100385644C - 集成电路制造中捕捉与使用设计企图的方法与装置 - Google Patents
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Abstract
本发明公开了一种在集成电路制造程序中，用以捕捉与使用设计企图之方法与装置。此设计企图信息是伴随着由设计公司所提供的设计版本而产生。此设计版本与设计企图信息连接到一集成电路制造场所其设计版本是用来产生集成电路布局，而设计企图信息则连接到在集成电路制造场所中的设备，特别是测量设备。就其本身而言，设计企图信息可以在制造中最佳化此程序，以达到设计者所企图达到的关键特性的最佳化结果。
Description
技术领域
本发明涉及一种集成电路(Integrated Circuit，IC)制造程序与技术。特别涉及一种在集成电路(IC)制造程序中，用以捕捉(Capturing)与使用(Using)设计企图的方法与装置。
背景技术
现代的集成电路(IC)设计与制造程序非常复杂，且需要输入相当多的参数。一般而言，设计公司准备集成电路设计，而后送到一个集成电路(IC)制造场所，而此制造场所根据设计版本(Design Release)所定义的方法，运用集成电路制造设备制造这些集成电路。在许多的情况中，这些设计版本，虽然能够捕捉到集成电路的特定布局(Layout)，但却不能捕捉到设计者对于此设计的企图。这是因为设计的企图可能包含不同的变量，而非仅仅是单纯的电路组件的实体布局(PhysicalLayout)，例如，设计的企图可包括电路合格率(Circuit Yield)、速度与功率消耗、时间的终止或其它等等的标准的指导方针。因此，即使电路组件的实体布局看来似乎正确地从设计转换到制造，但却没有必要确认所制造的集成电路(IC)包含了设计者企图的所有参数。就其本身而言，设计者所考虑到的任何集成电路关键的方面，对于集成电路(IC)制造工厂在制造过程中，并未将其列入关键因素而进行任何的测试或是考虑。因此，此集成电路可能会无法如设计者所想的一样运作。
图1说明集成电路(IC)制造过程的方框图。此制造过程100分割为一电路设计阶段102与一电路制造阶段104。设备106在电路制造阶段104时提供用以帮助集成电路(IC)制造。在电路设计阶段102，此设计公司108使用电子设计自动化(Electronic Design Automation，“EDA”)工具110以及组件宏模块(Component Macro Module)112设计集成电路。此EDA工具110是根据技术档案(Technical File)114，而组件宏模块112是根据技术档案116。此组件宏模块112包括多个宏(Macro)，而每一个宏用以界定特定形式的集成电路，例如静态随机存取内存(Static Random Access Memory)、内存管理单元(MemoryManagement Unit，“MMU”)，以及其它标准的逻辑电路。而这些用以支持设计的技术档案114或116可经由集成电路制造场所(ICManufacturing Facility)122所提供的电路与晶体管模块(Models)与模块参数(Model Parameters)而增加其内容。这些模块经由转换(Transformation)方式开发及测试，以确保这些实体装置将可根据理论地具有所想要的电子特性。这些模块运用物理学导出(PhysicsDerivation)与经验分析(Empirical Analysis)而产生，以便使一可测量、实体特征与一设计或是表现的要求相关联(Correlate)。用以模块化晶体管的一个这样的模块型态是一个SPICE模块。其它模块可用以模块化微影(Photolithography)、内连接点(Interconnect)结构等等。此场所122提供这样的讯息，以便使宏开发为最佳化而适合特定场所的设备。如此，此组件宏将可开发并且免费地提供给设计公司。此宏开发商并非直接由他们的组件宏得到报酬，而是由每一个在此集成电路制造场所使用此宏制造而成的集成电路，以权利金为基础(Royalty Basis)方式得到报酬。而对于这些组件宏的存取亦可选择性地收存取费用。
最终的设计版本为一使用多数个组件宏及其它连结这些组件的逻辑以形成集成电路的布局。这样的设计版本随着路线120送到集成电路制造场所122。
集成电路制造场所122包括EDA工具124，其使用此设计版本以产生用以制造此集成电路的光罩(Masks)，与一制造中心126，其使用这些光罩与由设备制造商130随着路线128所提供的设备生产集成电路。此EDA工具124可选择地在与集成电路制造场所的一隔离场所使用。这设备制造商130提供制造工具132、使用这些工具132的方法134、以及不同测量(Metrology)的设备136，一起使用以制造与测试晶圆(Wafer)与电路。此测试结果可用来最佳化通过工具132所进行的集成电路制造过程。
此集成电路制造场所122使用由路线128所提供的设备以制造光罩，以及最后制造此集成电路。
如上所述，不同的晶体管模块与寄生电容(Parasitic Capacitance)模块与模块参数，可由集成电路制造场所122所提供到电路设计阶段102而当成技术档案114与116的构成部分。这样模块与模块参数的反馈(Feedback)可使设计公司可产生能由集成电路制造场所122所生产的晶体管。
此由集成电路制造场所生产的集成电路应符合设计公司在设计版本上努力希望达成的设计规格(Design Specification)。然而，此集成电路设计假设此集成电路的尺寸(Dimension)为绝对值且不会改变，然而一个集成电路的实际特性一般而言是自然动态的本质，使得设计公司永远无法达到原来预定设计正确的实际特性。此实际特性的动态本质(例如，布局Layout)将会导致在集成电路内的电性产生动态的变化。更进一步，设计公司在其所设计的集成电路附近可能会有关键性的特性(例如，关键性的区域或是关键性的路径)，而且此制造场所在制造这些集成电路时，并不会知道或者不会考虑这些关键的特性。结果，此集成电路的制造场所最后生产出对于这些关键特性并非最佳化的集成电路。
因此，在此技术领域中的确有能够捕捉与使用设计者的企图的需求，以便使得由一代工厂(Foundry)所产出的集成电路能够使用这些企图而达到最佳化。
发明内容
本发明提供一种方法与装置，用以捕捉与使用在IC制造程序中的设计企图(Design Intent)。此设计企图的信息随着设计公司的设计版本(Design Release)所产生。此设计版本与设计企图与IC制造场所相连接，而此设计版本用来制造这些集成电路的布局，并且此设计企图信息是连接到在IC制造场所的设备，特别是测量(Metrology)设备。如此，此设计企图的信息将可用在IC制造时最佳化工艺，以对于设计者所希望的关键特性(Critical Characteristics)能达到最佳化。因此，电路设计者所特别要求的参数，例如电路合格率(Yield)、速度、功率消耗以及其它类似的参数，能够在所生产出来的集成电路中实际上达到其要求。
在本发明中，设计企图信息包括在集成电路中的特定关键组件的编号(Identification)，而由测量(Metrology)设备所聚焦以确保特定关键特性在制造时可以达成。在本发明另外一实施例中，在一集成电路中的最长速度路径达成最佳化的设计企图连接到设备中，如此这测量设备可关键地监视最长速度路径的重要位置与关键尺寸，以确保集成电路可如设计公司所设定的特性运作。再另外一实施例中，确定的设计法则将可由设备制造商开发，以使在设备中的电路的特定种类最佳化。这些设计法则是接到设计公司，其可将这些设计法则嵌入到组件宏模块或是其它组件模块，以确保由这宏所开发的特定的结构，考虑此设备制造商能力的设计法则的要求。这些模块与宏将包含可制造信息(Manufacturability Information)，其与设备有关，而可用来制造IC。其本质是，当这些宏模块用来设计在集成电路中的组件时，此在IC制造场所的设备将自动地考虑设计法则参数与最佳化电路制造程序或布局。而对于这些设计法则的付费将与付费给这些组件宏与模块设计者相同时间(也就是，在付权利金给由晶圆代工所产出的集成电路的同一时间)。
附图说明
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，详细说明。
图1是公知技术集成电路(IC)的组件制造过程的方框图；
图2是本发明的一集成电路制造程序的方框图；
图3是半导体集成电路制造设备的一般配置的方框图；
图4是设备配置的方框图，其中测量设备在操作时使用设计企图信息；
图5是在一集成电路制造程序中使用设计法则的程序的流程图；
图6是用以产生设计法则的一范例方法流程图。
具体实施方式
图2说明根据本发明的一集成电路制造程序200的一方框图。此程序200包括一设计公司108、一IC制造场所122与一设备制造商130。如图1所讨论。根据本发明，在开发一设计版本(Design Release)时，设计公司捕捉在设计过程中的设计企图(Design Intent)。设计公司随着路径120与设计企图信息202，产生一设计版本。设计企图信息202可连接到此设备制造商130，或是在设备安装完成后连接到IC制造场所122。此设计企图信息202可在IC制造场所内使用前即可进行一些程序(例如筛选或是最佳化)。此设计企图信息将可由设备制造商130所提供的设备所使用，以便使IC制造程序能够最佳化(光罩或是晶圆的制造204与206)，以达到在设计企图信息202中认定的特定设计标准。在底下根据图5所描述的一选择实施例中，以可制作信息的形式的设计企图信息，也可从设备制造商130及/或IC制造场所122透露给设计公司108。
图3说明使用根据本发明的设计企图信息的设备制造商130所提供的IC制造设备的一般配置300。此一般配置300包括一控制器302与一工艺设备304。此控制器302包括一中央处理器(CentralProcessing Unit，“CPU”)306、支持电路308与内存310。此中央处理器306一般而言有一个或是更多的处理器(Processor)、微处理器(Microprocessor)、或是微控制器(Micro-Controller)，可根据储存在内存300的指令运作。此支持电路308为众所皆知的支持电路，包括快速缓冲贮存区(Cache)、电源供应器、时脉电路、输入/输出接口电路等等。内存310包括随机存取内存、只读存储器、可移除内存(Removable Memory)、磁盘驱动器(Disk Driver)、或是这些装置的组合。内存310储存不同型态的软件，包括设备控制软件312与设计企图参数(Design Intent Parameter)314。控制器302，当执行设备控制软件312时，随着路线316传送控制讯息给图1中的IC制造场所122内的不同的工艺设备304。工艺设备304可包括沉积(Deposition)设备、蚀刻(Etching)设备、研磨(Polishing)设备、测量(Metrology)设备、微影(Lithography)设备等等。
在IC制造场所中，可能有一个或是多个控制器，用来控制工艺设备不同的组合。当控制此工艺设备304时，设计企图参数314可在设备控制软件312中使用，以确保工艺设备能够满足设计者所提供的设计企图信息的方式。重要的是，提供设计企图信息给控制器，以加速设计企图参数314的产生，以便能够通知工艺工具如何做才能使产品最佳化。此信息可由设备制造商所提供，也就是此工具可设计作为帮助使用此设计企图信息。此设计企图信息可经由处理(例如过滤或是最佳化)以作为产生参数314。除此之外或是选择性地，此作为特定设计的设计企图信息是伴随着设计版本提供给IC制造场所，以便使此场所能够最佳化集成电路的制造程序。
图4说明根据本发明较佳实施例在测量设备内使用设计企图信息的方框图。此设备配置400包括一控制器302、工艺设备402以及测量设备406。此工艺设备402包括一个或是多个集成电路制造程序工具包括多个蚀刻反应器(Etching Reactor)、沉积反应器(DepositionReactor)、化学机械研磨(Chemical Mechanical Polishing，“CMP”)设备、微影(Lithography)设备或其它等等。此控制器302使用设备控制软件沿着路线410以传统的方式控制工艺设备。另外，控制器302沿着路线408提供设计企图信息给测量设备406。此信息可使测量设备406根据设计企图信息，针对由工艺设备402所产出的晶圆进行达到最佳化的测试。
例如，如果静态随机存取内存(SRAM)模块是经由在由工艺设备402正在生产的一特定集成电路中所产生，此SRAM模块具有一关键的尺寸要求，以便使N型金氧半(NMOS)与P型金氧半(PMOS)晶体管可以平衡(Balanced)。此设计企图信息确认一特定部份的组件号码(例如此SRAM组件的号码)正在由工艺设备402所产生。此组件号码可由数据库所提供，例如一个查询表(Lookup Table)412，可确认特定测试参数，其可用来测试正在制造的特定SRAM模块。因为此SRAM认定为此IC一关键组件，此测量设备将测试的焦点集中在此组件上。例如线宽(Line Width)测试可以在靠近SRAM位置附近进行。虽然此LUT 412是显示位于此测量设备中，熟悉此技术的人士皆知此LUT412可以设置在控制器302或是其它的地方(例如，经由局域网络LAN或是广域网络WAN)。
具有弹性而足以产生如所需求的测试测量设备是由美国加州圣塔克拉纳(Santa Clara)的运用材料公司(Applied Materials Inc.)所提供的“TRANSFORMA”测量设备机台。为了确认使用在集成电路模块的组件编号，此测量设备可使用已经最佳化的测试参数，以确保例如此NMOS与PMOS晶体管能平衡。如此，特定的测量测试将可针对在SRAM模块中的NMOS与PMOS晶体管的关键尺寸而运作。此测试可用来作为晶圆(Wafer)在制造时最佳化此流程，或是可用来作为对光罩产生流程的最佳化，其中，例如光罩的修饰(Trimming)可参照由此测量设备所采用的测量而达到最佳化。
在本发明另外一实施例中，设计者可确认在一集成电路上的逻辑电路内的最长速度路径(Longest Speed Path)，而当成是设计企图信息。此最长速度路径可确认为集成电路的一关键的特性。而此设计企图信息会传送到测量设备406以确保此测试是用以达到此最长速度路径的最佳化。如此，此测量设备406将可针对监控延着此最长速度路径的集成电路组件或线路的关键尺寸。此由测量设备406的量测将可与信息数据库414相吻合，以确保最长速度路径的参数与关键尺寸可与工艺设备相符合。这样的度量方法可以利用比较在数据库内的最理想线路或是晶体管的影像，与所量测到或是捕捉到由工艺设备402所制造的线路或是晶体管而完成。此比较的结果将可用来控制工艺设备402达到最理想的线路或是晶体管，而达到最好的长路径表现。
图5说明使用设计法则(Design Rules)来捕捉一个设计者的设计企图信息的程序500的流程图。在一确定的情况中，当一集成电路布局是以一特定方法或是方式所完成时，此半导体晶圆工艺设备将会有最佳化的表现。例如，当使用化学机械研磨(Chemical MechanicalPolishing)设备时，为了控制避免碟化(Dishing)，一种虚拟(Dummy)结构，例如多数个导电贴片(Conductive Patch)，将会在集成电路中置于接近导电线路的位置。在其它的情况中，这些设计法则或是模块将可为电路结构、特定工艺处方(Recipes)、组件模块、以及其它等等。在步骤502中，设备制造商制造一种设计法则(Design Rule，“DR”)，例如，对于CMP研磨(Polishing)时的设计法则可为包括所需要的沿着确定长度的线路的虚拟结构。此设计法则将也可包括可制造的信息，其可通知设计者当他们的设计参数可能超过此制造设备的功能。在这样的情况下，设计者能够被告知必须在合格率以及功能上做一折衷(Tradeoff)选择，而后再使用所提供的设计参数来设计。
图6说明用以产生由方法500所使用的一设计法则的一范例方法600。此方法600可由IC制造场所、设备制造商、组件设计者或是与前述都不相关的第三者其中之一来执行。此方法600开始为步骤602，其中使用或是将使用的一设备清单(List of Equipment)则由IC制造场所产生。在步骤604中，列在清单上的设备之功能特性将可确认。在步骤606中，即将生产的组件的设计法则，将可根据特定条列出的设备与这些设备的功能特性(例如功能的限制等等)而产生。而设计法则的产生可由在步骤606中使用的组件模块610来协助。这些组件模块可使用物理学导出(Physics Derivation)与经验分析(Empirical Analysis)来开发。根据所产生的设计法则，这些模块可包括SPICE模块、光阻光罩模块(Photoresist Mask Model)、内连接结构模块(InterconnectStructure Model)以及其它等等。这样的模块将一可量测且实体的特征连结到一设计或是功能的需求。在步骤608中，此方法600输出这样的设计法则。
回到图5中的方法500，在步骤504中将此设计法则提供给组件宏设计者，其将此设计法则加入这些宏中。例如，当设计者使用一个包含特定长度线路的宏时，自动将适当的虚拟结构加入，以便在使用此设备时能够达到最佳化的线路的制造。在其它的应用上，设计者可使用特定的模块或是嵌入(Embed)特定的工艺配方，使针对特定组的设备的电路设计能够最佳化。
例如，设计法则内的可制造信息(Manufacturability Information)可以提供工艺模块给在制造此IC时将会使用到的IC制造设备。这些工艺模块将容许合格率与功能上的比较，以便让设计者能够在合格率与功能上做一折衷程度(Level of Tradeoff)的选择。除此之外，在检视可制造信息后，设计者可改变设计属性(Attribute)，例如平面图(FloorPlan)、RTL code、布局、绕线(Routing)、线宽、介层窗(Via)数量与配置、层厚度(Layer Thickness)等等。此可制造信息容许统计模块为主的整套设计以及核对(Verification)模块，或是三维(3-Dimensions)的法则，例如，在基底上的位置、特征宽度(Width of Feature)、与特征的厚度，开发与使用。包含可制造信息的工艺模块可适用于进行CMP、微影、蚀刻、电镀(plating)、化学或物理汽化(Vapor)、沉积(Deposition)、氧化(Oxidation)以及其它等等。
在步骤506中，设计法则用以设计集成电路，以使得当设计者从宏图书馆(Macro Library)选择特定结构时，此结构将会自动地伴随着此设计法则。
在步骤508中，此IC设计将会送到IC制造场所。在步骤510时，对于每个经由使用包括此设计法则的宏而产生的集成电路，权利金将可付给提供此宏的智能财产(Intellectual Property，“IP”)公司以及使用此设计法则的设备制造商两者。而设备制造商亦可选择性地收到对于此设计法则的存取费用(Access Fee)或其它形式的权利金。
这些模块的可制造信息可通过在设备制造商的场所执行EDA测试而取得。一般而言，此EDA测试可在设备制造商的场所完成，而模块则可由EDA公司或是设备制造商通过使用EDA数据产生。就其本身而言，这些模块可以在一IC制造场所有这样的设备之前，就可以产生并且分发到设计者手中。而后设计者可使用设备制造商的模块设计集成电路，并且要求IC制造场所对于这些设计使用这些设备。因为这些模块相当接近地与特定设备次模块(Sub-modules)(例如，一特定的蚀刻反应器、一特定的沉积反应器、或其它等等)连在一起。比起若是设计者在没有任何可制造信息为主的模块进行IC的设计，也就是对于IC制造场所将使用的未知机台所完成的设计而言，这种实际属性的统计学上的分布，将有更加紧密的关系。若是设计时即知道特定设计的次模块，则设计参数就不需要过多(Granularity)，因此能让用来制造IC的设计具有相当高的效率、重新使用率(Repeatability)以及合格率。
虽然本发明已以不同实施例公开如上，但其并非用以限定本发明，任何熟悉此技术的人员，在不脱离本发明的精神和范围内，所作些许更动与润饰，均属于本发明的保护范围。
Claims (42)
1.一种用以制造集成电路的方法，其特征在于包括：
捕捉一集成电路设计者的设计企图信息；
根据该设计企图信息开发一个设计版本；
传送该设计企图信息与该设计版本到一集成电路制造场所；
根据该设计版本与该设计企图，在该集成电路制造场所的一集成电路制造设备中使用该设计企图信息，以最佳化一集成电路。
2.根据权利要求1所述的方法，其特征在于：该设计企图信息至少包括一关键电路组件的一位置。
3.根据权利要求1所述的方法，其特征在于：该设计企图信息至少包括在该集成电路内的一关键电路组件的一编号。
4.根据权利要求1所述的方法，其特征在于：该设计企图信息至少包括在一群组包括合格率、速度与功率消耗的规格中选择其中之一的一电路属性。
5.根据权利要求2所述的方法，其特征在于：该至少一位置是由在该集成电路制造场所中的一测量设备所量测。
6.根据权利要求2所述的方法，其特征在于：该关键电路组件是由在该集成电路制造场所中的一测量设备所量测。
7.根据权利要求2所述的方法，其特征在于：该设计企图信息包括在该集成电路中的多数个导电线路的一位置与多数个关键尺寸。
8.根据权利要求7所述的方法，其特征在于：该位置与该些关键尺寸是由在该集成电路制造场所中的一测量设备所使用。
9.根据权利要求1所述的方法，其特征在于：该设计企图信息包括由一集成电路设备制造商所提供的设备使用信息给该集成电路设计者。
10.根据权利要求9所述的方法，其特征在于：该设备使用信息为一设计法则，用以定义由该集成电路制造设备所要形成的一最佳电路设定。
11.根据权利要求10所述的方法，其特征在于：该设计法则用以确认一位置，以置放多数个虚拟结构，以避免当使用一化学机械研磨工具制造该集成电路时产生的碟化。
12.根据权利要求9所述的方法，其特征在于：该设备使用信息包括可制造信息。
13.一种用以制造一集成电路的装置，其特征在于：包括：
一集成电路制造设备，至少包括一处理器与一测量设备，所述测量设备用以调查该集成电路的一结构；
一设计企图信息来源，连接到该至少一测量设备与所述处理器，其中由所述处理器对该设计企图信息与由所述测量设备从所制造的该集成电路的一部分所获得的至少一属性进行比较后得到一比较值，用以控制该集成电路制造设备，其中所述属性是由根据所述设计企图信息所设计的一个设计版本来开发的。
14.根据权利要求13所述的装置，其特征在于：该设计企图信息来源包括位于该集成电路上的多数个关键组件的一数据库。
15.根据权利要求14所述的装置，其特征在于：该设计企图信息来源包括位于该集成电路上的多数个关键组件的一查询表。
16.一种用以改善集成电路制造的方法，其特征在于：包括：
捕捉一集成电路制造设备的可制造信息；
将该可制造信息加入用以设计一集成电路的一设计法则；
根据一设计版本，捕捉一集成电路设计者的设计企图信息；
将该可制造信息涵盖当成是该设计企图信息的一部份；
传送该设计企图信息与该设计版本给一集成电路制造场所，以便根据该设计版本与该设计企图对该集成电路最佳化。
17.根据权利要求16所述的方法，其特征在于：该设计企图信息至少包括一关键电路组件的一位置。
18.根据权利要求16所述的方法，其特征在于：该设计企图信息至少包括在该集成电路内的一关键电路组件的一编号。
19.根据权利要求16所述的方法，其特征在于：该设计企图信息至少包括在一群组包括合格率、速度与功率消耗的规格中选择其中之一的一电路属性。
20.根据权利要求17所述的方法，其特征在于：该至少一位置是由在该集成电路制造场所中的一测量设备所量测。
21.根据权利要求17所述的方法，其特征在于：该关键电路组件是由在该集成电路制造场所中的一测量设备所量测。
22.根据权利要求17所述的方法，其特征在于：该设计企图信息包括在该集成电路中的多数个导电线路的一位置与多数个关键尺寸。
23.根据权利要求22所述的方法，其特征在于：该位置与该些关键尺寸由在该集成电路制造场所中的一测量设备所使用。
24.根据权利要求16所述的方法，其特征在于：该设计企图信息包括由一集成电路设备制造商所提供的设备使用信息给该集成电路设计者。
25.根据权利要求24所述的方法，其特征在于：该设备使用信息为所述设计法则，用以定义由该集成电路制造设备所要形成的一电路设定。
26.根据权利要求25所述的方法，其特征在于：该设计法则用以确认一位置，以置放多数个虚拟结构，以避免当使用一化学机械研磨工具制造该集成电路时产生的碟化。
27.根据权利要求24所述的方法，其特征在于：该设备使用信息包括可制造信息。
28.根据权利要求16所述的方法，其特征在于：更包括：
产生由该集成电路制造场所已经使用或将要使用的一设备清单；
确认该清单上的设备的功能特性；
使用该清单上的设备的功能特性与将由该设计法则所定义的多数个集成电路结构的多数个装置模块，产生一设计准则。
29.一种集成电路制造场所，其特征在于：
包括一集成电路制造设备；
至少包括一测量设备用以调查一集成电路的一结构；以及
一设计企图信息来源，连接到该至少一测量设备，并提供一设计企图信息，其中
所述集成电路制造设备适用于根据一集成电路设计版本与由所述设计企图信息来源所提供的设计企图信息调适而运作，并用以制造一集成电路。
30.根据权利要求29所述的集成电路制造场所，其特征在于：该设计企图信息至少包括一关键电路组件的一位置。
31.根据权利要求29所述的集成电路制造场所，其特征在于：该设计企图信息至少包括在该集成电路内的一关键电路组件的一编号。
32.根据权利要求29所述的集成电路制造场所，其特征在于：该设计企图信息至少包括在一群组包括合格率、速度与功率消耗的规格中选择其中之一的一电路属性。
33.根据权利要求30所述的集成电路制造场所，其特征在于：该至少一位置是由在该集成电路制造场所中的一测量设备所量测。
34.根据权利要求30所述的集成电路制造场所，其特征在于：该关键电路组件是由在该集成电路制造场所中的一测量设备所量测。
35.根据权利要求30所述的集成电路制造场所，其特征在于：该设计企图信息包括在该集成电路中的多数个导电线路的一位置与多数个关键尺寸。
36.根据权利要求35所述的集成电路制造场所，其特征在于：该位置与该些关键尺寸是由在该集成电路制造场所中的一测量设备所使用。
37.根据权利要求29所述的集成电路制造场所，其特征在于：该设计企图信息包括由一集成电路设备制造商所提供的设备使用信息给该集成电路设计者。
38.根据权利要求37所述的集成电路制造场所，其特征在于：该设备使用信息为一设计法则，用以定义由该集成电路制造设备所要形成的一最佳电路设定。
39.根据权利要求38所述的集成电路制造场所，其特征在于：该设计法则用以确认一位置，以置放多数个虚拟结构，以避免当使用一化学机械研磨工具制造该集成电路时产生的碟化。
40.根据权利要求37所述的集成电路制造场所，其特征在于：该设备使用信息包括可制造信息。
41.根据权利要求31所述的集成电路制造场所，其特征在于：该来源包括由位于该集成电路的多数个关键组件的一数据库。
42.根据权利要求41所述的集成电路制造场所，其特征在于：该来源包括由位于该集成电路的多数个关键组件的一查询表。
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