CN100373355C - 备有安全外存取的电路 - Google Patents
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Abstract
本发明涉及一种集成电路，它包括一个微处理器MIC以及一个外围设备系统带有至少一个为外存取而设计的通信接口UMI，这些外围设备PER除了通信接口UMI外都利用互连总线BUS与微处理器MIC连接。电路另外包括一个安全模块CR，它一方面连接互连总线BUS而另一方面又利用专门提供的接线DL连接到通信接口UMI。
Description
技术领域
本发明涉及一种具有安全外存取的电路。
本发明领域属于可编程集成电路的领域，尤其是用于实现秘密事物处理的电路领域。
背景技术
这种电路集成有一个微处理器，常常还有一个高速缓冲存储器、一个高速缓冲存储器的控制器和/或一个存储管理器。此外它通常还集成一个非易失性存储器、一个或几个工作寄存器比如随机存取存储器(《RAM》英文为《Random Access Memory》)或只读存储器(《ROM》英文为《Read Only Memory》)。它时常也集成一些其它适合于其所承担应用的外围设备。
另一方面，该电路包括一个为外存取所设计的通信接口。换句话说，该接口可以使微处理器与定位在电路以外的任一组件交换数据。当该组件是一个存储器时本发明可找到一种特别有利的应用。实际上，通常都给集成电路增加一个外存储器使得该电路的用户能够拥有一个补充的存储空间。
当然，外存储器的内容可利用微处理器存取，但是也能利用任何另外相关设备存取。因此，就容易读出甚至改变录入到该存储器中的数据。然而，有时迫切需要的是，该存储内容不能受电路外部的干扰。特别是当外存储器包含一些安全防护信息比如秘密存取码或者数字签字验证时就是这种情况。
另外，可以预计到，在外存储器中加载程序时，接收该外部程序的集成电路在把该程序录入到存储器中之前要核对其真实性(签发人的同一性)及其完整性(不存在由第三者的修改).这种核对一般都是利用电子签字约定进行的。
实际上不可能在每次由集成电路读出外存储器都使用该约定，因为涉及到需要大计算功率却又运行也很慢的操作。
发明内容
因此本发明的目的是在不降低电路运行速度的同时加强这种外存储器的保护，防止不受欢迎的存取。
根据本发明，电路包括一个微处理器和一组外围设备，这些外围设备包括用于外存取的通信接口，这些外围设备除了通信接口之外都利用互连总线与微处理器相连.此外，根据本发明，所述集成电路包括一个安全模块，该安全模块一方面连接到所述互连总线而另一方面又利用专用的接线连接到所述通信接口，并且该安全模块处理的数据长度大于微处理器处理的数据的标准数据长度.因此，该集成电路包括将安全模块处理的数据的长度与标准数据长度进行适配的装置。
最好，所述将安全模块处理的数据的长度与标准数据长度进行适配的装置包括一个高速缓冲存储器，与所述微处理器相关联并设置有高速缓冲存储器控制器。在访问所述高速缓冲存储器时，该控制器把加密数据分解成具有标准长度的数据。该高速缓冲存储器是一种快速高效的装置用于准备应由所述安全模块加密的数据并且还用于把该被加密的数据从与所述安全模块匹配的格式分解成拥有与微处理器的数据总线匹配的标准数据长度的格式。这使得安全模块动态地处理数据。
在安全模块对数据进行加密的期间，高速缓冲存储器准备拥有比标准数据长度更大长度的数据。由此，可以在安全模块的输入端接收该数据。
另一方面，在安全模块对数据进行解密的期间，高速缓冲存储器把可以在安全模块的输出端获得的并且其长度大于标准数据长度的解密数据分解成标准长度的数据。
这种安排还导致了灵活性的优点，因为该电路可以处理较大长度或者不同于标准数据长度的数据.这尤其在以下的场合下特别有利：取决于所采用的加密算法，安全模块处理的数据会相当长。
根据一个优选的实施例，安全模块采用一种密钥算法，其中该算法处理的数据长度至少为64位，而微处理器处理的数据的标准长度小于64位。
所述密钥算法最好是AES算法。
安全模块更可取的是，密钥仅一次地被存储在可编程的寄存器中，而该寄存器可以被设置在非易失性存储器中。
附图说明
现在将更详细地在说明范围内显示本发明，说明部分带有一个作为描述而给出的实施例，同时还参照了附图，其表示的是本发明集成电路示意图。
具体实施方式
参考附图，集成电路IC包括一个微处理器MIC它可能与一个高速缓冲存储器和/或一个存储器控制器相组合(图中未示出)。它还包括一个通信接口UMI，通常还有其它外围设备PER比如一个瞬态非易失性存储器、一个随机存取操作寄存器等等。
根据本发明，电路另外包括一个安全模块CR。总线系统BUS互连了除通信接口UMI以外的电路所有元部件，并且一种专门提供的接线DL使该接口UMI连接到安全模块CR。
电路之外还存在一个元件MEM，它可以与通信接口UMI联通并且本发明提出了保护由该接口利用安全模块CR所传输的数据。
在该情况下，这个元件就是外存储器MEM，而通信接口最好是一个通用存储接口UMI。
安全模块CR可以采用各种不同的技术进行编码或更改数据，这些数据是其在把如此编码的数据传输到通信接口UMI之前由总线系统BUS从微处理器MIC接收到的，使得这些编码数据不会明码显示在外存储器MEM中。当然，该安全模块在其读出这个外存储器MEM中的数据时可以进行反向编码以便复原微处理器MIC数据如同该微处理器向其提供了数据。
因此，当所述数据在存储到外存储器MEM中之前进行加密处理，然后当它们被传输到总线系统BUS上之前读出时被解密。
因而适合的是，在把运行数据存储到外存储器MEM中之前对其进行动态编码。
微处理器MIC能处理8、16或32比特的数据。通常，外部数据存取都是采用8、16或32比特标准长度字进行的.这类数据的安全防护分别要求按8、16或32比特进行加密.如果人们运用公知的算法，那就涉及到一种实际上是无效的，很容易受攻击的加密。
因此所希望的是，当必要时就选择一种对于64比特，甚至128比特数据所运用的算法。标准算法的选择可以避免一些额外的约束，与此同时还确保了最大的安全度。
人们将优先选择一种私有或秘密密钥算法，因为它只需要比公用密钥算法短得很多的计算时间。
作为实施例，将考虑以下算法：
AES(是英文表达《Advanced Encryption Standard》的缩写)，按128比特的字运行并且实时提供最大的安全度，
DES(是英文表达《Data Encryption Standard》的缩写)，按64比特的字运行，对于其在有关安全性要求最低的系统中的普遍性来说是公知的，
3DES(是英文表达《Triple Data Encryption Standard》的缩写)，或者
X DES(是英文表达《Extended Data Encryption Standard》的缩写)，这后两种算法对于安全性要求较高的系统来说是很著名的，同时还保证了低成本的高译码信息流量。
当然，安全模块CR可以加密比标准长度更长的数据。该模块的设置是为了处理那些64或128比特的数据，它们分别以8或16个8比特的字，4或8个16比特的字，或者以2或4个32比特的字录入到外存储器MEM中，因此存取其中一个数据就分成几个各自8、16或32比特的存取。
为此，安全模块CR可以进行微处理器高速缓冲存储器控制的分组存取或连续存取。该高速缓冲存储器包括外存储器MEM的部分复制，它根据微处理器MIC所执行的部分程序而更新。高速缓冲存储器非常快速并且很接近微处理器MIC，它通常可以改善电路的性能。
借助高速缓冲存储器的控制器更换高速缓冲存储器中的数据是利用信息包进行的，这些信息包的最小号码是4个32比特的字，这不管由微处理器MIC所处理的数据号码大小如何。
这里要指出的是，高速缓冲存储器也可以用到其它一些电路末端。
可以规定控制器把录入的数据利用多重64比特号码的信息包写入到有关外存储器MEM的高速缓冲存储器中。
只能管理8、16或32比特存取的外存储器MEM与高速缓冲存储器的接口实现起来比较简便，同时把64比特号码的存取分别分成为8个8比特的存取、4个16比特的存取或2个32比特的存取。
在32比特存取的情况下，算法DES或3DES因此将每次加载2个32比特的字，而算法AES则每次加载4个32比特的字.数据都是快速加载的。在AES算法的《流水线》处理情况下，换句话说，当单循环或多循环数据完整处理能够在每个循环接收一个新数据时，仅仅第一次存取对总的数据传输时间引起一定的潜伏期。
算法所用的密钥最好只一次即所说的《0TP》(英文表述为One timeProgrammable)存储在可编程寄存器中。如果集成电路IC设计一个瞬态非易失性存储器，就可安装该寄存器。
选择了上面所介绍的本发明实施例是为了其特征较具体。然而不可能完全汇总该发明所覆盖的所有实施例.特别是，可能在不脱离本发明范围的情况下，又可由等效方式所替代的各种方法。
Claims (6)
1.一种集成电路(IC)，它包括一个微处理器(MIC)、一组外围设备(PER)，这些外围设备(PER)带有用于外存取的通信接口(UMI)，所述外围设备(PER)除了该通信接口(UMI)之外都利用互连总线(BUS)连接到上述微处理器(MIC)，所述集成电路(IC)还包括一个安全模块(CR)，安全模块(CR)与所述互连总线(BUS)相连，并且又利用专用的接线(DL)连接到所述通信接口(UMI)，其特征在于，
该安全模块(CR)处理的数据长度大于微处理器(MIC)处理的数据的标准数据长度，并且所述集成电路(IC)包括将安全模块(CR)处理的数据的长度与标准数据长度进行适配的装置。
2.根据权利要求1所述的电路，其特征在于：所述将安全模块(CR)处理的数据的长度与标准数据长度进行适配的装置包括一个高速缓冲存储器，与所述微处理器(MIC)相关联并设置有高速缓冲存储器控制器，在访问所述高速缓冲存储器时，该控制器把加密数据分解成为具有标准长度地数据由此安全模块(CR)动态地处理所述数据。
3.根据权利要求2所述的电路，其特征在于：在安全模块(CR)对数据进行加密的期间，高速缓冲存储器准备拥有比标准数据长度更大长度的数据，由此，可以在安全模块的输入端接收该数据。
4.根据权利要求3所述的电路，其特征在于：在安全模块(CR)对数据进行解密的期间，高速缓冲存储器把可以在安全模块的输出端获得的并且其长度大于标准数据长度的解密数据分解成标准长度的数据。
5.根据权利要求4所述的电路，其特征在于：所述安全模块(CR)采用一种密钥算法，该算法处理的数据长度至少为64位，而所述微处理器(MIC)处理的数据的标准长度小于64位。
6.根据权利要求5所述的电路，其特征在于：所述密钥算法是AES算法。
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