CN100367243C - 用于处理读-修改-写命令的读操作和写操作的方法和系统 - Google Patents

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Abstract

提供了一种方法、装置和计算机程序，用于在XDRTM存储系统中分开处理读-修改-写命令的读操作和写操作。本发明允许系统在RMW的读和写之间发出其他命令。这就保证了从读到写的数据流时间不是代价。RMW缓冲区用于存储读数据，写缓冲区用于存储写数据。MUX用于合并读数据和写数据，并且经由XIO向目标DRAM传送所述合并的数据。RMW缓冲区也可以用于擦洗命令。

Description

用于处理读-修改-写命令的读操作和写操作的方法和系统
技术领域
一般说来，本发明涉及在XDRTM存储系统中的读-修改-写命令，更确切地说，涉及读-修改-写操作期间为了缩短时间而分开处理读操作和写操作。
背景技术
极速数据率(XDRTM)存储系统包括三个主要半导体组件：存储控制器、至少一个XDRTM IO单元(XIO)和若干XDRTM DRAM，可以从Rambus，Inc.，4440 El Camino Real，Los Altos，California94022获得。利用XDRTM DRAM已经显著地提高了来往存储器的数据传输速率。常规的RMW操作包括一个初启、读、写、预充电序列。XDRTM存储系统的一个问题在于，读-修改-写(RMW)操作中从读操作到写操作数据流时间引起的延迟。
DRAM读操作和写操作具有内在的固定长度，在典型情况下是高速缓存块的尺寸。当读取更小长度的读命令进入存储控制器时，可以从DRAM中读取高速缓存块的数据，并在系统总线上发送所请求的数据，没有任何问题。然而，DRAM不能应付长度比高速缓存块短的写操作。在写操作的长度小于高速缓存块尺寸的情况下，可以使用RMW。对于RMW操作，读取来自DRAM的目标高速缓存块并存储在缓冲区中。随后，新写的数据连同从DRAM读取的其他数据一起传输到DRAM中。MUX处理新数据和旧数据的合并过程，以便写入DRAM中。最后的结果是全高速缓存块的数据都写入DRAM之内。问题是在XDRTM存储系统中读和写之间的数据流时间造成的延迟代价。
发明内容
本发明提供了一种方法、装置和计算机程序，用于在XDRTM存储系统中分开处理RMW命令的读操作和写操作。在XDRTM存储系统中，常规的RMW方法由于从读到写数据流时间过长而引起延迟。本发明通过分开处理RMW操作的读和写而避免了数据流延迟时间。当收到小于高速缓存块的写命令时，就需要RMW操作。
对于这种RMW操作，完成从目标XDRTM DRAM读取一个高速缓存块，并存储在RMW缓冲区中。所述RMW操作所用的写数据独立地存储在写缓冲区中。仲裁程序判定何时向所述XDRTM发出所速写命令。多路复用器(MUX)将读数据和写数据合并在一起，然后将所述合并的数据写入目标XDRTM DRAM中。因为所述读操作和所速写操作分开处理，所以在RMW操作的所述读和写之间可以执行其他命令，因而数据流时间不是代价。RMW缓冲区也可以用于擦洗。擦洗命令之后，所述目标数据可以存储在所述RMW缓冲区中并检错。
附图说明
为了更全面地了解本发明及其优点，现在连同附图一起参考以下的说明，其中：
图1是一幅框图，展示的装置设计为在XDRTM存储系统中实现修改的读-修改-写(RMW)操作；
图2是一幅流程图，展示了在XDRTM存储系统中修改的RMW过程；
图3是一幅流程图，展示了在使用RMW缓冲区的XDRTM存储系统中的擦洗过程。
具体实施方式
为了彻底理解本发明，在以下的讨论中阐述了许多特定的细节。不过，本领域的技术人员应当承认，没有这些特定的细节，也能够实施本发明。在其他实例中，为了使不必要的细节不混淆本发明，以框图或流程图的形式展示了熟知的部件。此外，省略了涉及网络通信、电磁信号技术等的大多数细节，因为这种细节视为对完全理解本发明不是必需的，而且视为相关技术领域中一般技术人员的理解之内。
读-修改-写(RMW)命令由存储控制器与XIO共同实现。存储控制器向XIO发出必要的命令，包括读和写命令。常规的RMW方法是一个初启、读、写、预充电序列。其中读和写之间的时间由DRAM的容量确定。在常规的RMW中，读和写之间的数据流时间需要比正常读和写命令之间的XDRTM DRAM最小时间长。数据流时间可以描述为：从为了写操作而经由XIO将数据发送回到XDRTM而进行的读操作至能够检索所述数据所涉及的延迟。这种修改的RMW方法允许在RMW的读和写之间发出其他命令，以使得不会因为该数据流延迟时间而浪费时间。
参考附图的图1，附图标记100展示了设计为在XDRTM存储系统中实现修改后RMW操作的装置。XIO 102从DRAM检索数据并向该DRAM传输数据。存储控制器130通过接收命令124并向XIO 102发出它们而控制XIO。对正常的读操作，存储控制器130接受读命令124，并且向XIO 102发出该命令。然后该XIO 102从DRAM检索信息，并且在总线112上发送该数据以便存储在读缓冲区108中。该数据存储在读缓冲区108中，然后在另一条总线114上发送出去作为读数据128。然后，读数据128旅行至请求该数据的区域。对于正常写操作，存储控制器130接收写命令124，并且向XIO 102发出该命令。XIO 102检索写数据126。写数据126在总线122上发送，并且存储在写缓冲区104中。对正常写操作，仲裁程序判定发出写命令的时间。仲裁程序为写操作选择写缓冲区104，并且在通信通道118上向多路复用器(MUX)110提供写数据126。然后MUX 110在总线120上向XIO 102发送写数据126。XIO 102从该处将数据写入DRAM。
XDRTM存储系统处理这种修改后RMW操作时完全不同。首先，存储控制器130接收写命令124，其长度小于高速缓存块。然后，存储控制器130向XIO 102发出读命令。XIO 102从DRAM读取目标数据，其长度是高速缓存块。该数据在总线112上发送到RMW缓冲区106，并存储在其中。由写命令124请求的写数据126独立地在总线122上传送，并存储在写缓冲区104中。随后，仲裁程序判定发出写命令的时间，并且为RMW选择写缓冲区104和RMW缓冲区106。这时写缓冲区104的数据在信道118上发送至MUX 110，RMW缓冲区106的数据在信道116上发送至MUX 110。MUX 110将数据合并在一起以形成完整的高速缓存块数据。合并后的数据在总线120上向XIO 102发送。XIO 102将合并后的数据写入目标DRAM。这种过程保证数据的其他部分不被修改。
由于不存在因为数据流时间导致的延迟，这种修改后的RMW方法对XDRTM存储系统来说比常规的RMW操作效率高。读取可以由XIO 102执行并且存储在RMW缓冲区106中。读取的数据值可以保留在RMW缓冲区中，直到XDRTM和仲裁程序准备好进行写入。这表明RMW的读操作和写操作是分开处理的。所以，在RMW的读和写之间可以处理其他命令，这表明数据流延迟时间不是代价。
参考附图的图2，附图标记200一般地指定了流程图，展示了在XDRTM存储系统中修改的RMW过程。该过程开始于存储控制器收到写命令202。然后存储控制器判断写操作是否需要RMW 204。如前所述，如果写数据的长度小于高速缓存块，写操作就需要RMW。如果写操作不需要RMW，那么当XDRTM系统准备好时，仲裁程序就选择写命令206。如果写操作需要RMW，那么当XDRTM系统准备好时，仲裁程序选择读命令208。读取的数据存储在RMW缓冲区中208。随后，仲裁程序选择写命令，它使用RMW缓冲区和写缓冲区合并的数据210。最后的结果是合并的数据写入到目标DRAM之内。
RMW缓冲区108也有利于用于擦洗。擦洗是读取存储阵列中数据值以便寻找EEC比特误差的过程。参考附图的图3，附图标记300一般地指定了流程图，展示了在XDRTM存储系统中的擦洗过程。该过程的第一步包括存储控制器发出擦洗命令302。然后XIO从DRAM读取一个高速缓存块的数据值，并存储在RMW缓冲区中304。随后，检查RMW缓冲区中这种数据的错误306。如果没有错误308，就把数据丢弃310。如果有错误312，那么存储控制器调用写命令314。最后，XIO执行写命令，以便校正特定DRAM的数据值316。擦洗过程不同于RMW过程之处在于擦洗过程中写缓冲区的数据不与RMW缓冲区的数据合并。
应当理解，本发明可以有多种形式和实施例。所以，本设计可以作出数种变化而不脱离本发明的范围。本文概述的若干性能使得多种程序模型成为可能。本公开不应当读作偏爱任何具体程序模型，而是致力于基础概念，由此能够建立这些程序模型。
通过参考本发明某些优选实施例而介绍了本发明，应当注意，所公开的实施例是为了展示，而非性质上的限制，在以上公开材料中设想了广泛的变化、修改、改变和替换，在某些实例中，可以采用本发明的一些特性而不采用对应地使用其他特性。本领域的技术人员根据优选实施例的以上说明，可以视为需要许多这种变化和修改。所以应当承认，附带的权利要求书广义地解释了并在某种意义上符合本发明的范围。

Claims (20)

1.用于在包含多个缓冲区和多个极速数据率(XDR)动态随机存储器(DRAM)的XDR DRAM存储系统中处理读-修改-写(RMW)命令的读操作和写操作的方法，包括：
执行读操作；
在所述多个缓冲区的至少一个中存储读操作数据；
在所述多个缓冲区的至少一个中独立地存储写操作数据；
如果所述写操作数据的长度小于至少一个高速缓存块，就同时传送读操作数据和所述写操作数据；
合并所述读操作数据和所述写操作数据；以及
在所述多个XDR DRAM的至少一个中存储所述合并后的数据。
2.根据权利要求1的方法，其特征在于，执行读操作进一步包括从所述多个XDR DRAM的至少一个中接收至少一个高速缓存块的数据。
3.根据权利要求1的方法，其特征在于，在所述多个缓冲区的至少一个中存储所述读操作数据进一步包括，在至少一个RMW缓冲区中存储所述读操作数据。
4.根据权利要求1的方法，其特征在于，在所述多个缓冲区的至少一个中独立地存储所述写操作数据进一步包括，在至少一个写缓冲区中存储所述写操作数据。
5.根据权利要求1的方法，其特征在于，同时传送所述读操作数据和所述写操作数据进一步包括选择效率高的时间传送所述读操作数据和所述写操作数据。
6.根据权利要求5的方法，其特征在于，选择效率高的时间传送所述读数据和所述写数据进一步包括，在所述RMW的所述读操作和所述写操作之间执行其他命令(读和写)。
7.用于在XDR DRAM存储系统中处理读-修改-写(RMW)命令的读操作和写操作的装置，包括：
至少一个存储控制器，连接多条存储器通道的至少一条；
多个XDR DRAM的至少一个，连接所述多条存储器通道的至少一条；
至少一个RMW缓冲区，与所述多条存储器通道的至少一条关联并与至少一个仲裁程序关联；
至少一个写缓冲区，与所述多条存储器通道的至少一条关联并与至少一个仲裁程序关联；以及
至少一个多路复用器(MUX)，至少配置为响应所述至少一个仲裁程序，合并来自所述至少一个RMW缓冲区和所述至少一个写缓冲区的数据。
8.根据权利要求7的装置，其特征在于，所述存储控制器至少配置为发出读和写命令。
9.根据权利要求7的装置，其特征在于，至少一条存储器通道进一步包括输入/输出单元(XIO)，至少配置为传送数据往返所述存储控制器，以及传送数据往返所述多个XDR DRAM的至少一个。
10.根据权利要求7的装置，其特征在于，至少一个RMW缓冲区至少配置为从所述多个XDR DRAM的至少一个接收数据、存储所述数据并传送所述数据。
11.根据权利要求7的装置，其特征在于，至少一个写缓冲区至少配置为存储数据和传送数据。
12.根据权利要求7的装置，其特征在于，所述仲裁程序至少配置为控制来自所述至少一个RMW缓冲区数据的传输，以及来自所述至少一个写缓冲区数据的传输。
13.根据权利要求7的装置，其特征在于，所述MUX至少配置为从所述至少一个RMW缓冲区和所述至少一个写缓冲区接收数据、合并所述数据以及向多个XDR DRAM的至少一个传送所述数据。
14.用于在包含多个缓冲区和多个极速数据率(XDR)动态随机存储器(DRAM)的XDR DRAM存储系统中处理读-修改-写(RMW)命令的读操作和写操作的设备，包括：
用于执行读操作的装置；
用于在所述多个缓冲区的至少一个中存储读操作数据的装置；
用于在所述多个缓冲区的至少一个中独立地存储写操作数据的装置；
用于如果所述写操作数据的长度小于至少一个高速缓存块，就同时传送读操作数据和所述写操作数据的装置；
用于合并所述读操作数据和所述写操作数据的装置；以及
用于在所述多个XDR DRAM的至少一个中存储所述合并后数据的装置。
15.根据权利要求14的设备，其特征在于，用于执行读操作的装置进一步包括用于从所述多个XDR DRAM的至少一个中接收至少一个高速缓存块的数据的装置。
16.根据权利要求14的设备，其特征在于，用于在所述多个缓冲区的至少一个中存储所述读操作数据的装置进一步包括，用于在至少一个RMW缓冲区中存储所述读操作数据的装置。
17.根据权利要求14的设备，其特征在于，用于在所述多个缓冲区的至少一个中独立地存储所述写操作数据的装置进一步包括，用于在至少一个写缓冲区中存储所述写操作数据的装置。
18.根据权利要求14的设备，其特征在于，用于同时传送所述读操作数据和所述写操作数据的装置进一步包括，用于选择效率高的时间传送所述读操作数据和所述写操作数据的装置。
19.根据权利要求18的设备，其特征在于，用于选择效率高的时间传送所述读数据和所述写数据的装置进一步包括，用于在所述RMW的所述读操作和所述写操作之间执行其他命令(读和写)的装置。
20.用于在包含多个RMW缓冲区和多个XDR DRAM的XDRDRAM存储系统中处理擦洗命令的方法，包括：
发出擦洗命令；
从所述XDR DRAM的至少一个中读取一个高速缓存块的数据；
在所述多个RMW缓冲区的至少一个中存储所述数据；
检查所述数据的错误；
如果所述数据中没有错误，则丢弃所述数据；
如果所述数据中有错误，则发出写命令；以及
如果所述数据中有错误，向所述XDR DRAM的至少一个写所述正确数据。
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