CN100359506C - 能够高效处理汇聚设备应用的多线程处理器 - Google Patents

Abstract

一个多线程处理器包括：一个指令解码器，用于解码所检索的指令以为每个所提取的指令确定指令类型；一个整数单元，连接到指令解码器，用于处理整数型指令；和一个矢量单元，连接到指令解码器，用于处理矢量型指令。一个缩减单元最好与矢量单元相连，并接收在矢量单元内处理的并行数据单元。缩减单元根据并行数据单元生成串行输出。处理器可以被配置以至少执行控制编码、数字信号处理器(DSP)编码、Java编码和网络处理编码，因此，特别适合于在汇聚设备内使用。该处理器最好被配置以结合指令流水线化使用令牌触发线程化。

Description

能够高效处理汇聚设备应用的多线程处理器

相关申请

本申请要求2001年12月20日提交的序列号为60/341,289，标题为“用于多线程处理器的方法和设备(Method and Apparatus forMultithreaded Processor)”的美国临时专利申请的优先权，此申请在此引用作为参考。

本申请涉及在标题为“用于多线程处理器内基于线程的存储器存取的方法和设备(Method and Apparatus for Thread-Based MemoryAccess in a Multithreaded Processor)”的美国专利申请10/269,247、标题为“用于多线程处理器内寄存器文件端口减少的方法和设备(Method and Apparatus for Register File Port Reduction in aMultithreaded Processor)”美国专利申请10/269,373以及标题为“令牌触发多线程的方法和设备(Method and Apparatus for TokenTriggered Multithreading)”美国专利申请10/269,245中描述的发明，所有这些申请都是同时提交的，并在此引用作为参考。美国专利申请人10/269,373和10/269,245分别被授权为美国专利6,904,511和6,842,848。

技术领域

本申请一般涉及数字数据处理器领域，更具体地说，涉及多线程处理器。

背景技术

多线程处理器是支持多个不同的指令序列或“线程”同时执行的处理器。常规的线程化技术例如在下述文献中描述：M.J.Flynn，“Computer Architecture：Pipelined and Parallel Processor Design”，Jones and Bartlett Publishers，Boston，MA，1995和G.A.Blaauw和Frederick P.Brooks，“Computer Architecture：Concepts andEvolution”，Addison-Wesley，Reading，Massachusetts，1997，两篇文献在此引用作为参考。

现有的多线程处理器通常并不为了在汇聚设备内使用而进行优化，所述汇聚设备包括配置以处理语音、数据、音频、视频和其它通过多种不同介质传输的信息的设备。这种设备通常需要执行多种不同类型的编码，包括与信号处理操作有关的数字信号处理器(DSP)编码以及用Java或另一种面向对象编程语言编写的高级程序应用编码。这种汇聚设备的更具体的例子是最近开发出的诸如第三代合作项目(3GPP)宽带CDMA(WCDMA)系统的高速CDMA通信系统的无线移动单元，所述系统在3GPP技术规范TS 25.1xx中予以描述，此规范在此引用作为参考。

因此，需要一种特别适合于在汇聚设备内使用的改进型多线程处理器。

发明内容

本发明提供一种改进型多线程处理器，它在一个说明性的实施例中能够有效地执行基于RISC的控制编码、DSP编码、Java编码和网络处理编码，因而，特别适合于在3GPP WCDMA移动单元或其它汇聚设备内使用。

根据本发明的一个方面，一种多线程处理器包括：一个指令解码器，用于解码所检索出的指令以确定每个所检索指令的指令类型；一个整数单元，耦合到所述指令解码器，用于处理整数型指令；和一个矢量单元，耦合到所述指令解码器用于处理矢量型指令。一个缩减单元优选地与矢量单元相关连，并接收在矢量单元内处理的并行数据单元。缩减单元根据所述并行数据单元生成串行输出。该处理器优选地被配置以结合指令流水线化技术使用令牌触发线程化。

附图说明

图1是根据本发明的多线程处理器的说明性实施例的方框图。

图2是说明含有图1的多线程处理器的处理系统的一种可能实施方式的方框图。

具体实施方式

在此将结合示例性的多线程处理器和相应的处理系统来说明本发明。然而，应当理解本发明并不需要使用该说明性实施例的具体的多线程处理器和处理系统结构，通常更适合于在希望提供改进型处理器性能的任何多线程处理器或信息处理系统应用内使用。此外，尽管特别适合于在汇聚设备内使用，但是本发明的多线程处理器也可以在其它类型的设备内使用。

如在下文中将要更详细地描述的，根据本发明的多线程处理器的说明性实施例能够执行基于RISC的控制编码、数字信号处理器(DSP)编码、Java编码和网络处理编码。该处理器包括单指令多数据(SIMD)矢量单元、缩减单元和长指令字(LIW)复合指令执行。

图1图示根据本发明的多线程处理器102。该多线程处理器102包括多线程超高速缓冲存储器110、多线程数据存储器112、指令解码器116、寄存器文件118和存储器管理单元(MMU)120。多线程超高速缓存存储器110在此也称作多线程超高速缓存。

多线程超高速缓存110包括多个线程超高速缓存110-1、110-2、...、110-N，其中N通常代表该多线程处理器102所支持的线程数量，在这个具体的例子中，N＝4。当然，也可以使用其它的N值，如对于本领域的技术人员来说显而易见的。

因而，每个线程具有在多线程超高速缓存110内与之相关的相应线程超高速缓存。类似地，数据存储器112包括N个不同的数据存储器的例子，如图所示标记为数据存储器112-1、112-2、...、112-N。

处理器102可以执行令牌触发多线程，例如在标题为“用于令牌触发多线程化的方法和设备”的上述美国专利申请10/269,245中所描述的。令牌触发线程化通常将不同的令牌分配给多个处理器线程中的每个线程。例如，令牌触发线程化可以使用一个令牌与当前的处理器时钟周期结合来识别处理器线程中的一个具体线程，该线程将发出用于随后的时钟周期的指令。也可以使用或者替代地使用其它类型的线程化。

多线程超高速缓存110内的每个线程超高速缓存可以包括具有一组或多组存储器位置的存储器阵列。给定的线程超高速缓存还包括一个线程标识符寄存器，用于存储一个相关的线程标识符。

多线程超高速缓存110通过MMU 120与处理器102外部的主存储器(未图示)形成接口。类似于超高速缓存110，MMU 120包括用于处理器所支持的N个线程中每个线程的单独实例。MMU 120确保来自主存储器的适当指令被下载到多线程超高速缓存110。可包括超高速缓存控制器或者与之相连的MMU 120可以执行至少一部分地址映射技术，例如完全相关映射、直接映射或组相关映射。适合于结合本发明使用的说明性的组相关映射技术在于2002年6月4日提交的共同转让给本申请人的美国专利申请10/161,774和10/161,874中进行了描述，这两篇专利文献在此引用作为参考。

数据存储器112通常还直接连接到上述的外部主存储器，尽管这个连接在附图中并没有明确地图示出。还与数据存储器112连接的是数据缓存器130。

在上面引用的标题为“用于在多线程处理器内的基于线程的存储器存取的方法和设备”的美国专利申请10/269,247中描述了用于对多线程超高速缓存110、数据存储器112或与多线程处理器相连的其它存储器的基于线程的银行的技术。

通常，多线程超高速缓存110用于存储将由多线程处理器102执行的指令，而数据存储器112存储由指令操作的数据。指令由指令解码器116从多线程超高速缓存110中提取出并解码。根据指令类型，指令解码器116可以将给定的指令或相关信息转发给处理器内的各个其它单元，如在下文中将要描述的。

处理器102还包括一组辅助寄存器132，在这个例子中，包括控制寄存器(CR)134、链接寄存器(LR)136和计数器寄存器(CTR)138。这些辅助寄存器通过修改所提取的指令的位置来协助程序控制流。如图所示，图示了与该说明性实施例内的每个线程相连的每个辅助寄存器134、136和138的一个实例。

处理器102内的其它寄存器包括支路寄存器140和程序计数器(PC)寄存器142。类似于辅助寄存器134、136和138，程序计数器寄存器142包括用于每个线程的一个实例。支路寄存器140从指令解码器116接收指令，并结合程序计数器寄存器142将输入提供给加法模块144。单元140、142和144总的包括处理器102的一个分支单元。该分支单元控制由处理器所执行的指令流水线内的指令的提取。

寄存器文件118提供整数结果的临时存储。解码从指令解码器116提供给整数指令队列(IQ)150的指令，并通过使用图示为包括用于每个线程的单独实例的偏移单元152来选择正确的硬件线程单元。偏移单元152将明确的比特插入寄存器文件地址，以便并不中断独立的线程数据。对于给定的线程来说，这些明确的比特可以包括诸如相应的线程标识符。

如图所示，寄存器文件118连接到输入寄存器RA和RB，其输出连接到加法模块154。输入寄存器RA和RB在执行指令流水线化时使用。加法模块154的输出连接到数据存储器112。

根据本发明，寄存器文件118、整数指令队列150、偏移单元152、单元RA和RB和加法单元共同包括一个示例性的整数单元。

在上面引用的标题为“用于在多线程处理器内的寄存器文件端口缩减的方法和设备”的美国专利申请10/269,373中描述了用于基于线程地存取诸如寄存器文件118的寄存器文件的技术。

在处理器102内可执行的指令类型包括分支(brand)、装载(load)、存储(Store)、整数(Integer)和矢量(Vector)/SIMD指令类型。如果给定的指令并未指定分支、装载、存储或整数操作，则它是一个矢量/SIMD指令。也可以使用其它的指令类型。这些整数和矢量/SIMD指令类型是在此通常更多地分别称作整数和矢量指令类型的例子。

矢量IQ 156接收从指令解码器116转发的矢量/SIMD指令。图示为包括用于每个线程的单独实例的相应偏移单元158用于插入合适的比特以确保并不中断独立的线程数据。

处理器102的矢量单元160划分成N个不同的并行部分，并包括类似地划分的矢量文件162。矢量文件162基本上用作与寄存器文件118相同的目的，除了前者操作的是矢量/SIMD指令类型之外。

矢量单元160图示地包括矢量指令队列156、偏移单元158、矢量文件162和与之相关连的运算和存储单元。

矢量单元160的操作如下。编码为分数或整数数据类型的给定矢量/SIMD数据块从矢量文件162中读取，并存储在可视的寄存器VRABC内。从这里开始，流程通过执行矢量/SIMD数据的并行同时相乘的MPY块继续执行。结果存储在结构上可视的寄存器PABC内。加法单元随后可以执行附加的运算操作，并将结果存储在累加器(ACC)寄存器内。此后，数据通过缩减单元164继续处理，其中并行地累加结果，但是生成串行语义。串行语义提供与如果在矢量单元160内并行计算的四个饱和值是串行计算的话将要生成的结果基本上相同的输出。这样一个输出在此也称作串行输出。将所获得的缩减之和存储在标记为SAT的饱和寄存器内。

缩减单元164和矢量单元160的其它部分也可以使用与在下述文献中描述的技术相类似的技术：N.Yadav，M.Schulte和J.Glossner，“Parallel Saturating Fractional Arithmetic Units”，Proceedings of the9th Great Lakes Symposium on VLSI，第172-179页，Ann Arbor，Michigan，1999年3月4至6日，此文献在此引用作为参考。

尽管在该说明性的实施例中缩减单元164被图示为矢量单元160的一部分，但是也可以实现为单独的单元。

处理器102最好使用流水线化的指令处理。例如，处理器102可以使用一个指令流水线，其中每个线程在每个处理器时钟周期上发出单个指令。作为另一个例子，指令流水线可以配置为每个线程在每个处理器时钟周期上发出多个指令。更具体地说，使用足够数量的线程和适当的流水线化，处理器的每个线程可以在不停止任一线程的情况下在给定的处理器时钟周期内同时发出装载指令和矢量相乘指令。

有利地，图1所示的处理器102能够有效地执行各种不同类型的指令编码，包括基于RISC的控制编码、DSP编码、Java编码和网络处理编码。因此，处理器102特别适合于在诸如3GPP WCDMA移动单元的汇聚设备内实现。

图2示出处理系统200的一个示例，其中可实现处理器102。处理系统200可例如被看作汇聚设备，例如上述3GPP WCDMA移动单元的一个单元。

更具体地说，在这个实施例中的处理系统200被配置以同时支持WCDMA和全球通(GSM)无线通信，同时处理语音、数据、音频、视频和在各种不同介质上传输的其它信息。

处理系统200包括DSP硬件202和微处理器204。DSP硬件202图示为包括标记为202-1和202-2的第一和第二实例。DSP硬件连接到一个相关的内部存储器206。微处理器204连接到一个相关的内部存储器208。存储器206和208称作“内部的”，因为它们在处理系统200的内部，两者可以代表公共存储器的多个部分。DSP硬件202和微处理器204也可以分别与未图示的一个或多个外部存储器通信。

DSP硬件202和微处理器204最好都使用如图1所示的单个多线程处理器来实现。也可以使用诸如基于多个处理器的结构的其它结构。

DSP硬件202的第一实例202-1图示地包括多个处理单元，包括GSM信道均衡器、GSM信道编码器、GSM突发建立器、GSM信道解码器、GSM语音解码器、GSM语音编码器、GSM发射机、加密/解密、定时控制、WCDMA发射机、滤波、增益和频率控制、WCDMA搜索器、瑞克接收机、信道编码器、WCDMA语音解码器、WCDMA语音编码器和信道解码器。其它的单元包括Windows^媒体音频(WMA)、实媒体、联合图像专家组(JPEG/JPEG2000)、移动图像专家组层3音频(MP3)、先进音频编码(AAC)和音乐乐器数字接口(MIDI)。这些单元的操作是本技术领域中公知的，因此，在此不进一步地详细描述。

DSP硬件202的第二接口202-2可以类似地配置，或者可以包括适合于支持处理系统200内的其它通信功能的其它处理单元。

微处理器204图示为包括多个处理单元，包括人机接口(MMI)、移动图片专家组4(MPEG4)、协议栈、短消息服务/消息管理系统(SMS/MMS)和实时操作系统(OS)单元，如图所示。在此，这些单元的操作是本领域所公知的。

处理系统200还包括连接在DSP硬件202、微处理器204和系统单元212之间的通信总线210。类似地，通信总线214连接在DSP硬件202和系统单元216之间。

系统单元212包括数字照相机、视频照相机、通用串行总线(USB)、通用异步接收机/发射机(UARTS)、SCSI并行接口(SPI)、智能接口控制器(I2C)、通用目的I/O(GPIO)、安全识别模块/通用用户识别模块(SIM/USIM)、外部存储器I/O、键盘、LCD、中断控制器和直接存储器存取(DMA)控制器。

系统单元216包括接收机I/O、发射机I/O和蓝牙I/O。

图中所示的其它系统单元包括测试输入/输出(I/O)218、系统时钟和控制220和功率管理222。

系统单元212、216、218、220和220的操作在本领域中是公知的，因此，在此对这些单元不再进一步描述。

如上面指出的，与两个DSP硬件202和微处理器204相关的功能都可以在诸如多线程处理器102的单个多线程处理器上执行。因而，多线程处理器102可以用于执行与系统单元212、216、218、220和222相关的编码以及与DSP硬件202和微处理器204相关的编码。

处理系统200内的微处理器204可以用于运行与高层应用有关的编码。

与DSP硬件202有关的处理单元可以使用软件编译来实现。有利地，软件编译使得能够有效地转换高级编程语言。

应当指出本发明并不需要分别如图1和图2所示的具体的多线程处理器和处理系统结构。如先前指出的，本发明可以用各种其它的多线程处理器和处理系统结构来实现。

而且，应当理解，为了清楚地说明，简化了图1和图2所示的具体结构，还可以包括未明确图示的其它或替代单元。

因而，本发明的上述实施例将仅是说明性的，权利要求的保护范围之内的各种替代实施例对于本领域的技术人员来说将是显而易见的。

Claims (19)

1.一种多线程处理器，包括：

一个指令解码器，用于解码所检索的指令以确定至少一个子集的所检索指令中的每个指令的指令类型；

一个整数单元，连接到指令解码器，用于处理从指令解码器接收的整数型指令；

一个矢量单元，连接到指令解码器，用于处理从指令解码器接收的矢量型指令；以及

一个缩减单元，与矢量单元相关连，并接收在矢量单元内处理的并行数据单元，该缩减单元根据该并行数据单元生成一个串行输出。

2.根据权利要求1的多线程处理器，其中通过指令解码器从多线程处理器的多线程超高速缓存存储器检索指令，该多线程超高速缓存存储器包括用于处理器的多个线程中每个线程的线程超高速缓存。

3.根据权利要求1的多线程处理器，其中整数单元还包括：一个整数指令队列，它具有一个连接到指令解码器的输出的输入；一个寄存器文件，它具有连接到整数指令队列的输出的一个输入；一个偏移单元，它具有连接到所述寄存器文件的输入的一个输出；和一个加法单元，它具有连接到寄存器文件的一个输出的至少一个输入。

4.根据权利要求3的多线程处理器，其中偏移单元包括用于由处理器支持的多个线程中每个线程的单独实例。

5.根据权利要求1的多线程处理器，其中矢量单元还包括一个矢量指令队列，它具有连接到指令解码器的一个输出的一个输入；一个矢量文件，它具有连接到矢量指令队列的一个输出的一个输入；一个偏移单元，它具有连接到矢量文件的一个输入的一个输出；和至少一个运算单元，它具有连接到矢量文件的一个输出的一个输入。

6.根据权利要求5的多线程处理器，其中偏移单元包括用于由处理器支持的多个线程中每个线程的一个单独实例。

7.根据权利要求1的多线程处理器，其中该处理器被配置为至少支持分支、装载、存储、整数和矢量指令类型。

8.根据权利要求7的多线程处理器，其中矢量指令类型包括单指令多数据指令类型。

9.根据权利要求1的多线程处理器，其中矢量单元包括多个并行分支，每个分支与处理器的一个特定线程相对应。

10.根据权利要求9的多线程处理器，其中每个并行分支包括矢量文件的一部分、乘法器、加法器和累加器的系列组合。

11.根据权利要求1的多线程处理器，其中处理器被配置以至少执行控制编码、数字信号处理器(DSP)编码、Java编码和网络处理编码。

12.根据权利要求1的多线程处理器，其中处理器被配置以使用令牌触发线程化。

13.根据权利要求12的多线程处理器，其中令牌触发线程化将不同的令牌分配给处理器的多个线程中的每个线程。

14.根据权利要求1的多线程处理器，其中该处理器被配置用于流水线化指令处理。

15.根据权利要求14的多线程处理器，其中处理器使用一个指令流水线，其中每个线程在每个处理器的时钟周期发出单个指令。

16.根据权利要求14的多线程处理器，其中处理器使用一个指令流水线，其中每个线程在每个处理器时钟周期发出多个指令。

17.根据权利要求16的多线程处理器，其中处理器的多个线程中的每个线程在不停止多个线程中任何一个线程的情况下在相应的多个处理器时钟周期中的每个处理器时钟周期内同时发出装载指令和矢量相乘指令。

18.一个处理器系统，包括：

一个多线程处理器；和

一个存储器，与多线程处理器相连；

该多线程处理器包括：一个指令解码器，用于解码所检索的指令以为至少一个子集的所检索指令中的每个指令确定指令类型；一个整数单元，连接到指令解码器，用于处理从指令解码器接收的整数型指令；一个矢量单元，连接到指令解码器，用于处理从指令解码器接收到的矢量型指令；和一个缩减单元，与矢量单元相关连，并接收在矢量单元内处理的并行数据单元，该缩减单元根据该并行数据单元生成一个串行输出。

19.一种多线程处理器，包括：

一个指令解码器，用于解码所检索的指令以确定至少一个子集的所检索指令中的每个指令的指令类型；

一个整数单元，连接到指令解码器，用于处理从指令解码器接收的整数型指令；以及

一个矢量单元，连接到指令解码器，用于处理从指令解码器接收的矢量型指令；

其中处理器被配置以使用令牌触发线程化；

其中令牌触发线程化使用一个令牌结合当前的处理器时钟周期来识别将允许发出用于随后时钟周期的指令的处理器的多个线程中的一个具体线程。

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