CH671476A5 - - Google Patents
Download PDFInfo
- Publication number
- CH671476A5 CH671476A5 CH2418/86A CH241886A CH671476A5 CH 671476 A5 CH671476 A5 CH 671476A5 CH 2418/86 A CH2418/86 A CH 2418/86A CH 241886 A CH241886 A CH 241886A CH 671476 A5 CH671476 A5 CH 671476A5
- Authority
- CH
- Switzerland
- Prior art keywords
- signal
- write command
- flip
- fifo register
- command signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Shift Register Type Memory (AREA)
Description
BESCHREIBUNG Die vorliegende Erfindung betrifft ein synchrones FIFO-Re-gister nach dem Oberbegriff des Patentanspruches 1. DESCRIPTION The present invention relates to a synchronous FIFO register according to the preamble of patent claim 1.
Ein FIFO-Register (first in — first out) ist bekanntlich ein digitaler Speicher mit einem Ausgang, an welchem die Datenworte in der Reihenfolge erscheinen, in der sie am Eingang geschrieben wurden, wobei ein Datenwort so lange am Ausgang erhalten bleibt, bis an einem Lese-Eingang ein Lese-Signal eintrifft, welches bewirkt, dass das nächste Datenwort an den Ausgang verlegt wird. Derartige FIFO-Register, die aus einer Steuerschaltung und einer Flipflop-Matrix mit längs paralleler Zeilen bzw. Spalten angeordneten D-Flipflops bestehen, erweisen sich als nachteilig im Hinblick auf ihre relativ aufwendige Realisierung. A FIFO register (first in - first out) is known to be a digital memory with an output, on which the data words appear in the order in which they were written at the input, with a data word remaining at the output until one Read input receives a read signal, which causes the next data word to be routed to the output. Such FIFO registers, which consist of a control circuit and a flip-flop matrix with D-flip-flops arranged along parallel rows or columns, prove to be disadvantageous with regard to their relatively complex implementation.
Der Erfindung liegt daher die Aufgabe zugrunde, ein FIFO-Register zu schaffen, das sich mit relativ geringem schaltungstechnischem Aufwand realisieren lässt. The invention is therefore based on the object of creating a FIFO register which can be implemented with relatively little outlay on circuitry.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Massnahmen gelöst. Eine solche Ausgestaltung eines FIFO-Registers bringt den Vorteil einer sehr einfachen Simulierbarkeit mit sich und ermöglicht in besonders aufwandsparender Weise dessen Realisierung unter monolithischer Integrierung. Weitere Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben. This object is achieved by the measures specified in the characterizing part of patent claim 1. Such a configuration of a FIFO register has the advantage of being very simple to simulate and enables it to be implemented in a particularly cost-effective manner with monolithic integration. Further refinements of the invention are specified in the dependent claims.
Die Erfindung wird nachfolgend anhand einer Zeichnung beispielsweise näher erläutert. The invention is explained in more detail below with reference to a drawing, for example.
Es zeigt: It shows:
Fig. 1 das Blockschaltbild eines FIFO-Registers nach der Erfindung, 1 shows the block diagram of a FIFO register according to the invention,
Fig. 2 das Schaltbild einer Steuerstufe und einer Flipflopspalte für ein solches FIFO-Register, 2 shows the circuit diagram of a control stage and a flip-flop column for such a FIFO register,
Fig. 3 ein Zeitdiagramm verschiedener Signale in einem solchen FIFO-Register, 3 shows a time diagram of various signals in such a FIFO register,
Fig. 4 eine Tabelle zur Veranschaulichung der sogenannten Transparenz eines solchen FIFO-Registers. Fig. 4 is a table to illustrate the so-called transparency of such a FIFO register.
Das FIFO-Register nach Fig. 1 weist eine Flipflop-Matrix auf, die aus drei Reihenschaltungen mit je drei Speicherzellen Ul, U2, U3, VI, V2, V3 und Wl, W2, W3 besteht. Eine solche Speicherzelle (Data Latch) ist im Prinzip ein statisch getaktetes D-Flipflop, wie es im Buch «Halbleiter-Schaltungstechnik» von U. Tietze und Ch. Schenk, Springer Verlag 1978, Seite 164 dargestellt ist. Die mittleren Speicherzellen U2, V2 und W2 werden gemeinsam mit einem Steuersignal c beaufschlagt, das von einer zwischen zwei Steuerstufen Cl und C3 eingefügten weiteren Steuerstufe C2 geliefert wird, wobei die Steuerstufe Cl gemeinsam die Speicherzellen Ul, VI, Wl und die Steuerstufe C3 gemeinsam die Speicherzellen U3, V3, W3 steuert. The FIFO register according to FIG. 1 has a flip-flop matrix which consists of three series circuits, each with three memory cells U1, U2, U3, VI, V2, V3 and W1, W2, W3. Such a memory cell (data latch) is in principle a statically clocked D flip-flop, as is shown in the book “Semiconductor Circuit Technology” by U. Tietze and Ch. Schenk, Springer Verlag 1978, page 164. The middle memory cells U2, V2 and W2 are acted upon together with a control signal c, which is supplied by a further control stage C2 inserted between two control stages Cl and C3, the control stage C1 jointly comprising the memory cells U1, VI, W1 and the control stage C3 Controls memory cells U3, V3, W3.
Jede Steuerstufe Cl, C2, C3 weist einen Eingang für je ein Schreibbefehlsignal (Strobe) S, Sl bzw. S2 auf, das ausgangs-seitig jeweils in das Schreibsignal Sl, S2 bzw. S3 für die nächste Stufe, wenn vorhanden, umgewandelt wird. Zudem weist jede Steuerstufe Cl, C2, C3 einen weiteren Eingang für je ein Füllzustandssignal F, Fl, F2 auf, das jeweils in das Füllzustandssignal Fl, F2 bzw. F3 für die nächste Stufe, wenn vorhanden, umgewandelt wird. Die drei Steuerstufen, die gemeinsam mit einem Takt Tk beaufschlagt werden, weisen zudem je einen weiteren Eingang für ein rückgekoppeltes Schreibbefehlsignal auf; die erste Steuerstufe Cl wird mit dem Signal S2, die zweite mit dem Signal S3 und die dritte mit einem Lesebefehlsignal r beaufschlagt. Each control stage C1, C2, C3 has an input for a write command signal (strobe) S, S1 or S2, which is converted on the output side into the write signal S1, S2 or S3 for the next stage, if present. In addition, each control stage Cl, C2, C3 has a further input for a fill state signal F, Fl, F2, which is converted into the fill state signal Fl, F2 or F3 for the next stage, if present. The three control stages, which are supplied with a clock Tk, each have an additional input for a feedback write command signal; the first control stage C1 is supplied with the signal S2, the second with the signal S3 and the third with a read command signal r.
Die Steuerstufe C2 nach Fig. 2 weist ein flankengetriggertes, mit dem Taktsignal Tk beaufschlagtes D-Flipflop KS auf, dessen D-Eingang ein neues Füllzustandssignal g2 zugeführt wird, das von einem UND-Tor Ul geliefert wird, welches das über einen Inverter NI geführte Signal S3 und das Ausgangssignal eines ODER-Gatters Gl zusammenfasst. Der eine Eingang dieses ODER-Gatters Gl ist mit dem das Signal F2 liefernden Q-Ausgang des D-Flipflops KS und der andere Eingang mit dem das Signal S2 liefernden Ausgang eines weiteren UND-Tores U2 verbunden, welches das invertierte Signal F2 mit dem Ausgangssignal eines ODER-Gatters G2 verknüpft, der die Signale Fl und Sl zusammenfasst. Zudem ist noch ein weiteres UND-Tor U3 vorhanden, welches das Signal S2 mit dem über einen Inverter N2 geführten Taktsignal Tk verknüpft und das Steuersignal c liefert, wobei anstelle des invertierten Signals Tk auch ein in Fig. 2 nicht dargestelltes Signal eingesetzt werden kann, das dieselbe Periodizität wie das Signal Tk besitzt und einen korrekten Zeitablauf gewährleistet. The control stage C2 according to FIG. 2 has an edge-triggered D flip-flop KS to which the clock signal Tk is applied, the D input of which is supplied with a new fill state signal g2, which is supplied by an AND gate U1, which is fed through an inverter NI Signal S3 and the output signal of an OR gate Gl summarizes. One input of this OR gate Gl is connected to the Q output of the D flip-flop KS which supplies the signal F2 and the other input is connected to the output of a further AND gate U2 which supplies the signal S2 and which supplies the inverted signal F2 to the output signal of an OR gate G2, which combines the signals F1 and S1. In addition, there is a further AND gate U3 which links the signal S2 to the clock signal Tk conducted via an inverter N2 and supplies the control signal c, it being possible to use a signal (not shown in FIG. 2) instead of the inverted signal Tk, which has the same periodicity as the signal Tk and ensures correct timing.
In Fig. 3 sind der Takt Tk, die Signale Sl, S2, S3, das Steuersignal c, das Neufüllzustandssignal g2, die Datensignale u, 3, the clock Tk, the signals S1, S2, S3, the control signal c, the refill state signal g2, the data signals u,
5 5
10 10th
15 15
20 20th
25 25th
30 30th
35 35
40 40
45 45
50 50
55 55
60 60
65 65
3 3rd
671 476 671 476
u2, u', u'2 und die Fiillzustandssignale Fl, F2 dargestellt. Der Takt Tk ist ein rechteckförmiges Signal, von dem zwei ansteigende Flanken in den Zeitpunkten PI und P3 und eine abfallende Flanke im Zeitpunkt P2 dargestellt sind. Die Zeit zwischen den Punkten PI und P2 ist zur Vorbereitung der Schreibbefehlsignale (Strohes) und die Zeit zwischen den Punkten P2 und P3 für die Weitergabe der Daten vorgesehen, woraus sich ein Zyklus, bestehend aus einer Steuerphase und einer Schreibphase ergibt. Die Signale Sl, S2, S3 und g2 sind während der Steuerphase und die Signale c, u2, u' 2 und u' während der Schreibphase aktiv. Die Signale Fl und F2 aktualisieren sich mit der Flanke P3. Der maximal mögliche Takt ist abhängig einerseits von der Zeit, die die Signale F, Fl, F2, F3 brauchen, um die ganze Schaltung zu durchlaufen und andererseits von der Zeit, die die Daten brauchen, um von u nach u' zu gelangen. Die entsprechenden maximalen Verzögerungszeiten bestimmen die grösstmögliche Taktfrequenz. Der Takt kann hingegen beliebig langsam sein. u2, u ', u'2 and the fill state signals F1, F2 are shown. The clock Tk is a rectangular signal, of which two rising edges at times PI and P3 and a falling edge at time P2 are shown. The time between points PI and P2 is provided for the preparation of the write command signals (straws) and the time between points P2 and P3 for the transfer of the data, which results in a cycle consisting of a control phase and a write phase. The signals S1, S2, S3 and g2 are active during the control phase and the signals c, u2, u '2 and u' during the write phase. The signals Fl and F2 update with the edge P3. The maximum possible clock depends on the one hand on the time that the signals F, Fl, F2, F3 need to go through the entire circuit and on the other hand on the time it takes for the data to get from u to u '. The corresponding maximum delay times determine the greatest possible clock frequency. The clock, however, can be slow.
Das FIFO-Register nach Fig. 1 funktioniert folgendermas-sen: The FIFO register according to FIG. 1 functions as follows:
Die Steuerstufen Cl, C2, C3 veranlassen eine schrittweise nacheinanderfolgende Übertragung von einem Datenbit u = 1 oder u = 0 über die drei Speicherzellen Ul, U2, U3, und zwar jeweils während der Zeit, in der die Steuersignale b, c bzw. d den Wert «1» aufweisen. Entsprechendes geschieht immer gleichzeitig mit den Zellen VI, V2, V3 und Wl, W2, W3. Dabei wird das Einschreiben der Daten u, v, w in die Stufe 1 mit Hilfe des Signals S und das Auslesen u', v', w' von der Stufe 3 mit Hilfe des Signals r derart extrem gesteuert, dass beide Operationen weitgehend unabhängig voneinander erfolgen können. Für die Steuersignale b, c sind alle 8 möglichen Werte von 000 bis 111 erlaubt, wodurch 8 Transfermöglichkeiten entstehen. Die Kombination 000 für die Signal b, c, d ergibt keinen Datentransfer. Die nacheinander angelegten Kombinationen 000, 100, 010, 001, erlauben eine Übertragung des Eingangsbits in einer minimalen Zeit von drei Zyklen. Bei der Aufeinanderfolge der Kombinationen 000, 110, 001 oder 000, 100, 011 wird das Eingangsbit in einer minimalen Zeit von zwei Zyklen übertragen. Der Sprung von den Zuständen 000 zu den Zuständen 111 macht das FIFO-Register transparent, indem das Eingangsbit in einem einzigen Zyklus zum Ausgang gelangt. The control stages C1, C2, C3 initiate a successive successive transmission of a data bit u = 1 or u = 0 via the three memory cells U1, U2, U3, respectively during the time in which the control signals b, c and d respectively Show value «1». The same always happens simultaneously with cells VI, V2, V3 and W1, W2, W3. The writing of the data u, v, w into stage 1 with the aid of the signal S and the reading u ', v', w 'from stage 3 with the aid of the signal r is extremely controlled in such a way that the two operations are largely independent of one another can be done. All 8 possible values from 000 to 111 are permitted for the control signals b, c, which results in 8 transfer options. The combination 000 for the signals b, c, d results in no data transfer. The successive combinations 000, 100, 010, 001 allow the input bit to be transmitted in a minimum time of three cycles. With the sequence of combinations 000, 110, 001 or 000, 100, 011, the input bit is transmitted in a minimum time of two cycles. The jump from states 000 to states 111 makes the FIFO register transparent in that the input bit reaches the output in a single cycle.
In der Steuerphase eines einzelnen Zyklus wird jeweils die Verschiebung bestimmt, das heisst, es wird entschieden, ob eine Verschiebung (z.B. c = 1) stattfindet oder nicht (c = 0). Am Ende der Schreibphase wird der Füllzustand der Stufe C2 bestimmt, das heisst, es wird registriert, ob die Speicherzelle der Stufe C2 beschrieben, gelesen oder beschrieben und gelesen wurde, denn die Speicherzelle muss ein einziges Mal gelesen werden, um keinen Bitverlust oder keine Bitduplizierung zu haben. Die Bestimmung, ob der Füllzustand relevant ist oder nicht, ist wichtig, weil die Speicherzellen ihre Information behalten, auch nachdem sie gelesen wurden. In the control phase of a single cycle, the shift is determined, i.e. it is decided whether a shift (e.g. c = 1) takes place or not (c = 0). At the end of the write phase, the fill level of level C2 is determined, that is, it is registered whether the memory cell of level C2 has been written, read or written and read, because the memory cell must be read once, in order to avoid bit loss or bit duplication to have. Determining whether the fill level is relevant or not is important because the memory cells retain their information even after they have been read.
In Fig. 1 sind nur die drei letzten Steuerstufen eines FIFO-Registers dargestellt. Sollte jedoch beispielsweise die Stufe Cl die erste sein, so müsste der Eingang für das Signal F oder S geerdet werden; denn es genügt eines der beiden Signale S oder F, um zu bewirken, dass die Daten eingeschrieben werden. In Fig. 1 only the last three control stages of a FIFO register are shown. If, for example, stage C1 is the first, the input for signal F or S would have to be grounded; because one of the two signals S or F is sufficient to cause the data to be written.
Die Schaltung nach Fig. 2 funktioniert folgendermassen: The circuit according to FIG. 2 works as follows:
Die Steuerstufe C2 muss zwei Signale erzeugen, das Signal g2, das den neuen relevanten Füllzustand angibt, und das Schreibbefehlsignal S2 (Strohe), welches der Stufe C3 anzeigt, dass die Stufe C2 beschrieben wird. Das Signal F2 bezieht sich auf den aktuellen Füllzustand und besagt, ob dieser relevant (F2 = 1) oder nicht relevant (F2 = 0) ist. Der neue Zustand des Signals g2 wird vom Signal S3 über das UND-Tor Ul übernommen und mit der steigenden Flanke P3 als Signal F2 vom Flipflop KS abgegeben. Das Signal g2 wird durch die Bedingung g2 = XS3 • [F2 + (XF2 • (Fl + Sl»] bestimmt, worin das Präfix X einNegationssymbol und Fl und Sl der Füllzustand bzw. der Schreibbefehlzustand der vorhergehenden Stufe sind. Das Signal F2 kann z.B. «0» oder «1» sein. Somit gelten für die Signale S2,c und F2 die Beziehungen: The control stage C2 must generate two signals, the signal g2, which indicates the new relevant filling state, and the write command signal S2 (straws), which indicates to the stage C3 that the stage C2 is being written to. The signal F2 relates to the current filling state and states whether this is relevant (F2 = 1) or not relevant (F2 = 0). The new state of the signal g2 is accepted by the signal S3 via the AND gate U1 and is output as a signal F2 by the flip-flop KS with the rising edge P3. The signal g2 is determined by the condition g2 = XS3 • [F2 + (XF2 • (Fl + Sl »]), in which the prefix X is a negative symbol and Fl and Sl are the fill status or the write command status of the previous stage "0" or "1", so the relationships for signals S2, c and F2 apply:
S2 = (Fl + Sl) • XF2 S2 = (Fl + Sl) • XF2
c = S2 • XTk' c = S2 • XTk '
F2(T>Tk') = [S2 + F2(T<Tk')] • XS3 F2 (T> Tk ') = [S2 + F2 (T <Tk')] • XS3
worin T eine Zeit, X ein Negations-Präfix und Tk' ein Zeitpunkt ist, dem eine aktive Flanke des Taktes Tk entspricht. where T is a time, X is a negation prefix and Tk 'is a time to which an active edge of the clock Tk corresponds.
Die gespeicherten Daten in den Zellen der vorhergehenden Stufe können relevant sein oder nicht; wenn sie relevant sind, müssen sie gelesen, das heisst übertragen werden, anderenfalls nicht. The data stored in the cells of the previous stage may or may not be relevant; if they are relevant, they have to be read, that is, transferred, otherwise not.
Wenn die Werte in den Speicherzellen U2, V2, W2 der 2. Stufe irrelevant sind und die der 1. Stufe entweder relevant sind oder in diesem Zyklus relevant werden und übernommen werden sollen, muss das Signal SI = 1 werden oder Fl = 1 sein, damit während der Schreibphase (Tk = 0) die Speicherzellen U2, V2, W2 die relevanten Werte übernehmen können. Zugleich muss die Stufe C2 weitermelden, ob die Zellen U2, V2, W2 relevante Werte übernommen haben (F2 = 1) oder nicht (F2 = 0). Dies geschieht folgendermassen: If the values in the memory cells U2, V2, W2 of the 2nd stage are irrelevant and those of the 1st stage are either relevant or become relevant in this cycle and are to be adopted, the signal SI must be 1 or Fl = 1, so that the memory cells U2, V2, W2 can take over the relevant values during the write phase (Tk = 0). At the same time, level C2 must report whether the cells U2, V2, W2 have adopted relevant values (F2 = 1) or not (F2 = 0). This is done as follows:
Wenn die 3. Stufe die in den Zellen U2, V2, W2 der 2. Stufe gespeicherten relevanten Werte nicht liest, dann bleiben die relevanten Werte in diesen Zellen und F2 ist gleich «1»; anderenfalls, wenn diese relevanten Werte gelesen werden, muss F2 gleich «0» werden. Wenn die 2. Stufe irrelevante Werte (F2 = 0) aufweist und beschrieben wird, dann würde sie relevante Werte (F2 = 1) enthalten und es bleibt die Frage, ob die folgende 3. Stufe die 2. Stufe in dieser Zeit liest oder nicht. Werden sie nicht gelesen (S3 = 0), so werden sie relevant (F2 = 1); werden sie jedoch gleichzeitig gelesen (S3 = 1), so bleiben sie irrelevant (F2 = 0), obwohl auch sie in diesem Zyklus geschrieben wurden. Durch diese Eigenschaft wird die Transparenz des erfindungsgemässen FIFO-Registers nachgewiesen. If the 3rd stage does not read the relevant values stored in cells U2, V2, W2 of the 2nd stage, then the relevant values remain in these cells and F2 is equal to «1»; otherwise, if these relevant values are read, F2 must become "0". If the 2nd stage has irrelevant values (F2 = 0) and is described, then it would contain relevant values (F2 = 1) and the question remains whether the following 3rd stage reads the 2nd stage during this time or not . If they are not read (S3 = 0), they become relevant (F2 = 1); however, if they are read at the same time (S3 = 1), they remain irrelevant (F2 = 0), even though they were also written in this cycle. The transparency of the inventive FIFO register is verified by this property.
Diese Transparenz besteht immer dann, wenn eine Anzahl m aufeinanderfolgender Speicherzellen einer Reihe bereits gelesen wurde und daher irrelevante Werte aufweist, so dass für sie die entsprechenden Füllzustandssignale die Werte Fi = 1, F(i + 1) = 0, F(i + 2) = 0, ... (F(i + m) und F(i + m +1) = 1 haben, worin Fi nicht unbedingt gleich Fl sein muss. Unter diesen Bedingungen bewirkt ein neuer Schreibbefehl der ersten Stufe (S = 1, F = 0), dass das relevante Bit in der Stelle i in einem einzigen Zyklus auf die Stelle i + m springt. Diese spezielle Eigenschaft wird anhand der Tabelle nach Fig. 4 veranschaulicht, die sich auf ein FIFO-Register mit 8 in Reihe' geschalteten Speicherzellen bezieht. Die Signale S und r entsprechen den gleichnamigen in Fig. 1 bis 3. This transparency always exists when a number m of successive memory cells in a row has already been read and therefore has irrelevant values, so that the corresponding fill state signals have the values Fi = 1, F (i + 1) = 0, F (i + 2 ) = 0, ... (F (i + m) and F (i + m +1) = 1, in which Fi does not necessarily have to be Fl. Under these conditions, a new write command of the first stage (S = 1 , F = 0), that the relevant bit in position i jumps to position i + m in a single cycle.This special property is illustrated by means of the table according to Fig. 4, which relates to a FIFO register with 8 in series The signals S and r correspond to those of the same name in FIGS. 1 to 3.
In weiterer Ausgestaltung der Erfindung können in einzelnen Steuerstufen das Eingangs-ODER-Gatter, z.B. das Gatter G2, entfallen oder der entsprechende Eingang für das Signal Sl kann geerdet werden, um nur mit dem Füllzustandssignal, z.B. mit demSignal Fl in Fig. 2, zu arbeiten. In diesem Fall ist das FIFO-Register zwar nur zwischen diesen Steuerstufen transparent, die Taktfrequenz kann jedoch vergrössert werden, wobei das Taktsignal an sich alle Stufen gemeinsam steuern kann. Die Taktfrequenz kann beispielsweise um einen Faktor n vergrössert werden, falls n—1 derart geerdete Stufen jeweils als erste Steuerstufen unter den verschiedenen Gruppen vorhanden sind, in die die ganze Reihe geteilt werden kann. In a further embodiment of the invention, the input OR gate, e.g. the gate G2 is omitted or the corresponding input for the signal S1 can be grounded in order to use only the fill status signal, e.g. to work with the signal Fl in Fig. 2. In this case, the FIFO register is only transparent between these control stages, but the clock frequency can be increased, whereby the clock signal itself can control all stages together. The clock frequency can be increased by a factor of n, for example, if n — 1 stages grounded in this way are present as first control stages among the various groups into which the entire series can be divided.
Vorzugsweise können alle Kippstufen (z.B. KS in Fig. 2) mit einem Rücksetzeingang versehen sein, um alle Spalten der Flipflop-Matrix bei Bedarf gemeinsam mit Hilfe eines Rücksetzsignals RS zu leeren. Preferably, all flip-flops (e.g. KS in Fig. 2) can be provided with a reset input in order to empty all columns of the flip-flop matrix together, if necessary, with the aid of a reset signal RS.
5 5
10 10th
15 15
20 20th
25 25th
30 30th
35 35
40 40
45 45
50 50
55 55
60 60
65 65
V V
2 Blätter Zeichnungen 2 sheets of drawings
Claims (8)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH2418/86A CH671476A5 (en) | 1986-06-16 | 1986-06-16 | |
DE19873718469 DE3718469A1 (en) | 1986-06-16 | 1987-06-02 | Synchronous FIFO register |
NO872467A NO170244C (en) | 1986-06-16 | 1987-06-12 | SYNCRONIC FIFO REGISTER |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH2418/86A CH671476A5 (en) | 1986-06-16 | 1986-06-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
CH671476A5 true CH671476A5 (en) | 1989-08-31 |
Family
ID=4233345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CH2418/86A CH671476A5 (en) | 1986-06-16 | 1986-06-16 |
Country Status (3)
Country | Link |
---|---|
CH (1) | CH671476A5 (en) |
DE (1) | DE3718469A1 (en) |
NO (1) | NO170244C (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2515226A1 (en) * | 2011-04-21 | 2012-10-24 | STMicroelectronics SA | An arrangement |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL7713708A (en) * | 1977-12-12 | 1979-06-14 | Philips Nv | INFORMATION BUFFER MEMORY OF THE "FIRST-IN, FIRST-OUT" TYPE WITH FIXED INPUT AND VARIABLE OUTPUT. |
-
1986
- 1986-06-16 CH CH2418/86A patent/CH671476A5/de not_active IP Right Cessation
-
1987
- 1987-06-02 DE DE19873718469 patent/DE3718469A1/en active Granted
- 1987-06-12 NO NO872467A patent/NO170244C/en unknown
Also Published As
Publication number | Publication date |
---|---|
NO170244C (en) | 1992-09-23 |
DE3718469C2 (en) | 1989-06-22 |
NO872467D0 (en) | 1987-06-12 |
NO872467L (en) | 1987-12-17 |
NO170244B (en) | 1992-06-15 |
DE3718469A1 (en) | 1988-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2723945C3 (en) | Facility for printing personalized standard letters | |
CH638913A5 (en) | DEVICE IN TEXT PROCESSING PLANTS FOR SELECTING DATA QUALIFIED DIFFERENT LENGTH. | |
DE1963895A1 (en) | Data storage system | |
DE2256118B2 (en) | Pseudo-hierarchical storage system | |
DE3148099C2 (en) | Arrangement for recognizing a digital sequence | |
DE2706807C2 (en) | Device and method for processing information in the form of digital signals | |
DE1153553B (en) | Tax register | |
DE2326516B2 (en) | PROCEDURE AND ARRANGEMENT FOR CONTROLLING ACCESS AND REGENERATION IN A DYNAMIC MEMORY FOR STORING DIGITAL INFORMATION | |
DE2364253A1 (en) | CIRCUIT ARRANGEMENT FOR MICROPROGRAMMED DATA PROCESSING DEVICES | |
DE3123382A1 (en) | "METHOD AND DEVICE FOR TRANSMITTING DATA BETWEEN CENTRAL UNITS OR PROCESSORS OF MULTI-PROCESSOR SYSTEMS" | |
DE2457884A1 (en) | MOSAIC PRINTER | |
DE3104880A1 (en) | Random-access memory | |
DE1449806C3 (en) | Matrix memory | |
DE3018509C2 (en) | Shift register | |
DE2031038B2 (en) | ||
DE2210541C3 (en) | ||
DE3044037C2 (en) | Rate change circuit | |
DE3718469C2 (en) | ||
DE2110458C3 (en) | Storage arrangement in a data processing system | |
DE2406171B2 (en) | SYNCHRONOUS MULTIPURPOSE COUNTER | |
DE69524837T2 (en) | Asynchronous memory arrangement with serial access and corresponding storage and reading method | |
DE2233164C3 (en) | Circuit arrangement for the transmission of successive bit positions between two registers | |
DE1808678B2 (en) | PROCEDURE AND CIRCUIT ARRANGEMENT FOR ELECTRONIC DATA DIALING SYSTEMS WITH A CENTRAL MEMORY | |
DE1916377C3 (en) | ||
DE2610428A1 (en) | ARRANGEMENT FOR THE CONTROL OF THE INTERMEDIATE STORAGE OF BETWEEN TWO FUNCTIONAL UNITS TO BE TRANSFERRED IN A BUFFER MEMORY |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PFA | Name/firm changed |
Owner name: SIEMENS-ALBIS AKTIENGESELLSCHAFT TRANSFER- SIEMENS |
|
PL | Patent ceased |