CH666972A5

CH666972A5 - Verfahren und einrichtung zur verschluesselten datenuebertragung in datenverarbeitungsanlagen.

Info

Publication number: CH666972A5
Application number: CH317384A
Authority: CH
Inventors: Ruediger Hahn; Henry Kunz
Original assignee: Software Protect Ltd
Priority date: 1984-07-02
Filing date: 1984-07-02
Publication date: 1988-08-31
Also published as: DE3512341A1

Description

BESCHREIBUNG

Die Erfindung betrifft ein Verfahren und eine Einrichtung zur verschlüsselten Datenübertragung in Datenverarbeitungsanlagen, gemäss dem Oberbegriff von Patentanspruch 1 bzw. 6.

Die zum Betreiben von Datenverarbeitungsanlagen erforderlichen Betriebsprogramme sowie auch Anwenderprogramme stellen einen erheblichen materiellen Wert dar, der denjenigen der Anlage selbst nicht selten bei weitem übertrifft. Es ist hinlänglich bekannt, dass derartige Programme immer wieder unberechtigterweise kopiert werden, wodurch den Programmherstellern beträchtliche materielle Schäden entstehen. Es ist daher nicht verwunderlich, dass die Programmhersteller Verfahren zum Schutz ihrer Werke anwenden, um das unberechtigte Kopieren von berechtigt in den Verkehr gebrachten Programmen zu unterbinden. Erschwerend wirkt sich die Notwendigkeit aus, von jedem erworbenen Programm Sicherheitskopien anfertigen zu müssen, um gegen Beschädigungen des Programmträgers oder gegen Fehlmanipulationen geschützt zu sein. Ausserdem hat es sich erwiesen, dass bisher keines der bekannten Schutzverfahren absolute Gewähr gegen Raubkopien bieten kann, da der relativ hohe Marktpreis guter Programme zu erheblichen Anstrengungen auf der Seite von «Knack»-Spezialisten ermuntert. Es sind sogar Programme zum Überwinden von Kopier-schutz-Massnahmen auf dem Markt erhältlich.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Einrichtung der eingangs definierten Art dahingehend weiterzuentwickeln, dass durch gesteuertes Eingreifen in den Ablauf der Befehlsdecodierung eine Möglichkeit zur Verschlüsselung von Programmen durch den Programmhersteller geschaffen wird, wobei die Entschlüsselung nur über einen durch den Programmhersteller selbst zu definierenden Code möglich sein soll.

Diese Aufgabe wird erfindungsgemäss durch die in den Patentansprüchen 1 und 6 definierten Merkmale gelöst.

Damit wird erreicht, dass vom Programmhersteller verschlüsselte Programme nur mit Hilfe eines durch den Programmhersteller selbst definierten Schlüssels innerhalb der Zentraleinheit des Rechners entschlüsselt werden können. Nur ein mit den «richtigen» Befehlsmustern ausgestatteter Prozessor kann die geschützten Programme oder Programmteile verarbeiten. Durch eine dynamische und nicht mehr statische Gestaltung der Befehlsdecodierung, also durch eine von entsprechenden Signalen gesteuerte Beeinflussung der Befehlsdecodierung, wird das Aufdecken eines Programmschutzes entscheidend erschwert, so dass ohne subtile Kenntnisse der angewendeten Verschlüsselungsart ein unberechtigtes Auslesen und Kopieren solcher Programme nicht mehr möglich ist. Die berechtigte Benutzung der Programme wird dagegen durch die beanspruchten Massnahmen ermöglicht, ohne dass der Benützer irgendwelche Einschränkungen im Ablauf gegenüber dem Standard-Prozessor in Kauf nehmen müsste.

Im folgenden wird die Erfindung anhand bevorzugter Ausführungsbeispiele mit Hilfe der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 die prinzipielle Organisation eines Prozessors unter Einschluss eines ersten Ausführungsbeispiels der Erfindung, Fig. 2 ein zweites Ausführungsbeispiel der Erfindung, Fig. 3 ein drittes Ausführungsbeispiel und Fig. 4 ein weiteres Ausführungsbeispiel.

Gemäss der Darstellung nach Fig. 1 enthält ein handelsüblicher Prozessor drei Bustypen, über welche er mit seiner Peripherie kommuniziert: einen Datenbus 1, einen Adressbus 2 und einen Steuerbus 3. Mittels des Adressbus 2, welcher unidirektio-nal ausgebildet ist, bestimmt der Prozessor den zu aktivierenden Teil der Peripherie. Der Datenbus 1, welcher bidirektional ausgebildet ist, ermöglicht den Austausch von Daten. Dabei liefert der Steuerbus 3 die notwendigen Steuerinformationen, z.B. Signale zur Festlegung der Richtung des beabsichtigten Datenflusses.

Zur elektrisch einwandfreien Ankopplung und Anpassung an die Gegebenheiten der Peripherie ist in der Datenbusleitung eine Treiberschaltung 4 vorgesehen, welche den äusseren Datenbus 1 mit einem internen Datenbus 5 verkoppelt. Dabei dient der interne Datenbus 5 unter anderem dem folgenden Informationsaustausch:

vom äusseren Datenbus 1 zu internen Arbeitsregistern 6 und umgekehrt,

vom äusseren Datenbus 1 bzw. von den internen Arbeitsregistern 6 zu einer arithmetischen und logischen Recheneinheit (ALU) 7 und zurück,

vom äusseren Datenbus 1 zu einem internen Instruktionsregister 8.

Im Instruktionsregister 8 werden Operationscodes abgelegt, die dann einem Instruktionsdecoder 9 zugeführt werden. Dieser liefert schliesslich die notwendigen Informationen an eine Ablaufsteuerung 10.

Der Programmablauf in einem derartigen Prozessor besteht im Abarbeiten einer vorgegebenen Sequenz von Befehlen. Dabei besteht jeder Befehl aus einem Operationscode und, sofern vorhanden, einem oder mehreren Operanden.

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Aus der Interpretation des Operationscodes im Instruktionsdecoder 9 folgt für jeden Befehl:

wie viele Operanden eingelesen werden müssen,

wo die Operanden abgelegt werden sollen und wie sie interpretiert werden müssen,

welche Operation durchzuführen ist.

Diese Art der Befehlsdecodierung ist gemäss dem Stand der Technik durch die Hersteller der Prozessoren fest vorgegeben.

Die grundsätzliche Idee der vorliegenden Erfindung, die im folgenden anhand weiterer Ausführungsbeispiele noch näher erläutert wird, liegt demgegenüber im Durchbrechen der fest vorgegebenen Befehlsdecodierung. Stattdessen wird dem Programmhersteller eine Möglichkeit geboten, auf die Art der Befehlsdecodierung selbst Einfluss zu nehmen. Im Beispiel nach Fig. 1 kann dies durch programmierbare Beeinflussung der Befehlsdecodierung im Instruktionsdecoder 9 geschehen. Es kann aber auch durch dem Prozessorhersteller vorbehaltene Auslegung separater Schaltungsteile geschehen; und zwar auf einem Chip oder in einer Hybridschaltung, wie dies später noch erläutert wird. Bei beiden Lösungen kann nur ein mit Mitteln zu «richtigen» Decodierung ausgestatteter Prozessor die geschützten Programme oder Programmteile verarbeiten.

In einem Ausführungsbeispiel, das anhand von Fig. 2 erläutert wird, ist gegenüber dem Beispiel nach Fig. 1 der programmierbare Instruktionsdecoder 9 auf einen Bereich ausserhalb des eigentlichen Prozessors verlegt.

Im einzelnen sind bei einer externen Instruktionsdecodie-rung gemäss Fig. 2 der Ausgang 20 des Prozessor-internen Instruktionsregisters und der Eingang 22 der Ablaufsteuerung 23 aus dem Prozessor herausgeführt und mit einem externen Speicherelement 24 verbunden, welches als Instruktionsdecoder dient. Zum Schutz vor unbefugtem Auslesen können der umrandete Rumpfprozessor und der Speicher 24 auf einer Hybridschaltung integriert sein.

Grundsätzlich sind zur Realisierung der Erfindung gemäss dem heutigen Stand der Halbleitertechnik beispielsweise folgende Wege möglich:

Maskenprogrammierung,

einmalige Programmierung im Feld, z.B. nach dem «fusible link»-Verfahren,

Feldprogrammierung mit Löschmöglichkeit durch Ultraviolettstrahlung (EPROM),

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Feldprogrammierung mit elektrischer Löschmöglichkeit (EEPROM),

Realisation als flüchtiger Speicher (RAM), der eine Pufferbatterie zur Erhaltung der Muster zur Befehlsdecodierung erfordert.

In Abwandlung des zuvor beschriebenen Ausführungsbeispiels, welches eine programmierbare Instruktionsdecodierung vollständig ausserhalb des Prozessors vorsieht, ist in dem Ausführungsbeispiel nach Fig. 3 ein üblicher Instruktionsdecoder 32 auf dem Prozessor-Chip selbst angeordnet. Ein externer Speicher 35 in Form eines PROM, EPROM, EEPROM oder RAM nimmt eine Zuordnungstabelle auf, mit welcher die Individualisierung des Instruktionsdecoders erreicht wird. Der Speicher 35 ist mit dem Ausgang 33 des auf dem Prozessor-Chip angeordneten Instruktionsregisters 34 sowie mit dem Eingang 31 des Instruktionsdecoders 32 verbunden.

Gemäss einem weiteren Ausführungsbeispiel, welches anhand von Fig. 4 erläutert wird, ist entweder für jede Adresse im Adressraum oder für Gruppen von Adressen eine andere Instruktionsdecodierung wirksam. Zu diesem Zweck ist der Adressbus 40 innerhalb des Prozessors dem Instruktionsdecoder 41 zugeführt.

In Abwandlung dieses Beispiels und in Anlehnung an das Beispiel nach Fig. 3 kann eine adressabhängige Instruktionsdecodierung auch mit Hilfe des extern angeordneten Speichers 35 gemäss Fig. 3 erreicht werden. Der Adressbus wird dann ausserhalb des Prozessor-Chips über Leitung 36 mit diesem Speicher verbunden.

In einer Kombination der Ausführungsbeispiele nach den Figuren 2 und 4 ist der Adressbus auf den ausserhalb des Prozessors angeordneten Instruktionsdecoder 24 geführt.

In einer weiteren Abwandlung der bisher beschriebenen Ausführungsbeispiele kann die im Speicher 35 aktivierte Tabelle für Prozessoren, welche Instruktionen mit mehreren Wörtern verarbeiten, vom gerade verarbeiteten Wort (Byte) abhängig gemacht werden.

Da die meisten Prozessoren die verfügbare Menge von Operationen nicht vollständig ausnutzen, lässt sich z.B. die im Prozessor-internen Speicher eingespeicherte Zuordnungstabelle derart auslegen, dass ungleiche Operationscodes gleiche Operationen zur Folge haben. Damit ergibt sich eine zusätzliche Erschwerung gegenüber Versuchen, die Zuordnungstabelle für die Operationscodes zu knacken.

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V

2 Blätter Zeichnungen

Claims

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PATENTANSPRÜCHE

1. Verfahren zur verschlüsselten Datenübertragung in Datenverarbeitungsanlagen mit Mikroprozessoren, deren interne Organisation über Daten-, Adress- und Steuerbusleitungen erfolgt und in deren Zentraleinheit Instruktionen aus einem Befehlsregister in einem Befehlsdecoder decodiert werden, dadurch gekennzeichnet, dass die Befehlsdecodierung variiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in einem Befehlsdecodierer einprogrammierte Befehlsdeco-diermuster vom abzuarbeitenden Programm alternativ angesprochen werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass jedes der Befehlsdecodiermuster einer bestimmten Adressgruppe zugeordnet wird.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Auswahl des Befehlsdecodiermusters davon abhängig gemacht wird, welches Wort innerhalb eines Operationscodes gerade verarbeitet wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ungleiche verschlüsselte Operationscodes gleiche Operationen zur Folge haben.
6. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass der Befehlsdecoder Speicherelemente aufweist und dass er programmierbar ausgebildet ist.
7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, dass der programmierbare Befehlsdecoder in einem Mikroprozessor-Chip integriert ist.
8. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, dass der Befehlsdecoder mindestens teilweise ausserhalb des Prozessor-Chips angeordnet ist.
9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, dass mindestens ein dem Befehlsdecoder (32) zugeordneter Speicher (35, 24) ausserhalb des Mikroprozessor-Chips angeordnet ist.
10. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der gesamte Befehlsdecoder (24) ausserhalb des Mikroprozessor-Chips angeordnet ist.
11. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die ausserhalb des Mikroprozessor-Chips angeordneten Bauteile mit diesem in einer Hybridschaltung verbunden sind.