CH665297A5

CH665297A5 - ARRANGEMENT FOR MONITORING SIGNALS ON OUTPUTS OF CONTROL CIRCUITS IN TRAFFIC CONTROL SYSTEMS.

Info

Publication number: CH665297A5
Application number: CH201384A
Authority: CH
Inventors: Gerrit Rademaker
Original assignee: Philips Nv
Priority date: 1983-04-25
Filing date: 1984-04-24
Publication date: 1988-04-29
Also published as: ATA135784A; DE3415143A1; NL8301446A; AT397732B; DE3415143C2

Description

BESCHREIBUNG Die Erfindung bezieht sich auf eine Anordnung zum Überwachen von von einer Speisenetzleitung herrührenden Signalen an Ausgängen von Steuerschaltungen zur Steuerung von Signallampen in Verkehrssteuersystemen gemäss dem Oberbegriff des Patentanspruchs 1. DESCRIPTION The invention relates to an arrangement for monitoring signals originating from a feed network line at outputs of control circuits for controlling signal lamps in traffic control systems according to the preamble of patent claim 1.

Eine derartige Anordnung ist aus der niederländischen Patentanmeldung 7 800 274 bekannt, wobei die Verwendung der hochohmigen Spannungsteiler es auf einfache Weise ermöglicht, die den Signallampen gelieferte Netzwechselspannung unmittelbar preisgünstigen Normalbauelementen zuzuführen. Die Detektion strittiger Signalkombinationen von Signallampen unterschiedlicher Signallampengruppen ist durch die einfache Anordnung und die Verwendung der den Signallampen zugeführten Netzwechselspannung als Eingangssignale für die Überwachungsanordnung sehr zuverlässig. Such an arrangement is known from the Dutch patent application 7 800 274, the use of the high-impedance voltage dividers making it possible in a simple manner to supply the mains AC voltage supplied to the signal lamps directly to inexpensive normal components. The detection of controversial signal combinations of signal lamps of different signal lamp groups is very reliable due to the simple arrangement and the use of the mains AC voltage supplied to the signal lamps as input signals for the monitoring arrangement.

In der Praxis tritt jedoch das Problem auf, dass die Signallampen auch durch eine Fremdspannung gezündet werden können, beispielsweise beim Auftreten eines Kurzschlusses zwischen einem Lampenspeisekabel und einem Kabel des Energieversorgungsnetzes durch Strassenarbeiten oder durch eine Bodensenkung und dergleichen. In practice, however, the problem arises that the signal lamps can also be ignited by an external voltage, for example when a short circuit occurs between a lamp supply cable and a cable of the energy supply network due to road works or through a subsidence and the like.

Es hat sich herausgestellt, dass eine derartige Fremdspannung an einer strittigen Signallampengruppe nicht immer von der obengenannten bekannten Anordnung detektiert wird. It has been found that such an external voltage on a controversial signal lamp group is not always detected by the known arrangement mentioned above.

Die Erfindung hat nun zur Aufgabe, eine Anordnung der eingangs genannten Art anzugeben, die das Auftreten einer Fremdspannung an einer strittigen Signallampengruppe unter Beibehaltung der Verwendung einfacher Normbauelemente immer als strittig detektiert. Diese Aufgabe wird erfindungsge-mäss durch eine Anordnung der eingangs erwähnten Art mit den im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmalen gelöst. The invention now has the task of specifying an arrangement of the type mentioned at the outset, which always detects the occurrence of an external voltage in a contentious signal lamp group while maintaining the use of simple standard components as contentious. This object is achieved according to the invention by an arrangement of the type mentioned at the outset with the features specified in the characterizing part of patent claim 1.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigt: An embodiment of the invention is shown in the drawing and will be described in more detail below. It shows:

Fig. 1 ein Ausführungsbeispiel einer erfindungsgemässen Anordnung, 1 shows an embodiment of an arrangement according to the invention,

Fig. 2 ein Ausführungsbeispiel eines Taktimpulssignalgenerators zum Gebrauch in dem Ausführungsbeispiel nach Fig. 1, Fig. 3 Signalformen, die in dem Ausführungsbeispiel nach Fig. 1 auftreten können, 2 shows an exemplary embodiment of a clock pulse signal generator for use in the exemplary embodiment according to FIG. 1, FIG. 3 signal forms which can occur in the exemplary embodiment according to FIG. 1,

Fig. 4 eine andere Ausführungsform eines Teils des in Fig. 1 dargestellten Ausführungsbeispiels, 4 shows another embodiment of a part of the embodiment shown in FIG. 1,

Fig. 5 eine andere Ausführungsform eines Teils des in Fig. 1 dargestellten Ausführungsbeispiels, 5 shows another embodiment of a part of the embodiment shown in FIG. 1,

Fig. 6 Signalformen, die in dem in Fig. 5 dargestellten Teil der Anordnung auftreten können. Fig. 6 waveforms that can occur in the part of the arrangement shown in Fig. 5.

Der in Fig. 1 dargestellte Teil eines Verkehrssteuersystems zeigt eine Steuerschaltung 1 zur Steuerung von Signallampen 3, 4 und 5 einer Signallampengruppe 2 für den Fahrzeug- und/ oder Fussgängerverkehr. The part of a traffic control system shown in FIG. 1 shows a control circuit 1 for controlling signal lamps 3, 4 and 5 of a signal lamp group 2 for vehicle and / or pedestrian traffic.

Die Steueranordnung 1 ist zum einzelnen Zünden der grü5 The control arrangement 1 is for the individual ignition of the Grü5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

3 3rd

665 297 665 297

nen Signallampe 3, der gelben Signallampe 4 und der roten Signallampe 5 eingerichtet. Dazu schliesst die Steuerschaltung 1 diese Lampen über einzelne Adern G, Y, R eines Lampenspei-sekabels 6 an eine Speisenetzleitung 7 an, wodurch die Lampen zwischen die Klemme 8 einer der Phasen und die Klemme 9 des Nulleiters des Speisenetzes angeschlossen sind. Die Spannung an der Speisenetzleitung 7 ist als Funktion der Zeit in Fig. 3a dargestellt. NEN signal lamp 3, the yellow signal lamp 4 and the red signal lamp 5 set up. For this purpose, the control circuit 1 connects these lamps via individual wires G, Y, R of a lamp feed cable 6 to a feed network line 7, as a result of which the lamps are connected between the terminal 8 of one of the phases and the terminal 9 of the neutral conductor of the feed network. The voltage on the feed line 7 is shown as a function of time in Fig. 3a.

Zur Überwachung des Auftretens strittiger Signalkombinationen unterschiedlicher Signallampengruppen 2, wie ein gleichzeitiges grünes Signal für sich kreuzende Verkehrsströme, ist einerseits je Steuerschaltung 1 eine logische Schaltung 10 und andererseits eine an alle logischen Schaltungen 10 angeschlossene gemeinsame Signalverarbeitungsanordnung 11 vorgesehen. To monitor the occurrence of controversial signal combinations of different signal lamp groups 2, such as a simultaneous green signal for intersecting traffic flows, a logic circuit 10 is provided for each control circuit 1 and, on the other hand, a common signal processing arrangement 11 connected to all logic circuits 10.

Die Anpassung der relativ hohen Speisespannung auf den Adern G, Y und R an den relativ niedrigen Spannungspegel der logischen Schaltung 10 erfolgt mittels hochohmiger Spannungsteiler. Abhängig von dem Überwachen auf lediglich Grün oder das Überwachen auf nicht-Rot (Grün und Gelb) ist ein mit einem Abgriff 13 versehener erster hochohmiger Spannungsteiler 12, 13, 14 zwischen der Ader G und einer Klemme 8 vorgesehen, der eine gegenüber der Klemme 9 negative Bezugsspannung V- zugeführt wird, oder es ist ausser dem ersten ein zweite mit einem Abgriff 16 versehener hochohmiger Spannungsteiler 15, 16, 17 zwischen der Y-Ader und der Klemme 18 vorgesehen. The relatively high supply voltage on the wires G, Y and R to the relatively low voltage level of the logic circuit 10 is adjusted by means of high-resistance voltage dividers. Depending on the monitoring for only green or the monitoring for non-red (green and yellow), a first high-impedance voltage divider 12, 13, 14 provided with a tap 13 is provided between the wire G and a terminal 8, the one opposite the terminal 9 negative reference voltage V- is supplied, or in addition to the first, a second high-resistance voltage divider 15, 16, 17 provided with a tap 16 is provided between the Y-wire and the terminal 18.

Wenn die Steueranordnung 1 Triacs als Schalter enthält, ist es notwendig, und zwar wegen halbperiodischer Leitung der Triacs, insbesondere für negative Polarität einen Trennkondensator 19 und/oder 20 in die Spannungsteiler aufzunehmen, bevor die Signale einem ersten Pegeldetektor 21 und/oder einem zweiten Pegeldetektor 22 zugeführt werden, damit darin die sinusförmigen Signale in zweiwertige logische Signale umgewandelt werden. Wenn nur ein hochohmiger Spannungsteiler vorgesehen ist, ist an den Pegeldetektor ein signalinvertierendes Element angeschlossen. If the control arrangement 1 contains triacs as switches, it is necessary, because of the semi-periodic conduction of the triacs, in particular for negative polarity, to include a separating capacitor 19 and / or 20 in the voltage dividers before the signals to a first level detector 21 and / or a second level detector 22 are supplied so that the sinusoidal signals are converted into bivalent logic signals. If only a high-resistance voltage divider is provided, a signal-inverting element is connected to the level detector.

In dem in Fig. 1 dargestellten Ausführungsbeispiel mit zwei Spannungsteilern ist an den Pegeldetektor 21 und 22 eine NOR-Schaltung 23 angeschlossen. In the exemplary embodiment shown in FIG. 1 with two voltage dividers, a NOR circuit 23 is connected to the level detectors 21 and 22.

In Fig. 3b ist das Signal an der Ader G oder Y dargestellt, wenn die grüne Signallampe 3 oder die gelbe Signallampe 4 zu dem Zeitpunkt t0 gezündet wird. Dieses Signal wird von dem Pegeldetektor 21 und/oder 22 und der NOR-Schaltung 23 in das in Fig. 3b dargestellte Signal umgewandelt. 3b shows the signal on the wire G or Y when the green signal lamp 3 or the yellow signal lamp 4 is ignited at the time t0. This signal is converted by the level detector 21 and / or 22 and the NOR circuit 23 into the signal shown in FIG. 3b.

An die NOR-Schaltung ist ein Speicherelement 24 und ein erster Eingang 25-1 einer NAND-Schaltung 25 angeschlossen. Der Signalausgang des Speicherelementes 24 ist an einen zweiten Eingang 25-2 der NAND-Schaltung 25 angeschlossen. Wenn vorläufig vorausgesetzt wird, dass das Speicherelement eine kontinuierliche Signalspannung mit dem logischen Wert «1» der NAND-Schaltung 25 zuführt, so wird das von der NOR-Schaltung abgegebene Signal invertiert. Die an dem Ausgang A memory element 24 and a first input 25-1 of a NAND circuit 25 are connected to the NOR circuit. The signal output of the memory element 24 is connected to a second input 25-2 of the NAND circuit 25. If it is provisionally assumed that the memory element supplies a continuous signal voltage with the logic value “1” to the NAND circuit 25, the signal output by the NOR circuit is inverted. The one at the exit

10-3 der logischen Schaltung vorhandene Spannung ist dann zu dem in Fig. 3c dargestellten Signal invers. 10-3 of the logic circuit voltage is then inverse to the signal shown in Fig. 3c.

Mit Hilfe der Signalverarbeitungsanordnung 11 wird für eine Anzahl Signalgruppen N, in diesem Ausführungsbeispiel ist N gleich 20, das Auftreten strittiger Signale überwacht. Dazu ist der Ausgang 10-3 an den Signaleingang 11-1 und sind die übrigen 19 logischen Schaltungen 10 an die Eingänge 11-2 bis With the aid of the signal processing arrangement 11, the occurrence of controversial signals is monitored for a number of signal groups N, in this exemplary embodiment N is 20. For this purpose, output 10-3 is at signal input 11-1 and the remaining 19 logic circuits 10 are at inputs 11-2 to

11-20 angeschlossen. Alle Eingänge 11-1 bis 11-20 sind an eine Matrix 26 angeschlossen. In dieser Matrix werden Signalkombinationen jedes der eintreffenden Signale mit dem aller übrigen eintreffenden Signale gebildet, die damit nicht strittig sein dürfen. So wird beispielsweise eine erste Kombination aus dem Signal an dem Eingang 11-1 mit Signalen an anderen Eingängen dadurch gebildet, dass selektiv an den Kreuzungen zwischen den horizontalen Leitern der Matrix 26, angeschlossen an die Signaleingänge 11-2 bis 11-20, und den vertikalen Leitern der 11-20 connected. All inputs 11-1 to 11-20 are connected to a matrix 26. In this matrix, signal combinations of each of the incoming signals are formed with that of all other incoming signals, which must not be controversial. For example, a first combination of the signal at input 11-1 with signals at other inputs is formed by selectively connecting the crossings between the horizontal conductors of the matrix 26, connected to the signal inputs 11-2 to 11-20, and the vertical ladders of the

Matrix 26, angeschlossen an den Ausgang 26-1, Dioden vorgesehen sind, wie für die Kreuzungen mit den horizontalen Leitern, angeschlossen an die Eingänge 11-2, 11-4 und 11-20, dargestellt ist. Das Ausgangssignal des Ausgangs 26-1 und das Eingangssignal des Eingangs 11-1 werden in einer UND-Schaltung 27-1 kombiniert. Matrix 26, connected to the output 26-1, diodes are provided, as shown for the crossings with the horizontal conductors, connected to the inputs 11-2, 11-4 and 11-20. The output signal of output 26-1 and the input signal of input 11-1 are combined in an AND circuit 27-1.

Auf gleiche Weise wird eine zweite Signalkombination in der UND-Schaltung 27-2 mit dem Signal an dem Eingang 11-2 und dem Signal an dem Ausgang 26-2 gebildet, das an sich aus den Signalen derjenigen Eingänge 11-3 bis 11-20 zusammengestellt ist, die durch Anbringen von Dioden zwischen den horizontalen Leitern, angeschlossen an diese Eingänge, und dem vertikalen Leiter, angeschlossen an den Ausgang 26-2, selektiert sind. Das Signal an dem Eingang 11-1 wird dabei ausser Betracht gelassen, da die Kombination mit dem Signal an dem Eingang 11-2 bereits von der UND-Schaltung 27-1 überwacht wird. In the same way, a second signal combination is formed in the AND circuit 27-2 with the signal at the input 11-2 and the signal at the output 26-2, which in itself consists of the signals from those inputs 11-3 to 11-20 which are selected by attaching diodes between the horizontal conductors connected to these inputs and the vertical conductor connected to output 26-2. The signal at input 11-1 is not taken into account here, since the combination with the signal at input 11-2 is already monitored by AND circuit 27-1.

Dasselbe gilt auf entsprechende Weise für die übrigen strittigen Signalkombinationen. The same applies accordingly to the other controversial signal combinations.

Erscheinen an zwei Eingängen, die in der Matrix 26 als strittig programmiert sind, gleichzeitig Signale mit dem logischen Wert «1», so gibt eine der UND-Schaltungen 27-1 bis 27-20 ein Signal mit dem Wert «1» ab. Dieses Signal wird über eine an alle UND-Schaltung 27 angeschlossene ODER-Schaltung 28 einer Integrationsschaltung 2,9 zugeführt, die beim Überschreiten eines bestimmten Schwellenwertes an dem Ausgang 30 ein Strittigkeitssignal abgibt. Die Steuerung wird beispielsweise aufgrund dieses Strittigkeitssignals den Steuerschaltungen 1 der strittigen Signallampengruppen 2 den Auftrag geben, auf gelbes Blinklicht umzuschalten. If signals with the logical value "1" appear at two inputs, which are programmed as controversial in the matrix 26, then one of the AND circuits 27-1 to 27-20 emits a signal with the value "1". This signal is fed via an OR circuit 28, which is connected to all the AND circuit 27, to an integration circuit 2,9, which emits a contentious signal at the output 30 when a certain threshold value is exceeded. The controller will, for example, give the control circuits 1 of the disputed signal lamp groups 2 the order to switch to a flashing yellow light on the basis of this contentious signal.

Das Detektieren strittiger Signalkombinationen beruht also auf dem gleichzeitigen Auftreten logische «1 »-Signalwerte an den Ausgängen mindestens zweier logischer Schaltungen 10, die in der Matrix 26 als strittig programmiert sind. The detection of contentious signal combinations is based on the simultaneous occurrence of logical “1” signal values at the outputs of at least two logic circuits 10, which are programmed as contentious in the matrix 26.

Es hat sich herausgestellt, dass an den Adern G, Y oder R Fremdspannungen auftreten können, wodurch die Signallampen unerwünscht aufleuchten können, wie durch Kurzschluss eines Kabels des Energieversorgungsnetzes mit dem Lampen-speisekabel 6 durch Strassenarbeiten oder Bodensenkungen usw. Diese Fremdspannungen können zu der Spannung an der Speisenetzleitung 7 gegenphasig sein. In diesem Fall wird auf entsprechende Weise, wie obenstehend für ein Signal, das von der Speisenetzleitung 7 herrührt, beschrieben wurde, ein logisches Signal in einer logischen Schaltung 10 erzeugt, das dem in Fig. 3c dargestellten Signal entspricht, also zu dem von einer logischen Schaltung 10 abgegebenen bestimmten logischen Signal, abgeleitet von der Spannung an der Speisenetzleitung 7, gegenphasig ist. Dies bedeutet, dass dieser UND-Schaltung 27, die Signalkombinationen überwacht, in der die Fremdspannung auftritt, zwei Signale gegenphasig zugeführt werden können, die daher nicht als strittig detektiert werden. Wenn die Phase der fremden Signalspannung um 180° ± 60° gegenüber der Phase der Spannung an der Speisenetzleitung 7 abweicht, wie diese bei drei Phasen-Netzen auftritt, wird dies ebenfalls nicht als strittig detektiert, weil dann eine der UND-Schaltungen 27 zu kurze Signalimpulse abgibt, um die Schwelle in der Integrationsschaltung 29 zu überschreiten. It has been found that external voltages can occur on the wires G, Y or R, as a result of which the signal lamps can light up undesirably, such as by short-circuiting a cable of the energy supply network with the lamp supply cable 6 due to road works or subsidence, etc. These external voltages can add to the voltage be in phase opposition on the feed line 7. In this case, in a manner corresponding to that described above for a signal originating from the feed line 7, a logic signal is generated in a logic circuit 10 which corresponds to the signal shown in FIG. 3c, that is to say to a logic one Circuit 10 given certain logic signal, derived from the voltage on the feed line 7, is in phase opposition. This means that this AND circuit 27, which monitors signal combinations in which the external voltage occurs, can be supplied with two signals in phase opposition, which are therefore not detected as in dispute. If the phase of the external signal voltage deviates by 180 ° ± 60 ° compared to the phase of the voltage on the feed line 7, as occurs in three phase networks, this is also not detected as controversial, because then one of the AND circuits 27 is too short Outputs signal pulses to exceed the threshold in the integration circuit 29.

Um die Detektion von Fremdsignalen unabhängig von der Phase dieser Signals zu ermöglichen, ist das Verkehrssteuersystem mit einem an die Speisenetzleitung angeschlossenen Taktimpulssignalgenerator 31 versehen, der ein zu der Netzspannung an der Speiseleitung 7 phasenverschobenes Taktimpulssignal abgibt, und es ist ein erstes Speicherelement 24 vorgesehen. In order to enable the detection of external signals regardless of the phase of these signals, the traffic control system is provided with a clock pulse signal generator 31 which is connected to the feed line and which outputs a clock pulse signal which is phase-shifted from the line voltage on the feed line 7, and a first storage element 24 is provided.

In Fig. 2 ist ein Ausführungsbeispiel eines derartigen Taktimpulssignalgenerators 31 dargestellt. Die der Eingangsklemme 31-1 zugeführte Netzspannung nach Fig. 3a wird mittels eines aus dem Reihenwiderstand 32 und dem Kondensator 34 gebilde5 2 shows an exemplary embodiment of such a clock pulse signal generator 31. 3a is formed by means of a series resistor 32 and a capacitor 34

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

665 297 665 297

4 4th

ten Phasendrehungsnetzwerkes in der Phasenverschoben und über einen Widerstand 33 daraufhin einem Pegeldetektor 35 zugeführt, der das in Fig. 3d dargestellte Taktimpulssignal an dem Ausgang 31-2 abgibt. th phase rotation network in the phase shifted and then fed via a resistor 33 to a level detector 35, which outputs the clock pulse signal shown in Fig. 3d at the output 31-2.

Das erste Speicherelement 24 ist beispielsweise als D-Flip-Flop-Schaltung ausgebildet, aber jedes andere Speicherelement ist verwendbar. Der Taktimpulssignalgenerator 31 ist an die Taktimpulssignaleingänge cl der D-Flip-Flop-Schaltungen 24 in allen logischen Schaltungen 10 angeschlossen. Dadurch wird erreicht, dass das bei ungestörtem Betrieb der Signallampengruppe 2 dem D-Eingang der D-Flip-Flop-Schaltung 24 zugeführte Signal, wie dies in Fig. 3c dargestellt ist, beim Auftreten der Vorderflanken der Taktimpulse der in Fig. 3d dargestellten Taktimpulse eingeschrieben wird. Solange keine grüne und/ oder keine gelbe Signallampe brennt, wird ein Signal mit dem logischen Wert «1» eingeschrieben, und die D-Flip-Flop-Schaltung gibt ein Signal mit dem logischen Wert «1» ab, wie dies Fig. 3c bis an den Zeitpunkt t0 zeigt. Den beiden Eingängen der NAND-Schaltung 25 wird dann ein Signal mit dem Wert «1» zugeführt, wodurch diese ein Signal mit dem logischen Wert «0» abgibt, wie dies Fig. 3f bis zum Zeitpunkt t0 zeigt. Wird zu dem Zeitpunkt t0 eine grüne und/oder eine gelbe Signallampe gezündet, so hat das dem D-Eingang zugeführte Signal zu dem Zeitpunkt ti des Auftretens der Vorderflanke des (nächsten) Taktimpulses den logischen Wert «0». Die D-Flip-Flop-Schaltung 24 gibt dann den logischen Signalwert «0» ab. Solange die gelbe und/oder grüne Signallampe brennt, fallen die Vorderflanken der Taktimpulse immer mit einem dem Signaleingang D zugeführten Signal mit dem Wert «0» zusammen. Die D-Flip-Flop-Schaltung 24 gibt dann von dem Zeitpunkt ti an ein Signal mit dem Wert «0» ab, wie dies in Fig. 3e dargestellt ist. Dadurch gibt die NAND-Schaltung 25 und daher die logische Schaltung 10 ein kontinuierliches Signal mit dem logischen Wert «1» ab, wie dies in Fig. 3f dargestellt ist. The first memory element 24 is designed, for example, as a D flip-flop circuit, but any other memory element can be used. The clock pulse signal generator 31 is connected to the clock pulse signal inputs cl of the D flip-flop circuits 24 in all logic circuits 10. It is thereby achieved that the signal fed to the D input of the D flip-flop circuit 24 when the signal lamp group 2 is in undisturbed operation, as shown in FIG. 3c, when the leading edges of the clock pulses of the clock pulses shown in FIG. 3d occur is registered. As long as no green and / or no yellow signal lamp is on, a signal with the logic value “1” is written in, and the D flip-flop circuit emits a signal with the logic value “1”, as shown in FIGS. 3c to points to the time t0. A signal with the value “1” is then fed to the two inputs of the NAND circuit 25, as a result of which the signal emits a signal with the logic value “0”, as shown in FIG. 3f until time t0. If a green and / or a yellow signal lamp is ignited at the time t0, the signal supplied to the D input has the logical value “0” at the time ti of the occurrence of the leading edge of the (next) clock pulse. The D flip-flop circuit 24 then outputs the logic signal value “0”. As long as the yellow and / or green signal lamp is on, the leading edges of the clock pulses always coincide with a signal supplied to signal input D with the value “0”. The D flip-flop circuit 24 then emits a signal with the value “0” from the time ti, as shown in FIG. 3e. As a result, the NAND circuit 25 and therefore the logic circuit 10 emits a continuous signal with the logic value “1”, as shown in FIG. 3f.

Eine zu dem Zeitpunkt t0 durch Kurzschluss mit einer fremden Netzspannungsleitung an einer der Adern G oder Y des Lampenspeisekabels 6 auftretenden Signalspannung, die zu der an der Speisenetzleitung 7 auftretenden Spannung gegenphasig ist, ist in Fig. 3g dargestellt. Diese Fremdsignalspannung wird auf entsprechende Weise, wie für ein normales Lampenspeise-signal beschrieben wurde, durch die NOR-Schaltung 23 in das in Fig. 3h dargestellte logische Signal umgewandelt. Wie aus Fig. 3d und 3h folgt, wird die D-Flip-Flop-Schaltung 24 von dem Zeitpunkt t0 an zu den Zeitpunkten eingeschrieben, wo das Signal an dem D-Eingang den logischen Wert «1» hat. Dadurch gibt die D-Flip-Flop-Schaltung 24 von dem Zeitpunkt t0 an ein Signal mit dem Wert «1»» an die NAND-Schaltung 25 ab, wie dies in Fig. 3i dargestellt ist. Dem anderen Eingang der NAND-Schaltung 25 wird das in Fig. 3h dargestellte Signal zugeführt. Durch diese Eingangssignale gibt die UND-Schaltung 25 und damit die logische Schaltung 10 das in Fig. 3j dargestellte Signal ab. Dieses Signal hat einen Wert, der im Takt der Netzfrequenz abwechselnd «0» oder «1» ist. A signal voltage occurring at the point in time t0 due to a short circuit with an external mains voltage line on one of the wires G or Y of the lamp feed cable 6, which is in phase opposition to the voltage occurring on the feed mains line 7, is shown in FIG. 3g. This external signal voltage is converted by the NOR circuit 23 into the logic signal shown in FIG. 3h in a manner corresponding to that described for a normal lamp feed signal. As follows from FIGS. 3d and 3h, the D flip-flop circuit 24 is written in from the time t0 at the times when the signal at the D input has the logic value “1”. As a result, the D flip-flop circuit 24 outputs a signal with the value “1” from the time t0 to the NAND circuit 25, as shown in FIG. 3i. The signal shown in FIG. 3h is fed to the other input of the NAND circuit 25. By means of these input signals, the AND circuit 25 and thus the logic circuit 10 emits the signal shown in FIG. 3j. This signal has a value that is alternately «0» or «1» in time with the mains frequency.

Weil für eine normal arbeitende Lampengruppe 2 die logische Schaltung 10 ein kontinuierliches Signal mit dem Wert «1» abgibt, wie dies in Fig. 3f dargestellt ist, ist erreicht worden, dass eine Signallampengruppe 2, in der eine Fremdsignalspannung auftritt, die zu der Netzspannung an der Speisenetzleitung 7 gegenphasig ist, immer über die UND-Schaltungen 27 das in Fig. 3j dargestellte Signal abgibt beim normalen Zünden einer der strittig programmierten Signallampengruppen 2. Because for a normally operating lamp group 2, the logic circuit 10 emits a continuous signal with the value “1”, as shown in FIG. 3f, it has been achieved that a signal lamp group 2, in which an external signal voltage occurs, corresponds to the mains voltage on the supply line 7 is in phase opposition, always outputs the signal shown in FIG. 3j via the AND circuits 27 during normal ignition of one of the disputedly programmed signal lamp groups 2.

Dieses Signal wird immer von der Integrationsschaltung 29 in ein Strittigkeitssignal umgewandelt. This signal is always converted by the integration circuit 29 into a contentious signal.

Auch wenn zwei als strittig programmierte Signallampengruppen 2 beide an der Ader G und/oder Y eine Signalspannung führen, die zu der Spannung an der Speisenetzleitung 7 gegenphasig ist, wird ein Strittigkeitssignal erzeugt, da die beiden von den betreffenden Logikschaltungen 10 abgegebenen Signale die Form haben, wie dies in Fig. 3j dargestellt ist, also phasenrichtig sind. Even if two signal lamp groups 2 programmed as controversial both carry a signal voltage on the wire G and / or Y which is in phase opposition to the voltage on the feed line 7, a contentious signal is generated since the two signals emitted by the logic circuits 10 in question have the form , as shown in FIG. 3j, that is to say they are in phase.

Ist die Fremdsignalspannung zu der Spannung an der Spei- Is the external signal voltage to the voltage at the storage

II Ili II 1J ' "I II Ili II 1J '"I

senetzleitung 7 nicht genau gegenphasig, so wird ein gegenüber dem in Fig. 3j dargestellten Signal um den Phasenunterschied mit dem gegenphasigen Signal verschobenes Signal von der Logikschaltung 10 abgegeben, solange der Phasenunterschied den Unterschied in der Phase des Taktimpulssignals zu dem gegenphasigen Signal nicht überschreitet. Dieses gegenüber einem gegenphasigen Signal phasenverschobene Signal wird daher ebenfalls in der Integrationsschaltung 29 zu einem Strittigkeitssignal verarbeitet. If the mains line 7 is not exactly in phase opposition, a signal shifted from the signal shown in FIG. 3j by the phase difference with the phase opposition signal is emitted by the logic circuit 10 as long as the phase difference does not exceed the difference in the phase of the clock pulse signal with the phase opposition signal. This signal, which is phase-shifted with respect to an antiphase signal, is therefore also processed in the integration circuit 29 into a contentious signal.

Ist der Phasenunterschied einer Fremdsignalspannung zu dem gegenphasigen Signal grösser als der des Taktimpulssignals zu dem gegenphasigen Signal, so wird zu den Zeitpunkten der Vorderflanken des Taktimpulssignals ein Signal mit dem Wert «0» in die D-Flip-Flop-Schaltung 24 eingeschrieben und von der Logikschaltung 10 das in Fig. 3f dargestellte kontinuierliche Signal mit dem Wert «1» abgegeben. If the phase difference of an external signal voltage to the antiphase signal is greater than that of the clock pulse signal to the antiphase signal, a signal with the value "0" is written into the D flip-flop circuit 24 at the times of the leading edges of the clock pulse signal and is written by the Logic circuit 10 emits the continuous signal shown in FIG. 3f with the value “1”.

Die Phasenverschiebung des Taktimpulssignals gegenüber der Phase der Spannung an der Speisenetzleitung 7 beträgt etwa 90°, aber im Grunde genügt jede Phase, bei der die positive Periode der eigenen Signalspannung den Pegel des Pegeldetektors überschreitet. The phase shift of the clock pulse signal with respect to the phase of the voltage on the feed line 7 is approximately 90 °, but basically every phase in which the positive period of the own signal voltage exceeds the level of the level detector is sufficient.

Wie aus der obenstehenden Beschreibung folgt, wird mit der vorliegenden Schaltungsanordnung unter allen Umständen eine strittige Signalkombination detektiert, auch wenn ein Fremd-spannungssignal mit beliebiger Phase an einer der Adern G oder Y eines der Speisekabel 6 vorhanden ist. As follows from the above description, the present circuit arrangement detects a controversial signal combination under all circumstances, even if an external voltage signal with any phase is present on one of the wires G or Y of one of the supply cables 6.

In Fig. 4 ist ein Ausführungsbeispiel der Logikschaltung 10 dargestellt, die ausser einer Wechselspannung auch eine Gleichspannung an der Ader G und/oder Y als Strittigkeitssignal detektiert. Die in Fig. 1 dargestellte Logikschaltung 10 eignet sich für die Detektion positiver Signalspannungen, wie dies aus der vorhergehenden Beschreibung hervorgeht. Dadurch, dass die Kondensatoren 19 und 20 fortgelassen werden, ist der restliche Teil der Logikschaltung 10 dazu geeignet, auch ein positives Gleichspannungssignal als Strittigkeitssignal zu detektieren. Dieser Teil ist in Fig. 4 dargestellt, wobei entsprechende Teile mit denselben Bezugszeichen angegeben sind. 4 shows an embodiment of the logic circuit 10 which, in addition to an AC voltage, also detects a DC voltage on the G and / or Y wire as a contentious signal. The logic circuit 10 shown in FIG. 1 is suitable for the detection of positive signal voltages, as can be seen from the preceding description. Because the capacitors 19 and 20 are omitted, the remaining part of the logic circuit 10 is suitable for also detecting a positive DC voltage signal as a contentious signal. This part is shown in FIG. 4, corresponding parts being given the same reference numerals.

Zum Detektieren einer negativen Gleichspannung an beispielsweise der Ader G ist ein mit einem Abgriff versehener dritter hochohmiger Spannungsteiler 12', 13' und 14' vorgesehen, der zwischen der Ader G und einer Klemme 18' liegt, an die eine Quelle positiver Bezugsspannung V + angeschlossen ist. Die an den Abgriff 13' angeschlossene Schaltungsanordnung entspricht zum grossen Teil der, die an den Abgriff 13 angeschlossen ist mit Ausnahme davon, dass die invertierende Schaltungsanordnung fortgelassen ist oder dass die Schaltungsanordnung 23' eine ODER-Schaltung ist statt einer NOR-Schaltung wie die Schaltungsanordnung 23. Dadurch ist erreicht, dass das Signal an dem Ausgang der ODER-Schaltung 23' für eine fremde negative Spannung dasselbe ist wie das Signal an dem Ausgang der NOR-Schaltung 23 für eine fremde positive Spannung. Das Ausgangssignal der ODER-Schaltung 23 kann daher auf dieselbe Art und Weise in einer zweiten D-Flip-Flop-Schaltung 24' verarbeitet werden wie das Ausgangssignal der NOR-Schaltung 23 in der ersten D-Flip-Flop-Schaltung 24. Weil beim Fehlen einer Signalspannung an der Ader G über den dritten Spannungsteiler 12', 13', 14' eine kleine positive Signalspannung der Bezugsspannung V + vorhanden ist und von dem Ausgang der ODER-Schaltung 23' ein positives Signal abgegeben wird, ist es möglich, den Ausgang der zweiten D-Flip-Flop-Schaltung 24' sowie den Ausgang der ODER-Schaltung 23' an einen dritten und einen vierten Eingang der NAND-Schaltung 24 anzuschliessen. Der Signalausgang 10-3 führt dann nur ein Signal mit dem logischen Wert «1», wenn eines der Eingangssignale den Wert «0» hat, was der Fall ist für eine positive Si5 To detect a negative DC voltage on, for example, the wire G, a tapped third high-resistance voltage divider 12 ', 13' and 14 'is provided, which lies between the wire G and a terminal 18' to which a source of positive reference voltage V + is connected is. The circuit arrangement connected to the tap 13 'largely corresponds to that which is connected to the tap 13, with the exception that the inverting circuit arrangement is omitted or the circuit arrangement 23' is an OR circuit instead of a NOR circuit like the circuit arrangement 23. It is thereby achieved that the signal at the output of the OR circuit 23 'for an external negative voltage is the same as the signal at the output of the NOR circuit 23 for an external positive voltage. The output signal of the OR circuit 23 can therefore be processed in the same way in a second D-flip-flop circuit 24 'as the output signal of the NOR circuit 23 in the first D-flip-flop circuit 24. Because at In the absence of a signal voltage on the wire G via the third voltage divider 12 ', 13', 14 ', a small positive signal voltage of the reference voltage V + is present and a positive signal is emitted from the output of the OR circuit 23', it is possible to To connect the output of the second D flip-flop circuit 24 'and the output of the OR circuit 23' to a third and a fourth input of the NAND circuit 24. Signal output 10-3 then only carries a signal with the logical value "1" if one of the input signals has the value "0", which is the case for a positive Si5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

5 5

665 297 665 297

gnalspannung an der Ader G über die NOR-Schaltung 23 oder für eine negative Signalspannung an der Ader G über die ODER-Schaltung 23'. Signal voltage on the wire G via the NOR circuit 23 or for a negative signal voltage on the wire G via the OR circuit 23 '.

Eine weitere Vereinfachung kann dadurch erhalten werden, dass die Ausgänge der NOR-Schaltung 23 und der ODER-Schaltung 23' an eine zweite ODER-Schaltung angeschlossen werden. Der Ausgang der zweiten ODER-Schaltung wird dabei an den D-Eingang der D-Flip-Flop-Schaltung 24 sowie an den zweiten Eingang der NAND-Schaltung 25 angeschlossen. Die zweite D-Flip-Flop-Schaltung kann dann fortfallen. A further simplification can be obtained by connecting the outputs of the NOR circuit 23 and the OR circuit 23 'to a second OR circuit. The output of the second OR circuit is connected to the D input of the D flip-flop circuit 24 and to the second input of the NAND circuit 25. The second D flip-flop circuit can then be omitted.

Das in Fig. 5 dargestellte Ausführungsbeispiel eines Teils der Anordnung zeigt eine Abwandlung, bei der das Detektieren einer Strittigkeit beim Auftreten eines sogenannten vorhergehenden Verkehrsfreigabesignals vermieden wird. The exemplary embodiment of part of the arrangement shown in FIG. 5 shows a modification in which the detection of a dispute is avoided when a so-called previous traffic release signal occurs.

Dies bedeutet, dass, wenn beispielsweise bei gezündeter roter Signallampe die gelbe Signallampe gezündet wird, um anzugeben, dass die Signallampengruppe nach kurzer Zeit grün werden wird, dies nicht als strittig detektiert wird. Dazu ist ausser dem zweiten hochohmigen Spannungsteiler 15, 16, 17 zwischen der Ader Y und der Klemme 18 mit negativer Bezugsspannung V- und dem ersten hochohmigen Spannungsteiler zwischen der Ader G und der Klemme 18 auch ein mit einem Abgriff versehener vierter hochohmiger Spannungsteiler 36, 37 und 40 zwischen die Ader R und die Klemme 18, wie dargestellt, oder die Klemme 9 angeschlossen. Der Abgriff 37 ist über einen dritten Pegeldetektor 41 an den D-Eingang einer dritten D-Flip-Flop-Schaltung angeschlossen, deren Taktimpulssignaleingang an den Ausgang 31-2 des Taktimpulssignalgenerators 32 angeschlossen ist. Der inverse Signalausgang q der D-Flip-Flop-Schaltung 42 und der Ausgang des zweiten Pegeldetektors 22 sind an eine UND-Schaltung 43 angeschlossen, deren Ausgang an denjenigen Eingang der NOR-Schaltung 23 angeschlossen ist, an den in dem Ausführungsbeispiel nach Fig. 1 der Pegeldetektor 22 unmittelbar angeschlossen war. Der übrige Teil der Logikschaltung 10 ist derselbe wie der in Fig. 1 dargestellte. This means that if, for example when the red signal lamp is lit, the yellow signal lamp is lit to indicate that the signal lamp group will turn green after a short time, this is not detected as being in dispute. For this purpose, in addition to the second high-resistance voltage divider 15, 16, 17 between the wire Y and the terminal 18 with negative reference voltage V- and the first high-resistance voltage divider between the wire G and the terminal 18, there is also a fourth high-resistance voltage divider 36, 37 provided with a tap and 40 between the wire R and the terminal 18 as shown, or the terminal 9 connected. The tap 37 is connected via a third level detector 41 to the D input of a third D flip-flop circuit, the clock pulse signal input of which is connected to the output 31-2 of the clock pulse signal generator 32. The inverse signal output q of the D flip-flop circuit 42 and the output of the second level detector 22 are connected to an AND circuit 43, the output of which is connected to that input of the NOR circuit 23 to which in the exemplary embodiment according to FIG. 1 the level detector 22 was connected directly. The rest of the logic circuit 10 is the same as that shown in FIG. 1.

In Fig. 6a ist die Signalspannung an der Speisenetzleitung 7 dargestellt, und in der Fig. 6b das davon durch den Taktimpulssignalgenerator 32 abgeleitete Taktimpulssignal. In Fig. 6c ist die Spannung an der Ader R dargestellt, wobei vorausgesetzt ist, dass die rote Signallampe von dem Zeitpunkt t3 bis zum Zeitpunkt ts brennt. Dieses Signal wird in dem Pegeldetektor 41 zu einem logischen Signal umgewandelt. Zu den Zeitpunkten des Auftretens der Vorderflanken der Taktimpulse wird während der Zeit t3 bis ts in die dritte D-Flip-Flop-Schaltung ein Signal mit dem logischen Wert «1» eingeschrieben. Der inverse Signalausgang q dieser dritten D-Flip-Flop-Schaltung gibt während dieser Zeit also ein Signal mit einem logischen Wert «0» 5 ab wie in Fig. 6d dargestellt, und zwar an die UND-Schaltung 43. 6a shows the signal voltage on the feed line 7, and in FIG. 6b the clock pulse signal derived therefrom by the clock pulse signal generator 32. 6c shows the voltage on the wire R, provided that the red signal lamp is on from the time t3 to the time ts. This signal is converted into a logic signal in the level detector 41. At the times of occurrence of the leading edges of the clock pulses, a signal with the logic value “1” is written into the third D flip-flop circuit during the time t3 to ts. The inverse signal output q of this third D flip-flop circuit therefore outputs a signal with a logic value “0” 5 during this time, as shown in FIG. 6d, to the AND circuit 43.

Eine zu dem Zeitpunkt t4 brennende gelbe Signallampe Y, zur Bezeichnung einer baldigen Umschaltung auf grün, erhält das Spannungssignal, wie dies in Fig. 6e dargestellt ist. Solange io jedoch die rote Signallampe brennt, gibt die UND-Schaltung unter Steuerung der D-Flip-Flop-Schaltung ein Signal mit dem logischen Wert «0» an die NOR-Schaltung 23 ab, wie dies in Fig. 6f dargestellt ist. A yellow signal lamp Y, which is lit at the point in time t4, to indicate a switch to green soon, receives the voltage signal, as shown in FIG. 6e. However, as long as the red signal lamp is on, the AND circuit, under the control of the D flip-flop circuit, outputs a signal with the logic value “0” to the NOR circuit 23, as shown in FIG. 6f.

Die Signalspannung der gelben Signallampe ist dann in der 15 UND-Schaltung gesperrt, so dass kein strittiger Signalzustand zwischen Rot/Gelb und ein damit strittiges programmiertes Gelb und/oder Grün detektiert werden. Das an dem Ausgang der NOR-Schaltung 23 auftretende Signal wird dann völlig durch das Signal auf der Ader G bestimmt. Wird die rote Si-20 gnallampe zu dem Zeitpunkt ts ausgeschaltet, so wird zu dem Zeitpunkt t6 des Auftretens des nächsten Taktimpulses ein Signal mit dem Wert «0» in die D-Flip-Flop-Schaltung 42 eingeschrieben und gibt der inverse Signalausgang ein Signal mit dem Wert «1» ab, wie dies in Fig. 6d dargestellt ist. Die UND-25 Schaltung 43 ist dann freigegeben und lässt das von der Ader Y abgeleitete Signal zu der NOR-Schaltung 23 durch, wie ebenfalls in Fig. 6f dargestellt ist. Dieses Signal wird weiterhin auf die Art und Weise, wie anhand des in Fig. 1 dargestellten Ausführungsbeispiels beschrieben wurde, verarbeitet. The signal voltage of the yellow signal lamp is then blocked in the 15 AND circuit, so that no controversial signal state between red / yellow and a programmed yellow and / or green controversial are detected. The signal occurring at the output of the NOR circuit 23 is then entirely determined by the signal on the wire G. If the red Si-20 signal lamp is switched off at the time ts, a signal with the value “0” is written into the D flip-flop circuit 42 at the time t6 when the next clock pulse occurs and the inverse signal output gives a signal with the value “1”, as shown in FIG. 6d. The AND-25 circuit 43 is then enabled and passes the signal derived from the wire Y to the NOR circuit 23, as is also shown in Fig. 6f. This signal is further processed in the manner described with reference to the embodiment shown in FIG. 1.

30 30th

Es wird vorausgesetzt, dass die gelbe Signallampe 4 zu dem Zeitpunkt t7, also um zwei Perioden später als die rote Signallampe, ausgeschaltet wird. Die UND-Schaltung gibt dann das logische Signal «0» an die NOR-Schaltung 23 ab, was dem Signalzustand entspricht, wie dieser anlässlich des in Fig. 1 dargestellten Ausführungsbeispiels beschrieben wurde. It is assumed that the yellow signal lamp 4 is switched off at the time t7, that is to say two periods later than the red signal lamp. The AND circuit then outputs the logic signal “0” to the NOR circuit 23, which corresponds to the signal state as was described on the occasion of the exemplary embodiment shown in FIG. 1.

Auf entsprechende Weise, wie obenstehend zum Vermeiden der Detektion einer Strittigkeit beim gleichzeitigen Brennen der roten/gelben Signallampe in Kombination und eines strittigen 40 programmierten Signals beschrieben wurde, ist es möglich, Correspondingly, as described above in order to avoid the detection of a controversy when the red / yellow signal lamp is burning in combination and a controversial programmed signal, it is possible to

auch andere Signallampenkombinationen als nicht strittig mit einem dazu strittig programmierten Signal zu detektieren, wenn dies erwünscht wird. also to detect signal lamp combinations other than non-controversial with a signal programmed for this purpose, if this is desired.

v v

2 Blätter Zeichnungen 2 sheets of drawings

Claims

005257

1. Arrangement for monitoring signals originating from a supply network line at outputs of control circuits for controlling signal lamps in traffic control systems with regard to controversial signal combinations with at least one first high-resistance voltage divider connected to an output of each control circuit, from which a tap assigned to each control circuit Logic circuit is connected, which, when a signal touching the feeder line occurs at an output, outputs a specific logic output signal and with a signal processing arrangement connected to the logic circuits, which detects a controversial signal combination by determining the simultaneous occurrence of at least two of the specific logic signals characterized in that a clock pulse signal generator (31) connected to the feed network line (7) is provided for generating a signal that is opposite the signal originating from the feed network line alen phase-shifted clock pulse signal that each logic circuit (10) contains a memory element (24) which is coupled to the clock pulse signal generator and the tap (13) of the high-resistance first voltage divider (12, 13, 14) and which contains the information of the tap at the times of the occurrence of the clock pulse signal (13) of the high-impedance first voltage divider and which is connected to the output of the logic circuit (10), in order to signal a constant amplitude as a certain logic when a signal originating from the feed line (7) occurs at the output of the control circuit (1) concerned Output signal.

2. Arrangement according to claim 1, characterized in that each logic circuit contains a signal-inverting element, which is connected to the tap of the first high-resistance voltage divider, and a NAND circuit, of which a first input is connected to the signal-inverting element and the output of which the output of the logic circuit is connected, and that the memory element is a D flip-flop circuit, the D input of which is connected to the signal-inverting element, the clock pulse signal input of which is connected to the clock pulse signal generator and the signal output of which is connected to a second input of the NAND circuit.

2nd

PATENT CLAIMS

3. Arrangement according to claim 2, wherein the logic circuit is connected to taps of the first and a second high-resistance voltage divider, characterized in that the signal-inverting element contains a NOR circuit, of which two inputs are connected to the taps of the two high-resistance voltage dividers.

4. Arrangement according to claim 1, characterized in that the phase difference between the clock pulse signal and the signal of the feed line is approximately 90 °.

5. Arrangement according to claim 2, characterized in that the first high-impedance voltage divider lies between an output of the control circuit and a reference voltage source of negative potential and that a tapped third high-impedance voltage divider between the same output of the control circuit to which the first high-resistance voltage divider is connected and a reference voltage source of positive potential, that the logic circuit contains a second D flip-flop circuit, the D input of which is connected to the tap of the third voltage divider and receives a logic signal derived from the signal at the tap without signal inversion, that the D input is connected to a third input and the output of the D flip-flop circuit to a fourth input of the NAND circuit and the clock pulse signal input of the D flip-flop circuit is connected to the clock pulse signal generator.

6. Arrangement according to claim 2 or 3, characterized in that a fourth high-resistance voltage divider provided with a fourth tap is provided per control circuit,

which is connected to that output of the control circuit to which the red signal lamp is connected, that an AND circuit and a second D flip-flop circuit are provided in each logic circuit, the D input of which is connected to the tap of the fourth high-resistance voltage divider is whose clock pulse signal input is connected to the clock pulse signal generator and whose inverse signal output is connected to a first input of the AND circuit, the tap of the first high-impedance voltage divider being connected to a second input of the AND circuit and the output of the AND circuit to the signal inverting element is connected.