CH649421A5

CH649421A5 - Differential protection device for a protection object having at least two connections

Info

Publication number: CH649421A5
Application number: CH85380A
Authority: CH
Inventors: Hendro Rijanto
Original assignee: Licentia Gmbh
Priority date: 1979-02-12
Filing date: 1980-02-01
Publication date: 1985-05-15
Also published as: SE8001097L; DE2905195A1; DE2905195C2; AT385865B; ATA71980A; SE444748B

Description

Der Erfindung liegt die Aufgabe zugrunde, die Differentialschutzeinrichtung nach dem Oberbegriff des Patentanspruchs 1 so zu stabilisieren, dass auch Fehlauslösungen infolge eines stark unterschiedlichen Übertragungsverhaltens der Stromwandler vermieden werden. The invention has for its object to stabilize the differential protection device according to the preamble of claim 1 so that false trips due to a very different transmission behavior of the current transformer can be avoided.

Die Lösung dieser Aufgabe gelingt gemäss der Erfindung entsprechend den kennzeichnenden Merkmalen des Patentanspruches 1. This object is achieved according to the invention in accordance with the characterizing features of patent claim 1.

Weitere ausgestaltende Merkmale sowie die Vorteile der Erfindung ergeben sich anhand von in der Beschreibung dargestellten Ausführungsbeispielen der Erfindung. Es zeigen: Further design features and the advantages of the invention result from the exemplary embodiments of the invention shown in the description. Show it:

Fig. 5 ein erstes Ausführungsbeispiel der Erfindung, Fig. 6 ein Diagramm, das die Stromverläufe entsprechend denjenigen der Fig. 4 zeigt, zusätzlich jedoch noch in Zeile d den Stromverlauf der Stromsumme für den Fall der Additionen der Ströme, Fig. 7 ein anderes Ausführungsbeispiel der Erfindung, das eine Erweiterung des Ausführungsbeispieles nach Fig. 5 darstellt, Fig. 8 ein Diagramm, das den Signalverlauf an den Stufen der Schaltung nach Fig. 7 für den Fall eines Fehlers ausserhalb des Schutzbereiches zeigt, Fig. 9 ein Diagramm, das den Signalverlauf an Stufen der Fig. 7 für den Fall eines Fehlers innerhalb des Schutzbereiches zeigt. 5 shows a first exemplary embodiment of the invention, FIG. 6 shows a diagram which shows the current profiles corresponding to those of FIG. 4, but additionally in line d the current profile of the current sum for the case of additions of the currents, FIG. 7 shows another exemplary embodiment 5, FIG. 8 is a diagram showing the signal curve at the stages of the circuit according to FIG. 7 in the event of an error outside the protected area, FIG. 9 is a diagram showing the 7 shows the signal curve at stages of FIG. 7 in the event of an error within the protected area.

Die Erfindung sieht neben dem Differentialrelais Diff in Fig. 1 eine zusätzliche Schaltung entsprechend den vorgenannten Ausführungsbeispielen vor, die die Auslösung dieses Differentialrelais unter gewissen Bedingungen bzw. Zuständen der Ströme im Differentialrelais, die an sich ein fehlerhaftes Auslösen verursachen würden, sperrt. Das Differentialrelais kann dabei zusätzlich auch die bekannte Stabilisierung aufweisen. In addition to the differential relay Diff in FIG. 1, the invention provides an additional circuit according to the above-mentioned exemplary embodiments, which blocks the triggering of this differential relay under certain conditions or conditions of the currents in the differential relay which would in themselves cause faulty triggering. The differential relay can also have the known stabilization.

Die Schaltung nach Fig. 5 erhält daher als Eingangsgrös-sen (E) die Sekundärwandlerströme il, i2 und die Stromsumme iD1FF und wirkt am Ausgang A in nicht dargestellter Weise auf die Auslösung des Differentialrelais DIFF in Fig. 1 «sperrend» bzw. «freigebend» ein. Der Eingriff kann dabei direkt im Relais selbst oder durch logische Verknüpfung seines Ausgangssignales mit dem Auslöse-Sperrsignal am Relaisort oder am Leistungsschalter erfolgen. . The circuit according to FIG. 5 therefore receives the secondary converter currents il, i2 and the current sum iD1FF as input variables (E) and acts on the output A in a manner not shown on the triggering of the differential relay DIFF in FIG. 1 “blocking” or “releasing” " a. The intervention can take place directly in the relay itself or by logically linking its output signal with the trip blocking signal at the relay location or at the circuit breaker. .

Da sowohl die positive als auch die negative Halbwelle der Ströme betrachtet werden muss, müsste an sich die Schaltung doppelt vorgesehen werden. Dieser Aufwand kann vermieden werden, wenn, wie dargestellt, Gleichrichterstufen Dil, DI2, DIdiff für die einzelnen Ströme vorgesehen sind. Since both the positive and the negative half-wave of the currents have to be considered, the circuit itself would have to be provided twice. This effort can be avoided if, as shown, rectifier stages Dil, DI2, DIdiff are provided for the individual currents.

Die gleichgerichteten Ströme il, i2, iDiFF sind in ihrem zeitlichen Verlauf in Fig. 6 dargestellt, wobei die Zeile a den gleichgerichteten Sekundärstrom Ii des sich in Sättigung befindlichen Stromwandlers SW1, die Zeile b den Sekundärstrom 12 des nicht in Sättigung befindlichen Wandlers SW2, die Zeile c die Stromsumme für den Fall von gegeneinander-gerichteten Wandlerströmen (il — i2 — äusserer Fehler, keine Auslösung -) und die Zeile d den Summenstrom für den Fall in gleicher Richtung fliessender Ströme (il +i2 - innerer Fehler, Auslösung muss folgen -) zeigt. The rectified currents il, i2, iDiFF are shown in their chronological course in FIG. 6, with line a the rectified secondary current Ii of the current transformer SW1 which is in saturation, line b the secondary current 12 of the transformer SW2 which is not in saturation Line c the current sum for the case of mutually directed converter currents (il - i2 - external error, no tripping -) and line d the total current for the case of currents flowing in the same direction (il + i2 - internal error, tripping must follow - ) shows.

Die gleichgerichteten Ströme werden Schwellwertstufen II >, 12>, Idiff> zugeführt, die die in der Fig. 6 eingezeichneten Ansprechwerte i 1 A, i2A, iDiffA, aufweisen. The rectified currents are supplied to threshold value stages II>, 12>, Idiff>, which have the response values i 1 A, i2A, iDiffA shown in FIG. 6.

Die Ansprechwerte der Schwell wertstufen Ii > und L> The response values of the threshold levels Ii> and L>

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

649 421 649 421

4 4th

sind dabei auf den gleichen, relativ hohen Wert, zum Beispiel auf 5 ... 10 INenn und die der Schwellwertstufe IDIFF auf etwa den halben Wert eingestellt, damit die Schaltung Fehler innerhalb oder ausserhalb des Schutzobjektes unterscheiden kann, wie später noch erläutert wird. are set to the same, relatively high value, for example to 5 ... 10 INom and that of the threshold level IDIFF to about half the value, so that the circuit can distinguish errors inside or outside the protected object, as will be explained later.

Die Ausgangssignale der Schwellwertstufen Ii > und h> werden in einem ODER-Glied OGS miteinander verknüpft. Diese Verknüpfung ist jedoch nicht zwingend erforderlich. Stehen zum Beispiel beim Leitungsdifferentialschutz nur der Wandlersekundärstrom ii oder der Strom 'n und die Summe der Ströme iDIFF zur Verfügung, so kann auf das ODER-Glied OGS verzichtet werden. The output signals of the threshold levels Ii> and h> are linked together in an OR gate OGS. However, this link is not absolutely necessary. For example, if only the secondary converter current ii or the current 'n and the sum of the currents iDIFF are available for line differential protection, the OR gate OGS can be omitted.

Die Schaltung nach Fig. 5 sieht weiterhin ein UND-Glied UGS mit einem unteren negierten Eingang vor, das das Ausgangssignal des ODER-Gliedes OGS und das der Schwellwertstufe Idiff > miteinander verknüpft. Das UND-Glied liefert nur dann ein Ausgangssignal, wenn einer der beiden gleichgerichteten Wandlerströme, oder beide, den zugeordneten Ansprechwert überschreiten und das Schwellwertglied Ìdiff > kein Ausgangssignal liefert, das heisst der gleichgerichtete Strom Ìdiff den Ansprechwert ÌdiffA nicht überschreitet. Dieser Zustand ist für den Fall gegenläufiger Ströme (Zeile c) aufgrund eines äusseren Fehlers, für den keine Auslösung erfolgen darf, für das Zeitintervall t2 bis t3 (Fig. 6) gegeben, das heisst während dieser Zeitspanne führt das UND-Glied UGS das Ausgangssignal «hoch» und setzt einen nachgeschalteten, ausgangsseitigen Speicher SPA, der an seinem Ausgang ein Signal abgibt, der die Auslösung des Differentialrelais damit zutreffend sperrt. The circuit according to FIG. 5 also provides an AND gate UGS with a lower negated input, which links the output signal of the OR gate OGS and that of the threshold level Idiff> to one another. The AND gate only delivers an output signal if one of the two rectified converter currents, or both, exceeds the assigned response value and the threshold element Ìdiff> does not provide an output signal, i.e. the rectified current Ìdiff does not exceed the response value ÌdiffA. In the case of opposing currents (line c), this state is given for the time interval t2 to t3 (FIG. 6) due to an external fault for which no tripping must take place, that is to say during this time period the AND gate UGS carries the output signal «High» and sets a downstream, output-side memory SPA, which emits a signal at its output, which thus correctly blocks the triggering of the differential relay.

Für den Fall der Zeile d - innerer Fehler, die Auslösung muss kommen - erreicht der Strom iDiFF durch den niedrigeren Ansprechwert ÌdiffA bereits zum Zeitpunkt ti, das heisst vor den Wandlerströmen den Ansprechwert ÌdiffA, das heisst vor ti und nach ts hat der obere Eingang des UND-Gliedes kein Signal «hoch» und von ti an bis zum Zeitpunkt t2 verschwindet das Signal am unteren Eingang des UND-Gliedes, so dass das UND-Glied während der ganzen Halbwelle kein Ausgangssignal führt, so dass damit der Speicher SPA nicht gesetzt werden kann und somit zutreffend keine Sperrung der Auslösung bewirkt. In the case of line d - internal error, the triggering must come - the current iDiFF already reaches the response value ÌdiffA due to the lower response value ÌdiffA, i.e. before the converter currents, i.e. before ti and after ts the upper input has AND gate no signal "high" and from ti to time t2 the signal at the lower input of the AND gate disappears, so that the AND gate has no output signal during the entire half-wave, so that the memory SPA is not set can and therefore does not block the triggering.

Die Verknüpfung nach Fig. 5 gewährleistet somit, dass am UND-Glied UGS erst dann ein Ausgangssignal erscheint, wenn eine der Schwellwertstufen il > oder i2 > vor der Schwellwertstufe Ìdi FF > anspricht. Dies ist für den Fall innerer Fehler (Zeile d) nicht gegeben, das heisst der Strom ìDiff löst dann das Differentialrelais DIFF in Fig. 1 zutreffend aus. Bei einem Fehler innerhalb des Schutzobjektes wird daher kein Sperrsignal von der Schaltung nach Fig. 5 gebildet, weil die Schwellwertstufe Ìdiff> aufgrund der gewählten Ansprechwerte stets vor den beiden Schwellwertstufen il > bzw. i2> anspricht. Das Ausgangssignal bildet das UND-Glied UGS daher nur beim Fehler ausserhalb des Schutzobjektes, unabhängig davon, ob Stromwandlersättigungen auftreten oder nicht. Ist keine Sättigung vorhanden, ist iD!FF im wesentlichen 0, liegt zumindest unterhalb des Ansprechwertes ÌdiffA, so dass der untere Eingang des UND-Gliedes UGS immer «hoch» ist; bei Stromwandlersättigung (dargestellter Fall) spricht die Schwellwertstufe Idiff>> da die Sättigung erst nach dem Maximum der Halbwelle auftritt (und damit erst dann iD1FF ansteigt) erst später als die Stufen il >, i2 > an, das heisst bildet erst ab dem Zeitpunkt t3 ein Ausgangssignal. Von diesem Zeitpunkt an verschwindet zwar das Ausgangssignal des UND-Gliedes, jedoch hält sich das Ausgangssignal «Auslösung sperren» durch die Speicherwirkung des Speichers SPA auch für die Dauer des Auftretens der Stromspitze ìdiff (Fig. 6, Zeile c), so dass die entsprechende Stromdifferenz ìdiff in erstrebter Weise - da als merkliche 5 thus ensures that an output signal does not appear on the AND gate UGS until one of the threshold value stages il> or i2> responds before the threshold value stage Ìdi FF>. This is not the case for internal errors (line d), that is to say the current ìDiff then triggers the differential relay DIFF in FIG. 1. In the event of an error within the protected object, no blocking signal is therefore generated by the circuit according to FIG. 5, because the threshold value stage φdiff> always responds before the two threshold value stages il> or i2> due to the selected response values. The output signal therefore forms the AND gate UGS only in the event of a fault outside the protected object, regardless of whether current transformer saturation occurs or not. If there is no saturation, iD! FF is essentially 0, is at least below the response value ÌdiffA, so that the lower input of the AND gate UGS is always "high"; in the case of current transformer saturation (shown case), the threshold level Idiff >> speaks because the saturation only occurs after the maximum of the half-wave (and thus only then increases iD1FF) later than the levels il>, i2>, i.e. it only forms from time t3 an output signal. From this point in time, the output signal of the AND gate disappears, but the output signal “block tripping” remains due to the storage effect of the memory SPA even for the duration of the occurrence of the current peak ìdiff (FIG. 6, line c), so that the corresponding Current difference ìdiff in the desired way - since as noticeable

Differenz von äusseren Fehlern herrührend - keine Auslösung des Relais bewirken kann. Difference due to external errors - no triggering of the relay can result.

Für die Sicherheit der Schutzanordnung ist es zu empfehlen, vor dem Speicher SPA noch einen Zähler vorzuschalten, der den Speicher erst betätigt, wenn das UND-Glied UGS mindestens 2 Ausgangssignale, jeweils 1 Signal während der 1. und der 2. Stromabschwingung, bildet. For the safety of the protective arrangement, it is recommended to connect a counter upstream of the SPA, which only actuates the memory when the AND gate UGS forms at least 2 output signals, 1 signal each during the 1st and 2nd current decay.

Durch die Festlegung der Ansprechwerte der Schwellwertstufe Idiff> auf etwa den halben Ansprechwert der Schwellwertstufen Ii > und h> ist sichergestellt, dass die Schwellwertstufe Idiff> auch bei nicht verzerrten Stromein-gangsgrössen nicht vor den anderen Schwell wertstufen Ii > bzw. I2 > abfällt, so dass das UND-Glied UGS nur ein Ausgangssignal während einer Stromhalbschwingung bildet. By defining the response values of the threshold value level Idiff> to approximately half the response value of the threshold value levels Ii> and h>, it is ensured that the threshold value level Idiff> does not drop before the other threshold value levels Ii> or I2>, even with undistorted current input variables, so that the AND gate UGS only forms an output signal during a current half-oscillation.

Zur Rückstellung des Speichers SPA (und des etwa vorgeschalteten Zählers) dient das negierte Ausgangssignal eines Abfallverzögerungsgliedes AVG, dessen Eingangssignal das Ausgangssignal der Schwellwertstufe Idiff > ist. The negated output signal of a drop delay element AVG, whose input signal is the output signal of the threshold value stage Idiff>, is used to reset the memory SPA (and the counter upstream, for example).

Durch die Abfallverzögerung von etwa 50 ms wird sichergestellt, dass der Speicher SPA erst dann gelöscht, das heisst die Sperrung der Auslösung erst dann aufgehoben wird, wenn eine Zeit von etwa 50 ms nach dem Unterschreiten des Ansprechwertes ÌqiffA verstrichen ist, das heisst nach dem Abschalten eines Fehlers die Messgrössen im Schutzsystem soweit abgeklungen sind, dass sie keine erneute fehlerhafte Auslösung bewirken können. The drop-out delay of around 50 ms ensures that the SPA memory is only deleted, i.e. the trigger is only locked when a time of around 50 ms has elapsed after the response value ÌqiffA has been undershot, i.e. after switching off of an error, the measured variables in the protection system have decayed to such an extent that they cannot cause faulty tripping again.

Die Stufe AVG verhindert auch, dass gleichzeitig ein Rückstell- und Setzsignal am Speichereingang ansteht. Für den Fall c in Fig. 6 steht zum Beispiel im Intervall t2 bis t3 ein Setzsignal an; in diesem Intervall wäre jedoch ohne die Stufe AVG auch ein Rückstellsignal vorhanden, da wegen Ìdiff< ÌdiffA der Ausgang von Idiff> niedrig ist, der Eingang R des Speichers SPA wegen der Negation jedoch «hoch» wäre, das heisst eine Rückstellung erfolgen würde. Wenn man einen Speicher mit dem Verhalten «dominierend setzen» hätte, entstünden keine Probleme. Die Verzögerung der Stufe AVG gewährleistet jedoch, dass das Überschreiten der Schwelle ÏdiffA in der vorhergehenden Halbwelle noch in dem Zeitintervall t2 bis t3 wirksam ist, das heisst in diesem Intervall steht am Ausgang der Stufe AVG noch ein Signal «hoch» an, das heisst am Eingang R des Speichergliedes SPA durch die Negation das Signal «niedrig», das heisst es steht kein Rückstellsignal an. Damit können beliebige Speicher verwendet werden. The AVG level also prevents a reset and set signal from being sent to the memory input at the same time. For the case c in FIG. 6, for example, a set signal is present in the interval t2 to t3; in this interval, however, there would also be a reset signal without the AVG stage, since the output of Idiff> is low because of Ìdiff <ÌdiffA, but the input R of the memory SPA would be “high” because of the negation, that is to say a reset would take place. If you had a memory with the behavior "set dominant", there would be no problems. However, the delay in stage AVG ensures that exceeding the threshold ÏdiffA in the previous half-wave is still effective in the time interval t2 to t3, that is to say in this interval there is still a signal “high” at the output of stage AVG, that is, on Input R of the memory element SPA through the negation the signal "low", that is, there is no reset signal. Any memory can be used.

Die lange Verzögerung - hier 50 ms - beim Zurückstellen des Speichers SPA könnte jedoch dazu führen, dass unter Umständen ein Wechsel von einem äusseren Fehler zu einem inneren Fehler bzw. wenn nach dem äusseren Fehler zusätzlich ein innerer Fehler auftritt, nicht erkannt wird bzw. die Auslösung weiterhin für die 50 ms gesperrt bleibt. Durch die Schaltung nach Fig. 7 wird diese Problematik verhindert. Diese Schaltung zeigt eine Erweiterung nach Fig. 5, wobei die Erweiterung in einem Zwischenspeicher SPZ (zwischen dem UND-Glied UGS und dem ausgangsseitigen Speicher SPA), einem UND-Glied UGR im Rückstellkreis des Zwischenspeichers und einem UND-Glied UGA für die alternative Rückstellung (über das ODER-Glied OGR) des ausgangsseitigen Speichers SPA besteht. Wesentlich ist hierbei die zweite Alternative der Rückstellung des das Auslösesperrsignal liefernden Speichers SPA, abhängig vom Zustand des Zwischenspeichers und dem Wert des Differenzstromes. Es gilt die Gleichung UGA = hoch, wenn SPZ und IDiFF> «hoch» sind, das heisst der Zwischenspeicher zurückgestellt und der Strom Ìdiff>ÌdiffA ist; dieser Weg sorgt für eine Rückstellung des ausgangsseitigen Speichers SPA und damit für eine Aufhebung der Sperre der Auslösung neben dem Weg über das Verzögerungsglied AVG, das heisst unabhängig von den The long delay - here 50 ms - when resetting the memory SPA could, however, result in a change from an external error to an internal error or, if an additional internal error occurs after the external error, not being recognized or the Triggering remains blocked for the 50 ms. This problem is prevented by the circuit according to FIG. 7. This circuit shows an extension according to FIG. 5, the extension in a buffer SPZ (between the AND gate UGS and the output-side memory SPA), an AND gate UGR in the reset circuit of the buffer and an AND gate UGA for the alternative reset (via the OR gate OGR) of the output-side memory SPA. What is essential here is the second alternative of resetting the memory SPA supplying the trip inhibit signal, depending on the state of the intermediate memory and the value of the differential current. The equation UGA = high applies when SPZ and IDiFF> "high", that is, the buffer is reset and the current is Ìdiff> ÌdiffA; this way ensures that the output-side memory SPA is reset and thus the blocking of the triggering is lifted in addition to the way via the delay element AVG, that is to say independently of the

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

50 ms und gewährleistet, dass der Schutz auch innerhalb der 50 ms innere Fehler neben äusseren Fehlern bzw. zu inneren Fehlern gewordene äussere Fehler erkennt und die Auslösung nicht mehr sperrt (Speicher SPA gelöscht). Diese Vorgänge erläutern die Signaldiagramme nach den Fig. 8 und 9, in denen die Signale der angegebenen Stufen der Schaltung nach Fig. 7 bezogen auf die Zeitpunkte entsprechend dem Signaldiagramm nach Fig. 6 dargestellt sind. Die Fig. 8 zeigt dabei die Signale bei einem Fehler ausserhalb des Schutzbereiches, und die Fig. 9 die entsprechende Signale bei einem Fehler innerhalb des Schutzbereiches. 50 ms and ensures that the protection also recognizes internal errors in addition to external errors or external errors that have become internal errors within the 50 ms and that the triggering no longer blocks (SPA memory deleted). These processes explain the signal diagrams according to FIGS. 8 and 9, in which the signals of the specified stages of the circuit according to FIG. 7 are shown in relation to the times corresponding to the signal diagram according to FIG. 6. 8 shows the signals in the event of an error outside the protected area, and FIG. 9 shows the corresponding signals in the event of an error within the protected area.

Die Zeilen 1 der Fig. 8 und 9 zeigen übereinstimmend, Lines 1 of FIGS. 8 and 9 show in agreement,

dass das ODER-Glied OGS, wie an sich bereits im Zusammenhang mit Fig. 5 erläutert, nach Überschreiten der Ansprechwerte seitens der Wandlerströme, das heisst im Intervall t2 bis t4 und t7 bis t9 ein Ausgangssignal (hoch) liefert. Die Schwellwertstufe Idiff> liefert bei einem äusseren Fehler (Fig. 8,2. Zeile bzw. Zeile c in Fig. 6) im Intervall t3 bis t5 bzw. t8 bis tlO und bei einem inneren Fehler (Fig. 9,2. Zeile bzw. Fig. 6, Zeile d) im Intervall tl bis t5 und t6 bis tlO ein Ausgangssignal. Das die Signale nach den Zeilen 2 und 3 verknüpfende, den Zwischenspeicher SPZ setzende UND-Glied UGS (seine Signale sind in den Zeilen 3 der Fig. 8 und 9 dargestellt) hat daher bei einem äusseren Fehler (Fig. 8) infolge der Negation am unteren Eingang im Intervall t2 bis t3 bzw. t7 bis t8 und bei einem inneren Fehler (Fig. 9) zu keinem Zeitpunkt ein Ausgangssignal ; im ersten Fall wird daher der Zwischenspeicher und damit auch der ausgangsseitige Speicher SPA gesetzt, das heisst die Auslösung gesperrt, wogegen im 2. Fall ebenfalls wie gewünscht, kein Setzen und kein Sperren erfolgt. Für das Setzen des Speichers SPZ gilt daher die Gleichung : UGS = (11 > +12 > ) • Idiff > • that, as already explained in connection with FIG. 5, the OR gate OGS delivers an output signal (high) after the response values on the part of the converter currents have been exceeded, that is to say in the interval t2 to t4 and t7 to t9. The threshold level Idiff> delivers in the case of an external error (Fig. 8.2. Line or line c in FIG. 6) in the interval t3 to t5 or t8 to t10 and in the case of an internal error (Fig. 9.2. Line or 6, line d) in the interval tl to t5 and t6 to tlO an output signal. The AND gate UGS that links the signals according to lines 2 and 3 and sets the intermediate memory SPZ (its signals are shown in lines 3 of FIGS. 8 and 9) therefore has an external error (FIG. 8) due to the negation on lower input in the interval t2 to t3 or t7 to t8 and in the event of an internal fault (FIG. 9) no output signal at any time; in the first case, therefore, the buffer and thus also the output-side memory SPA is set, that is, the triggering is blocked, whereas in the second case, as desired, there is no setting and no blocking. The following equation applies to setting the SPZ memory: UGS = (11> +12>) • Idiff> •

Die Zeilen 4 der Fig. 8 und 9 zeigen jeweils die Rücksetzbedingung für den Zwischenspeicher, die von dem UND-Glied UGR vorgegeben wird, das zwei negierende Eingänge aufweist, die ebenfalls wie das UND-Glied UGS die Signale der Zeilen 1 und 2 verknüpft. Hierbei lautet die. Rückstellgleichung: UGR = (II > +I2> - Idiff- Diese Bedingung ist bei Fig. 8 in den Intervallen tl bis t2, t5 bis t7, tlO ... erfüllt, das heisst der Zwischenspeicher wird im Fall äusserer Fehler zwischendurch, das heisst auch innerhalb der 50 ms, die von dem Glied AVG vorgegeben werden, immer wieder gelöscht, Lines 4 of FIGS. 8 and 9 each show the reset condition for the buffer memory, which is specified by the AND gate UGR, which has two negating inputs, which, like the AND gate UGS, also combines the signals of lines 1 and 2. Here is the. Reset equation: UGR = (II> + I2> - Idiff- This condition is met in Fig. 8 in the intervals tl to t2, t5 to t7, tlO ..., that is, the buffer is in the event of external errors, that is also deleted within the 50 ms specified by the AVG link,

damit über die noch zu beschreibende Rückstellung des Speichers SPA ein zwischenzeitlich entstandener innerer Fehler erkannt werden kann und eine Sperrung der Auslösung unterbleibt. so that an internal error that has arisen in the meantime can be recognized via the resetting of the memory SPA to be described and the triggering is not blocked.

Gemäss Fig. 9 treten zwar auch bei einem inneren Fehler Rücksetzimpulse auf (Zeile 4), jedoch sind sie ohne Wirkung, da der Zwischenspeicher ohnehin rückgestellt ist. According to FIG. 9, reset pulses also occur in the event of an internal error (line 4), but they have no effect since the buffer is reset anyway.

Den Zustand des Zwischenspeichers zeigt dabei jeweils die Zeile 5 der Fig. 8 und 9, das heisst der Zwischenspeicher ist in Fig. 8 in den Intervallen t2 bis t5, t7 bis tlO und in Fig. 9 zu keinem Zeitpunkt gesetzt. Line 5 of FIGS. 8 and 9 shows the state of the buffer, that is, the buffer is set in FIG. 8 at intervals t2 to t5, t7 to t10 and in FIG. 9 at no time.

Das UND-Glied UGA (Signale in Zeile 6) gibt in dem Alternativ-Weg über das ODER-Glied OGR zu dem Weg The AND gate UGA (signals in line 6) gives the path in the alternative path via the OR gate OGR

649 421 649 421

über das Verzögerungsglied AVG die Löschbedingung für den ausgangsseitigen Speicher SPA vor, und zwar am negierten oberen Eingang, abhängig vom Zustand des Zwischenspeichers und am unteren Eingang, abhängig vom Zustand der Schwellwertstufe Idiff> • Der ausgangsseitige Speicher SPA wird zurückgestellt, wenn das UND-Glied UGA am aus-gang das Signal hochführt, so dass die Gleichung für das UND-Glied und damit für das Zurückstellen des Speichers lautet: UGA=SPZ*Idiff>, das heisst immer dann, wenn der Zwischenspeicher gelöscht ist und die Differenzgrösse Idiff den Ansprechwert ÌdiffA überschreitet (in Fig. 8 zu keinem Zeitpunkt, in Fig. 9 in den Intervallen ti bis t5. t6 hi? *101 wird der ausgangsseitige Speicher SPA zurückgesetzt und damit die Sperrung aufgehoben. Via the delay element AVG, the deletion condition for the output-side memory SPA is present, namely at the negated upper input, depending on the state of the intermediate memory and at the lower input, depending on the state of the threshold level Idiff> • The output-side memory SPA is reset when the AND element UGA carries the signal up at the output so that the equation for the AND gate and thus for resetting the memory is: UGA = SPZ * Idiff>, which means whenever the buffer is deleted and the difference variable Idiff the response value IffdiffA (at no time in FIG. 8, in FIG. 9 in the intervals ti to t5. T6 hi? * 101), the output-side memory SPA is reset and the block is thus released.

Tritt daher ein äusserer Fehler auf und bleibt dieser Fehler ein äusserer Fehler, dann erfolgt gemäss Fig. 8 keine Zurücksetzung des ausgangsseitigen Speichers über das UND-Glied UGA, sondern nach 50 ms über die Stufe AVG. Die Sperrung der Differentialschutzeinrichtung bleibt daher nach dem Abschalten des äusseren Fehlers durch andere Schutzarten für 50 ms erhalten, so dass bis zu diesem Zeitpunkt alle massgebenden Ströme weitgehend abgeklungen sind. Wird der äussere Fehler zu einem inneren Fehler bzw. tritt zusätzlich ein innerer Fehler auf, dann tritt nach einem Zurückstellen des Zwischenspeichers (was gemäss Fig. 8 auch bei einem äusseren Fehler immer wieder auftritt), der Signalzustand entsprechend der Fig. 9 für den Fall eines inneren Fehlers auf, das heisst der Zwischenspeicher wird danach nicht mehr gesetzt und der ausgangsseitige Speicher SPA unmittelbar gelöscht, das heisst die Auslösesperre wird in zutreffender Weise aufgehoben und der Differentialschutz kann den inneren Fehler zutreffend abschalten. If an external error therefore occurs and this error remains an external error, then according to FIG. 8 there is no resetting of the output-side memory via the AND gate UGA, but after 50 ms via the AVG stage. The blocking of the differential protection device is therefore retained for 50 ms after the external fault has been switched off by other types of protection, so that by this point all the relevant currents have largely decayed. If the external error becomes an internal error or if an internal error additionally occurs, then after a reset of the buffer (which also occurs again and again with an external error according to FIG. 8), the signal state corresponding to FIG. 9 for the case of an internal fault, that is to say the buffer is then no longer set and the output-side memory SPA is immediately deleted, that is to say the trigger lock is released in an appropriate manner and the differential protection can appropriately switch off the internal fault.

In der Schaltung nach den Fig. 5 und 7 wird das zeitunterschiedliche Ansprechen durch entsprechend gewählte Ansprechwerte vorgegeben. Es ist denkbar, hierzu auch Zeitglieder, analog oder digital, zu verwenden, die ebenfalls die Fälle gemäss den Zeilen c und d der Fig. 6 deutlich unterscheiden. In the circuit according to FIGS. 5 and 7, the time-different response is predetermined by appropriately selected response values. It is conceivable to use timing elements, analog or digital, which also clearly differentiate the cases according to lines c and d of FIG. 6.

Die Schwellwertstufen müssen nicht unbedingt gesonderte Stufen sein; sie können auch in den Eingängen nachgeschalteten, logischen Gatter integriert sein. The threshold levels do not necessarily have to be separate levels; they can also be integrated in the logic gates connected downstream of the inputs.

In den Figuren ist ein Schutzobjekt mit zwei Anschlüssen dargestellt. Es versteht sich jedoch, dass die Anzahl der Anschlüsse beliebig (n) sein kann, zum Beispiel kann als Schutzobjekt ein Sammelschienensystem mit einer Vielzahl von Abgängen vorgesehen sein. A protective object with two connections is shown in the figures. However, it goes without saying that the number of connections can be arbitrary (n), for example a busbar system with a large number of outgoers can be provided as the protective object.

Die Vorteile der Erfindung liegen in folgenden Merkmalen: The advantages of the invention lie in the following features:

1. Die Differentialschutzeinrichtung gemäss der Erfindung verhindert auch Fehlauslösungen aufgrund unterschiedlicher Übertragungseigenschaften, insbesondere unterschiedlicher Sättigung der Stromwandler. 1. The differential protection device according to the invention also prevents false tripping due to different transmission properties, in particular different saturation of the current transformers.

2. Die Anforderungen an das Übertragungsverhalten der Stromwandler können daher niedriger gehalten werden, was sich günstig auf den Aufwand bzw. die Kosten auswirkt. 2. The requirements for the transmission behavior of the current transformers can therefore be kept lower, which has a favorable effect on the effort or the costs.

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

g G

4 Blatt Zeichnungen 4 sheets of drawings

Claims

649 421

2nd

PATENT CLAIMS

1.Differential protection device for a protection object with at least two connections, each of which is assigned a current transformer and a circuit breaker, the secondary windings of the current transformers being connected to a differential relay in such a way that the relay trips the assigned circuit breaker when the sum of the at the node Protective object flowing converter currents, hereinafter referred to as the current sum, is not equal to zero, means for stabilizing the differential relay against false tripping being provided, characterized in that an additional circuit is provided for stabilization, which as input variables of at least one secondary converter current (il, i2) and the current sum ( Ìdiff) for both half-waves derived signals are supplied, which are logically linked in the additional circuit in one stage (UGS) in such a way that at the output of the additional circuit there is a signal blocking the triggering for a predetermined time, we nn the signal derived from the total current (Ìdiff) (Îdiff) exceeds the assigned response value ÖdiffA or il A or i2A) later than the signal derived from the secondary current (il or i2).

2. Protective device according to claim 1, characterized in that a first AND gate (UGS) is provided as the stage for the logic operation, from which an input is connected to at least one threshold stage (II> or 12>) which is derived from the converter secondary current Received signal as an input variable and has a first response value (Il A or I2A), and from which a second input is connected via a logical negation to a threshold value level (Idiff>), which is the signal (Îdiff) derived from the current sum Odiff) as an input variable receives and has a second response value (ÌdiffA), which is smaller than the first response value.

3. Protection device according to claim 2, characterized in that the second response value is about half less than the first response value.

4. Protective device according to claim 2 or 3, characterized in that the first AND gate (UGS) is followed by the set input (S) of an output-side memory element (SPA) which emits the signal “block triggering” for the predetermined time.

5. Protection device according to claim 4, characterized in that a counter is connected between the first AND gate (UGS) and the output-side memory element (SPA), which causes the memory element to be set only when the first AND element is within a predetermined one Outputs an output signal at least twice.

6. Protection device according to claim 4, characterized in that the reset input (R) of the output-side memory element (SPA) is assigned a delay-delayed time element (AVG).

7. Protection device according to claim 5, characterized in that the reset input (R) of the output-side memory element (SPA) is assigned a delay-delayed time element (AVG).

8. Protection device according to claim 4, characterized in that the reset input (R) of the output-side memory element (SPA) is assigned via a OR gate (OGR), a second AND gate (UGA), which has a first input via a negation the output of the buffer (SPZ) is connected, which is connected between the first AND gate (UGS) and the output-side memory (SPA) and is connected at the reset input to the output of a third AND gate (UGR), which has two negated inputs has the same signals as the first AND gate (UGS) and that the second AND gate (UGA) is connected with its other input to the threshold level (Idiff>) for the current sum.

Differential protection devices are designed for the selective protection of electrical equipment in high and extra-high voltage networks, for example transformers, lines or cables and busbars. Differential protection devices thus have the task of prompting a rapid shutdown with the assigned circuit breakers in the event of a fault, for example a short circuit, within the equipment to be protected. In this way, the impact of the fault on the equipment, for example the thermal stress in the event of arcing faults, can be greatly reduced.

On the other hand, in the event of a fault outside the equipment to be protected, the circuit breakers assigned to the differential protection must not be actuated. In this case, a shutdown would result in a "false triggering" of the differential protection device and thus an unnecessary interruption of the power supply.

Differential protection devices work according to the current comparison principle, i.e. the currents on the equipment to be protected are compared with one another according to size and phase. In Fig. 1, the known basic circuit of a differential protection device is shown in simplified form.

Current transformers SW1 and SW2 are provided, which are used to measure the currents Ii and h on the equipment to be protected, which is designated here with the protection object SO. To switch off the protected object, two circuit breakers LS 1 and LS2 are provided, which are triggered by the differential relay DIFF, which is in bridge. The current measurement for the differential relay DIFF is the sum of the secondary currents ii and Ì2, which are proportional to the currents Ii and h at the protection object SO. The current measurement quantity is called iorFF here.

If the protection object is treated as a node, the connection of the current transformers according to Kirchoff's law means that if there is a fault outside the protection object SO, the sum of the currents Ii and h or ii and ii is provided that the current transformers SW1 and SW2 have ideal transmission properties have zero at all times. In the event of an error outside the protected object, the currents Ii and I2 or ii and ii are therefore of the same size, but of opposite polarity. If there is an error within the protected object, however, the sum of the currents iDiFF is no longer zero. The differential protection relay can thus determine from the sum of the currents at the protection object whether the fault is inside or outside the protection object; if iDIFF> 0, the differential relay should trip.

Theoretically, one should therefore be able to use a current relay with any sensitivity as a differential relay in a current comparison protection. In practice, however, residual currents (residual currents) 0040151ren size occur in undisturbed operation, for example in the case of a transformer as a protective object due to the no-load current of the transformer and the individual current errors and misalignments of the current transformers used on the upper and lower voltage sides of the transformer, whose magnetic behavior may be strong deviates from one another, is given.

These fault currents generally increase with increasing load on the transformer and particularly reach

5

10th

15

20th

25th

30th

35

40

45

50

55

60

65

3rd

649 421

Large values if the current transformers come into the saturation area in the event of high-current short circuits outside the protected area. Additional fault currents continue to arise in the healthy operation of variable transformers, in which the current transformer ratios are not adapted to the changing voltage ratio when changing, because this would be too complex and also prone to failure. The situation is similar for other protected objects, with the saturation of the current transformers being of particular importance, which will be briefly considered below.

Since inductive current transformers are usually used for current measurement, their transmission behavior is determined by the magnetization characteristic of the core material. 2 shows the known equivalent circuit of a current transformer with the magnetization characteristic of the core material. I is the primary current, i the secondary current, iM the magnetizing current, R the burden of the current transformer, O the magnetic flux and H the magnetic field strength. The flux ® is determined by the integral of the product of secondary current i and burden R (voltage time area). As a result, the required flow increases with increasing short-circuit current or increasing burden.

If the linear working range A of the current transformer is insufficient due to the required flux, the magnetizing current, which is proportional to the field strength H, increases sharply in accordance with the magnetization characteristic. Since the primary current I now flows as the magnetizing current iM, the secondary current i decreases at this point in time, as can be seen in FIG. 3 at the point in time ts. If the flow of the core material in the current transformer is not sufficient due to the size of the short-circuit current or the size of the burden, «current transformer saturations» occur.

If one of the current transformers for measuring the sum of the currents at the protected object in the event of a fault outside the protected object is in saturation, for example the transformer SW1 in FIG. 1, then the sum of the currents iDiFF is no longer due to the non-sinusoidal course of one of the transformer secondary currents Time zero. 4 shows the corresponding temporal profiles of the secondary currents ii (line a) and Ì2 (line b) of the current transformers SW1 and SW2 according to FIG. 1 and the sum of the currents iD | FF (line c). Since the current transformer SW1 is in the saturation state due to the required flow after the time ts (line a), the sum of the currents iDiFF is no longer zero from this point on. Only at the beginning of the following half oscillation does the sum of the currents iDiFF become zero again. As soon as the current transformer SW1 is again in the saturation state, the sum of the currents ioiFF is no longer zero.

Since, in spite of a fault outside the protected object, the sum of the currents, despite the fault outside the protected object, is not always zero at all times, contrary to the ideal assumption mentioned above, faults outside and faults within the protected object can no longer be clearly identified by differential protection devices, because in both cases a differential current flows. Consequently, due to the current iDiFF according to line c) in FIG. 4, the differential relay DIFF in FIG. 1 would incorrectly respond and thus an incorrect shutdown would occur in the event of a fault outside the protected object.

To stabilize the differential protection devices against such false tripping in the case of current transformer saturation or other fault currents, it is known to stabilize the differential relay (company publication AEG, Transformer differential protection, 3212.6 51 E251F (1069).

This stabilization is carried out by a two-part longitudinal holding winding, which is located in one of the two connecting lines of the secondary windings of the current transformer, that is, through which the through current flows. One connection of the tripping winding of the differential relay is located at the node of the holding windings.

By means of this stabilization holding system it is possible to avoid false triggers, particularly in the case of transformer saturation, but false triggers can nevertheless occur if the current transformers are saturated to different extents, i.e. have different transmission behavior, as shown in FIG. 4.