CH636217A5 - Electrically erasable and reprogrammable non-volatile memory element - Google Patents
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Description
**ATTENTION** debut du champ DESC peut contenir fin de CLMS **.
REVENDICATIONS
1. Elément de mémoire non volatile, électriquement effa çable et reprogrammable, réalisé à l'aide d'une technologie
CMOS à grille en silicium polycristallin et ne comportant qu'en seul transistor MOS à canal p ayant une grille flottante couplée capacitivement à une électrode de commande, caractérisé:
- en ce que ladite grille flottante en silicium polycristallin ne recouvre que partiellement et du côté de drain la zone de canal dont elle est séparée par une couche d'oxyde d'injection de faible épaisseur et crû thermiquement et qu'elle est disposée en dehors de ladite zone de canal sur une couche d'oxyde de champ ayant une épaisseur sensiblement plus grande:
:
- en ce que ladite électrode de commande est réalisée en silicium polycristallin dopé p+ et recouvre ladite grille flottante ainsi que la zone de canal non recouverte par la grille flottante, ladite électrode de commande étant séparée de ladite grille flottante et de ladite zone de canal non recouverte par cette dernière par une couche d'oxyde de grille crû ther miquementjusqu'à une épaisseur sensiblement plus grande que celle dudit oxyde d'injection;
- en ce que l'épaisseur dudit oxyde d'injection et dudit oxyde de grille sont prévues de manière que ladite grille flottante puisse être chargée négativement par avalanche de la jonction drainsubstrat et qu'elle puisse être déchargée par émission de champ d'électrons de ladite grille flottante vers le substrat en appliquant une tension négative sur ladite électrode de commande.
2. Elément de mémoire selon la revendication 1, caractérisé en ce que ladite grille flottante est dopée avec un dopant detypen.
3. Elément de mémoire selon la revendication 1 ou 2, caractérisé en ce que ledit oxyde d'injection a une épaisseur d'environ 20 nm, et ledit oxyde de grille a une épaisseur d'environ 100 nm.
La présente invention concerne un élément de mémoire non volatile, électriquement effaçable et reprogrammable, réalisé à l'aide d'une technologie CMOS à grille en silicium polycristallin et ne comportant qu'un seul transistor MOS à canal p ayant une grille flottante couplée capacitivement à une électrode de commande.
On connaît déjà des éléments de mémoire à longue durée de rétention de l'information et couplée capacitivement à une électrode de commande. On peut citer notamment les références suivantes:
(1) Y. Targui, Y. Hayashi and K. Nagai, Electrically reprogrammable non volatile semiconductor memory ,
IEEEJ. Solid-State Circuits, Vol. SC-7, pp. 369-375, 1972.
(2) H. lizuka, F. Masuoka, T. Sato and M. Ishikawa, Electrically Alterable Aval anche-Injection-Type MOS
READ-ONLY Memory with Stacked-Gate Structure , IEEE
Trans. on Electron Devices, Vol. ED-23, pp. 379-387, 1976.
(3) B. Agusta and J.J. Chang, Non volatile semiconductor storage device utilizing avalanche-injection and extraction ofstored information , Brevet USA Nr. 3797000.
(4) J.F. Verwey and R.P. Kramer, ATMOS-An Electrically Reprogrammable Read-Only Memory Device , IEEE
Trans. on Electron Devices, Vol. ED-21, No 10, pp. 631-636, 1974.
(5) J.W. Kelley and D.F. Millet, An Electrically alterable
ROM and it doesn't use nitride , Electronics, Dey.9, pp.
101-104, 1976.
(6) B. Rôssler, Electrically Erasable and Reprogrammable Read-Only Memory using the n-Channel SIMOS
One-Transistor Cela , IEEE Trans. on Electron Devices, Vol.
ED-24, No 5, pp. 606-610, 1977.
(7) R.G. Müller, H. Nietsch, B. Rôssler and E. Walter, An 8192-Bit Electrically Alterable ROM Employing a One
Transistor Celui with Floating Gate , IEEE J. of Solid-State
Circuits, Vol. SC-12, No5, 1977.
(8) W.M. Gosney, DIFMOS-A floating gate electrically erasable non volatile semiconductor memory technology ,
IEEE Trans. on Electron Devices, Vol. ED-24, pp. 594-599, 1977.
Les principaux mécanismes d'inscription et d'effacement utilisés sont: - injection d'électrons par avalanche d'une jonction p+-n (réf. 1, 2,3,5,8) - injection de trous par avalanche d'une jonction n+-p (réf.
1,4,5,8) - injection d'électrons à partir du canal du transistor à canal n(réf. 1,6,7) - injection d'électrons par émission de champ de la grille flottante vers l'électrode de commande (réf. 2) ou vers la source ou le canal du transistor (réf. 6, 7) - injection d'électrons par avalanche dans le silicium polycristallin (rée.3).
Le mécanisme d'émission de champ a été décrit en détail dans la référence suivante:
(9) M. Lenzlinger and E.H. Snow, Fowler-Nordheim tunneling into thermally grown SiO2 , J. Appui. Phys., Vol. 40, pp. 278-283, 1969.
D'autre part, une augmentation du couplage capacitif entre la grille flottante et l'électrode de commande a été proposée dans la référence suivante:
(10) B. Rôssler, Feldeffekttransistor mit isoliertem, schwebenden Speichergate , Brevet suisse No 601 895.
Dans les éléments de mémoire connus, les mécanismes d'inscription et/ou d'effacement sont en général tels qu'ils entraînent une forte consommation d'énergie ou exigent des tensions de commande élevées, ce qui nécessite des sources de signaux de commande externes, c'est-à-dire non réalisées sur le même circuit intégré que la mémoire. Les dispositifs selon les références 2 et 3 requièrent des tensions d'inscription et d'effacement de signes opposés qui sont difficilement aiguillables. L'inscription sélective s'effectue souvent par superposition de deux tensions de signes opposés. L'effacement est en général non sélectif. Les mémoires décrites sont par ailleurs le plus souvent incompatibles avec une technologie CMOS standard à grille en silicium polycristallin.
La structure SAMOS décrite dans la référence 2 utilise un transistor de sélection supplémentaire pour pouvoir lire sélectivement la mémoire et requiert des tensions positives et négatives pour sa programmation.
Un élément de mémoire à un transistor pouvant être utilisé dans une mémoire organisée en matrice est décrit dans la référence 7. Il s'agit d'un élément de mémoire à canal nà double grille en silicium polycristallin, l'une étant utilisée comme grille flottante, l'autre comme électrode de commande. L'inscription s'effectue par injection d'électrons à partir de la région du canal vers la grille flottante, en faisant conduire fortement le transistor par l'application de deux tensions positives sur le drain et l'électrode de commande. La limitation des tensions nécessaires à la programmation d'une telle cellules est obtenue par l'utilisation d'un canal très court (3,5 Fm) et ayant la forme d'un entonnoir.
Le courant nécessaire à l'inscription de la cellule est alors de plusieurs milliampères et la tension de seuil du transistor est augmentée par la présence de la charge négative stockée dans la grille.
L'effacement s'effectue par émission de champ des électrons
de la grille flottante vers la source de l'élément polarisée positivement à travers un oxyde d'épaisseur réduite de manière à éviter le claquage de la jonction source-substrat. Cette émission de champ n'étant pas auto-limitée et constituant un phénomène mal contrôlé, il peut en résulter une charge positive sur la grille flottante qui rend l'élément de mémoire conducteur à tension de commande nulle. Cet inconvénient est contourné par un arrangement de type tétrode. La lecture s'effectue en testant l'état de conduction de la cellule à l'aide de l'électrode de commande.
La présente invention vise à pallier les inconvénients des dispositifs de mémoire connus et elle a notamment pour but de fournir un élément de mémoire à un seul transistor, compatible avec une technologie CMOS à grille en silicium polycristallin, qui soit effaçable et reprogrammable au moyen de tensions pouvant être produites, sur le même circuit intégré que la mémoire, à partir de la tension d'alimentation d'une pile, et qui puisse être utilisé d'une manière particulièrement simple dans un arrangement matriciel.
A cet effet, l'élément de mémoire selon l'invention présente les caractéristiques mentionnées dans la revendication 1.
Une telle cellule présente, par rapport à l'art connu, les avantages suivants: - La réalisation d'une mémoire par arrangement matriciel de cellules à un seul transistor ne nécessite que peu de connexions par élément; - la lecture peut être faite à partir d'une tension aussi faible que 1,5 volt; - le substrat est toujours relié à la masse; - la réalisation de la mémoire n'exige qu'un masque supplé- mentaire par rapport à la technologie CMOS standard à grille en silicium polycristallin; - les mécanismes d'inscription et d'effacement sont à très faible dissipation de puissance, ce qui permet d'engendrer les tensions nécessaires sur le circuit de mémoire lui-même à l'aide de multiplicateurs de tension complètement intégrés; - les tensions de programmation et de lecture sont toutes du même signe et donc aisément aiguillables par des circuits logiques;
; - l'épaisseur de l'oxyde de grille est constante et ce dernier est donc plus facile à réaliser; - la cellule de l'invention ne nécessite pas une faible lon- gueur de canal difficile à contrôler.
D'autres particularités et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation préféré, ladite description étant faite à titre purement illustratif et en relation avec les dessins joints dans lesquels: - la figure 1 est une vue en coupe selon l'axe A-AZ de l'élément de mémoire représenté à la figure 2; - la figure 2 est une vue de dessus d'un exemple de réalisation sous forme intégrée de l'élément de mémoire selon l'invention; - la figure 3 représente le circuit équivalent de l'élément de mémoire montré aux figures 1 et 2; et - la figure 4 montre un arrangement matriciel de quatre éléments de mémoire selon l'invention.
L'élément de mémoire de la figure 1 est une structure à canal p de type tétrode à deux grilles en silicium polycristallin. On reconnaît le substrat 1 de type n, les diffusions pt qui constituent les régions de drain 2 et de source 3 ainsi que l'oxyde de champ 4 qui sépare les différents éléments. La grille flottante 5 en silicium polycristallin se trouve sur un oxyde d'injection 6 de 200 d'épaisseur crû thermiquement et est étendue, pour augmenter le couplage, sur l'oxyde de champ 4 à l'extérieur de la région active. La grille flottante 5 est dopée n+ pendant ou après sa déposition afin de faciliter l'injection d'électrons vers le substrat lors de l'effacement par émission de champ.
Elle est couplée capacitivement à une électrode de commande 7 en silicium polycristallin dopé p+ à travers un oxyde 8 de 1000 Â crû thermiquement, ce couplage étant en partie réalisé sur l'oxyde de champ 4. L'oxyde 8 forme également, du côté de la source 3, l'oxyde de grille de l'électrode de commande 7. Les régions de source 3 et de drain 2 ainsi que l'électrode de commande 7 sont dopées simultanément, par exemple à partir d'un oxyde dopé 9 recouvrant la structure et isolant l'électrode de commande 7.
L'életrode de commande 7 ainsi que les régions de drain 2 et de source 3 sont munies de contacts réalisés en dehors du plan de la coupe par une métallisation à travers la couche isolante 9.
La figure 2 est une vue de dessus de l'élément de la figure 1.
Elle est en fait constituée par le plan de masque que l'on peut utiliser pour la fabrication du circuit.
Ce plan de masque représente les contours d'une partie des 7 masques différents Ml,M2,M3,M8,M4,M5,M6 nécessaires à la fabrication du circuit. Le procédé de fabrication fait appel à la technologie CMOS bien connue, qui est décrite par exemple dans le brevet suisse No 542518 de la titulaire, et à laquelle un masque supplémentaire M8 est adjoint. Ce procédé ne sera pas repris en détail ici. Il n'est d'ailleurs pas le seul permettant de réaliser ces mémoires.
On rappellera simplement les différentes opérations effectuées en partant d'un substrat constitué par une plaque de silicium monocristallin de type n¯:
Le premier masque désigné par Ml, non représenté sur la figure 2 sert à délimiter les régions du substrat pour former le caisson faiblement dopé du type p- dans lequel pourront être réalisés des transistors à canal n utiles, par exemple, dans un décodeur.
Le deuxième masque désigné par M2 sur la figure 2 délimite les fenêtres englobant les régions de source, de drain et de grille des transistors à canaux p et n, ici de l'élément de mémoire à canal p. L'oxyde d'injection 6 de 200 À est alors crû thermiquement et une couche en silicium polycristallin est déposée par procédé LPCVD ( Low-pressure chemical vapor deposition ). Cette couche est dopée n+ pendant ou après la déposition.
Le troisième masque désigné par M3 sert à graver la grille flottante 5 et l'oxyde d'injection 6. Ces dernières opérations sont des opérations supplémentaires par rapport à une technologie à grille en silicium standard telle que par exemple celle décrite dans le brevet suisse 542518.
L'oxyde de grille 8 est alors crû thermiquement jusqu'à une épaisseur de 1000 À et une deuxième cuche en silicium polycristallin est déposée.
Le quatrième masque désigné par M8 sur la figure 2 sert à délimiter les grilles en silicium polycristallin des transistors supplémentaires à canaux p et n et en particulier l'électrode de commande 7 de l'élément de mémoire.
Le cinquième masque désigné par M4 et non représenté sur la figure 2 sert à délimiter les régions qui seront dopées n+ ou p+ lors de la fabrication. Dans le procédé de fabrication décrit dans le brevet 542518, ce masque sert à ôter l'oxyde de silicium dopé au bore au-dessus des transistors à canal n avant le dépôt d'une couche d'oxyde dopé au phosphore, ces deux couches constituant les sources de diffusion des régions à doper p+ ou n+. Les diffusions p+ et n+ s'effectuent alors simultanément.
Le sixième masque désigné par MS sur la figure 2 permet d'ouvrir les fenêtres de contacts des régions p+ et n+ à travers les couches d'oxyde dopé. Il permet en particulier de réaliser un contact sur l'électrode de commande 7 de l'élément de mémoire.
Le septième et dernier masque désigné par M6 délimite les interconnexions métalliques réalisées par gravure de celles-ci dans une couche d'aluminium préalablement déposée.
La figure 3 représente le circuit équivalent de l'élément de mémoire représenté aux figures I et 2. La tension de seuil sous la grille flottante 5 sera proportionnelle au potentiel Vc de cette grille flottante. Ce potentiel est relié aux différents paramètres de la cellule par la relation:
:
EMI3.1
avec CT=C2+CCH+CGI+CD où QG est la charge de la grille flottante 5, C est la capacité entre la grille flottante 5 et l'électrode de commande 7, CCH, CG I et CD sont les capacités entre respectivement la grille fiot- tante 5 et le substrat 1 à travers l'oxyde de champ, la grille flottante 5 et le substrat 1 à travers l'oxyde d'injection 6, la grille flottante 5 et le drain 2. Les capacités Cs et C03 représentent les capacités de l'électrode de commande 7 par rapport au substrat 1.
A titre d'exemple, avec les épaisseurs d et surfaces correspondantes S d'oxyde suivantes: oxyde d'injection d = 200 À et S = 30 KLm2 oxyde de grille d = 750 À et S = 654 rm2 oxyde de champ d = 1000 À et S = 666 #im2
le couplage capacitif entre la grille flottante Set l'électrode de commande 7, soit le rapport a = C est égal à 0,75. Cela signifie que la tension sur la grille fiot- tante VD est égale à 0,75 fois la tension V02 appliquée sur l'électrode de commande 7.
On va maintenant décrire le fonctionnement de l'élément de mémoire de l'invention en liaison avec les figures 1 à 3. La mémoire sera effacée en utilisant le mécanisme d'émission de champ d'électrons de la grille flottante 5 dopée n+ vers le substrat 1 à travers l'oxyde d'injection 6. Une tension d'environ -30 volts est appliquée sur l'électrode de commande 7. Grâce au bon couplage capacitif entre la grille flottante 5 et l'électrode de commande 7, un champ électrique suffisamment intense est créé à travers l'oxyde d'injection 6 pour provoquer l'injection par émission de champ d'électrons de la grille flottante 5 vers le substrat 1.
Le dopage n+ de la grille flottante 5 permet d'obtenir une barrière de potentiel, entre la grille flottante et l'oxyde d'injection 6, très reproductible. Après effacement, la grille flottante 5 présente une charge positive qui empêche la formation d'un canal p sous elle. Lorsqu'une tension de -1,5 volt est appliquée à l'électrode de commande 7, seule la région située sous cette dernière est alors inversée. L'élément de mémoire est alors dans l'état 0.
La programmation de l'élément de mémoire utilise le mécanisme d'avalanche de la jonction p+-n entre le drain 2 et le substrat 1, en portant le drain 2 à un potentiel de -25 volts. Si l'électrode de commande 7 est maintenue à 0 volt, des électrons chauds suffisamment énergétiques seront alors injectés à travers l'oxyde d'injection 6 dans la grille flottante 5 qui se chargera alors négativement. La charge négative présente sur la grille flottante 5 provoque une zone d'inversion sous l'oxyde d'injection 6. L'élément de mémoire est alors dans l'état 1. Après cette inscription, l'application d'une tension de - 1,5 volt sur le drain 2 et l'électrode de commande 7 a pour effet de prolonger la zone d'inversion jusqu'à la source 3 et de permettre le passage d'un courant drain-source.
Si par contre l'électrode de commande 7 est portée à une tension de - 10 volts, le mécanisme d'avalanche ne se produit pas et l'injection de charges négatives dans la grille flottante 5 n'a pas lieu. L'élément de mémoire reste alors dans l'état 0.
Pendant l'inscription, la source 3 est laissée flottante pour éviter qu'un courant parasite drain-source ne soit créé.
La figure 4 montre quatre éléments de mémoire A, B, C et
D tels que décrits en liaison avec les figures 1 à 3 et arrangés sous une forme matricielle à deux lignes A-B et C-D et deux colonnes A-C et B-D. Les électrodes de commande des éléments d'une même ligne sont reliées à une même borne Xl ou
X2 et les drains des éléments d'une même colonne sont reliés à une même borne Yl ou Y2. Les sources des éléments d'une même colonne sont connectées à une source de tension de - 1,5 V à travers un transistor MOS Tl ou T2 Chaque transistor Tl ou T2 peut être rendu conducteur par application d'une tension de - 1,5 volt sur sa grille reliée à une borne Z 1 ou Z2 respectivement.
Le tableau 1 cijoint récapitule les différentes tensions à appliquer sur chaque borne pour lire ou programmer l'élément de mémoire A.
Tableau I Ele'mentA XI X2 Y Y2 Z Z2
Lecture -1,5V OV OV OV -1,5V OV
Effacement -30V OV OV OV OV OV
OV
Inscription OV ou -25V OV OV OV (état 1) -10V
OV
Inscription - 10V ou -25V OV OV OV (état 0) -10V
On notera qu'il est possible d'inscrire une
colonne à la fois et d'effacer une ligne à la fois. Aucune exigence particulière sur la forme des tensions à appliquer n'est requise. En choisissant des impulsions de tension ayant une durée de 250 millisecondes et un temps de montée de 30 millisecpndes, les courants d'inscription par avalanche sont inférieurs à 100 nanoampères et les courants d'effacement par émission de champ inférieurs à 10 nanoampêres. Les courants et les tensions nécessaires rendent ces mémoires compatibles avec des multiplicateurs de tension intégrés sur le même circuit et alimentés à partir d'une tension unique de l ,5V.
Claims (3)
- REVENDICATIONS 1. Elément de mémoire non volatile, électriquement effa çable et reprogrammable, réalisé à l'aide d'une technologie CMOS à grille en silicium polycristallin et ne comportant qu'en seul transistor MOS à canal p ayant une grille flottante couplée capacitivement à une électrode de commande, caractérisé: - en ce que ladite grille flottante en silicium polycristallin ne recouvre que partiellement et du côté de drain la zone de canal dont elle est séparée par une couche d'oxyde d'injection de faible épaisseur et crû thermiquement et qu'elle est disposée en dehors de ladite zone de canal sur une couche d'oxyde de champ ayant une épaisseur sensiblement plus grande:: - en ce que ladite électrode de commande est réalisée en silicium polycristallin dopé p+ et recouvre ladite grille flottante ainsi que la zone de canal non recouverte par la grille flottante, ladite électrode de commande étant séparée de ladite grille flottante et de ladite zone de canal non recouverte par cette dernière par une couche d'oxyde de grille crû ther miquementjusqu'à une épaisseur sensiblement plus grande que celle dudit oxyde d'injection; - en ce que l'épaisseur dudit oxyde d'injection et dudit oxyde de grille sont prévues de manière que ladite grille flottante puisse être chargée négativement par avalanche de la jonction drainsubstrat et qu'elle puisse être déchargée par émission de champ d'électrons de ladite grille flottante vers le substrat en appliquant une tension négative sur ladite électrode de commande.
- 2. Elément de mémoire selon la revendication 1, caractérisé en ce que ladite grille flottante est dopée avec un dopant detypen.
- 3. Elément de mémoire selon la revendication 1 ou 2, caractérisé en ce que ledit oxyde d'injection a une épaisseur d'environ 20 nm, et ledit oxyde de grille a une épaisseur d'environ 100 nm.La présente invention concerne un élément de mémoire non volatile, électriquement effaçable et reprogrammable, réalisé à l'aide d'une technologie CMOS à grille en silicium polycristallin et ne comportant qu'un seul transistor MOS à canal p ayant une grille flottante couplée capacitivement à une électrode de commande.On connaît déjà des éléments de mémoire à longue durée de rétention de l'information et couplée capacitivement à une électrode de commande. On peut citer notamment les références suivantes: (1) Y. Targui, Y. Hayashi and K. Nagai, Electrically reprogrammable non volatile semiconductor memory , IEEEJ. Solid-State Circuits, Vol. SC-7, pp. 369-375, 1972.(2) H. lizuka, F. Masuoka, T. Sato and M. Ishikawa, Electrically Alterable Aval anche-Injection-Type MOS READ-ONLY Memory with Stacked-Gate Structure , IEEE Trans. on Electron Devices, Vol. ED-23, pp. 379-387, 1976.(3) B. Agusta and J.J. Chang, Non volatile semiconductor storage device utilizing avalanche-injection and extraction ofstored information , Brevet USA Nr. 3797000.(4) J.F. Verwey and R.P. Kramer, ATMOS-An Electrically Reprogrammable Read-Only Memory Device , IEEE Trans. on Electron Devices, Vol. ED-21, No 10, pp. 631-636, 1974.(5) J.W. Kelley and D.F. Millet, An Electrically alterable ROM and it doesn't use nitride , Electronics, Dey.9, pp.101-104, 1976.(6) B. Rôssler, Electrically Erasable and Reprogrammable Read-Only Memory using the n-Channel SIMOS One-Transistor Cela , IEEE Trans. on Electron Devices, Vol.ED-24, No 5, pp. 606-610, 1977.(7) R.G. Müller, H. Nietsch, B. Rôssler and E. Walter, An 8192-Bit Electrically Alterable ROM Employing a One Transistor Celui with Floating Gate , IEEE J. of Solid-State Circuits, Vol. SC-12, No5, 1977.(8) W.M. Gosney, DIFMOS-A floating gate electrically erasable non volatile semiconductor memory technology , IEEE Trans. on Electron Devices, Vol. ED-24, pp. 594-599, 1977.Les principaux mécanismes d'inscription et d'effacement utilisés sont: - injection d'électrons par avalanche d'une jonction p+-n (réf. 1, 2,3,5,8) - injection de trous par avalanche d'une jonction n+-p (réf.1,4,5,8) - injection d'électrons à partir du canal du transistor à canal n(réf. 1,6,7) - injection d'électrons par émission de champ de la grille flottante vers l'électrode de commande (réf. 2) ou vers la source ou le canal du transistor (réf. 6, 7) - injection d'électrons par avalanche dans le silicium polycristallin (rée.3).Le mécanisme d'émission de champ a été décrit en détail dans la référence suivante: (9) M. Lenzlinger and E.H. Snow, Fowler-Nordheim tunneling into thermally grown SiO2 , J. Appui. Phys., Vol. 40, pp. 278-283, 1969.D'autre part, une augmentation du couplage capacitif entre la grille flottante et l'électrode de commande a été proposée dans la référence suivante: (10) B. Rôssler, Feldeffekttransistor mit isoliertem, schwebenden Speichergate , Brevet suisse No 601 895.Dans les éléments de mémoire connus, les mécanismes d'inscription et/ou d'effacement sont en général tels qu'ils entraînent une forte consommation d'énergie ou exigent des tensions de commande élevées, ce qui nécessite des sources de signaux de commande externes, c'est-à-dire non réalisées sur le même circuit intégré que la mémoire. Les dispositifs selon les références 2 et 3 requièrent des tensions d'inscription et d'effacement de signes opposés qui sont difficilement aiguillables. L'inscription sélective s'effectue souvent par superposition de deux tensions de signes opposés. L'effacement est en général non sélectif. Les mémoires décrites sont par ailleurs le plus souvent incompatibles avec une technologie CMOS standard à grille en silicium polycristallin.La structure SAMOS décrite dans la référence 2 utilise un transistor de sélection supplémentaire pour pouvoir lire sélectivement la mémoire et requiert des tensions positives et négatives pour sa programmation.Un élément de mémoire à un transistor pouvant être utilisé dans une mémoire organisée en matrice est décrit dans la référence 7. Il s'agit d'un élément de mémoire à canal nà double grille en silicium polycristallin, l'une étant utilisée comme grille flottante, l'autre comme électrode de commande. L'inscription s'effectue par injection d'électrons à partir de la région du canal vers la grille flottante, en faisant conduire fortement le transistor par l'application de deux tensions positives sur le drain et l'électrode de commande. La limitation des tensions nécessaires à la programmation d'une telle cellules est obtenue par l'utilisation d'un canal très court (3,5 Fm) et ayant la forme d'un entonnoir.Le courant nécessaire à l'inscription de la cellule est alors de plusieurs milliampères et la tension de seuil du transistor est augmentée par la présence de la charge négative stockée dans la grille. **ATTENTION** fin du champ CLMS peut contenir debut de DESC **.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH227180A CH636217A5 (en) | 1980-03-24 | 1980-03-24 | Electrically erasable and reprogrammable non-volatile memory element |
| US06/180,488 US4399523A (en) | 1979-08-24 | 1980-08-22 | Non-volatile, electrically erasable and reprogrammable memory element |
| DE19803031748 DE3031748A1 (de) | 1979-08-24 | 1980-08-22 | Elektrisch loeschbares und wiederholt programmierbares speicherelement zum dauerhaften speichern |
| GB8027587A GB2059680B (en) | 1979-08-24 | 1980-08-26 | Non-volatile electrically erasable and reprogrammable memory element |
| HK914/88A HK91488A (en) | 1979-08-24 | 1988-11-10 | A non-volatile,electrically erasable and reprogrammable memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH227180A CH636217A5 (en) | 1980-03-24 | 1980-03-24 | Electrically erasable and reprogrammable non-volatile memory element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CH636217A5 true CH636217A5 (en) | 1983-05-13 |
Family
ID=4229861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CH227180A CH636217A5 (en) | 1979-08-24 | 1980-03-24 | Electrically erasable and reprogrammable non-volatile memory element |
Country Status (1)
| Country | Link |
|---|---|
| CH (1) | CH636217A5 (fr) |
-
1980
- 1980-03-24 CH CH227180A patent/CH636217A5/fr not_active IP Right Cessation
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|---|---|---|---|
| PL | Patent ceased |