**ATTENTION** debut du champ DESC peut contenir fin de CLMS **.
REVENDICATIONS
1. Elément de mémoire non volatile, électriquement effa çable et reprogrammable, réalisé à l'aide d'une technologie
CMOS à grille en silicium polycristallin et ne comportant qu'en seul transistor MOS à canal p ayant une grille flottante couplée capacitivement à une électrode de commande, caractérisé:
- en ce que ladite grille flottante en silicium polycristallin ne recouvre que partiellement et du côté de drain la zone de canal dont elle est séparée par une couche d'oxyde d'injection de faible épaisseur et crû thermiquement et qu'elle est disposée en dehors de ladite zone de canal sur une couche d'oxyde de champ ayant une épaisseur sensiblement plus grande:
:
- en ce que ladite électrode de commande est réalisée en silicium polycristallin dopé p+ et recouvre ladite grille flottante ainsi que la zone de canal non recouverte par la grille flottante, ladite électrode de commande étant séparée de ladite grille flottante et de ladite zone de canal non recouverte par cette dernière par une couche d'oxyde de grille crû ther miquementjusqu'à une épaisseur sensiblement plus grande que celle dudit oxyde d'injection;
- en ce que l'épaisseur dudit oxyde d'injection et dudit oxyde de grille sont prévues de manière que ladite grille flottante puisse être chargée négativement par avalanche de la jonction drainsubstrat et qu'elle puisse être déchargée par émission de champ d'électrons de ladite grille flottante vers le substrat en appliquant une tension négative sur ladite électrode de commande.
2. Elément de mémoire selon la revendication 1, caractérisé en ce que ladite grille flottante est dopée avec un dopant detypen.
3. Elément de mémoire selon la revendication 1 ou 2, caractérisé en ce que ledit oxyde d'injection a une épaisseur d'environ 20 nm, et ledit oxyde de grille a une épaisseur d'environ 100 nm.
La présente invention concerne un élément de mémoire non volatile, électriquement effaçable et reprogrammable, réalisé à l'aide d'une technologie CMOS à grille en silicium polycristallin et ne comportant qu'un seul transistor MOS à canal p ayant une grille flottante couplée capacitivement à une électrode de commande.
On connaît déjà des éléments de mémoire à longue durée de rétention de l'information et couplée capacitivement à une électrode de commande. On peut citer notamment les références suivantes:
(1) Y. Targui, Y. Hayashi and K. Nagai, Electrically reprogrammable non volatile semiconductor memory ,
IEEEJ. Solid-State Circuits, Vol. SC-7, pp. 369-375, 1972.
(2) H. lizuka, F. Masuoka, T. Sato and M. Ishikawa, Electrically Alterable Aval anche-Injection-Type MOS
READ-ONLY Memory with Stacked-Gate Structure , IEEE
Trans. on Electron Devices, Vol. ED-23, pp. 379-387, 1976.
(3) B. Agusta and J.J. Chang, Non volatile semiconductor storage device utilizing avalanche-injection and extraction ofstored information , Brevet USA Nr. 3797000.
(4) J.F. Verwey and R.P. Kramer, ATMOS-An Electrically Reprogrammable Read-Only Memory Device , IEEE
Trans. on Electron Devices, Vol. ED-21, No 10, pp. 631-636, 1974.
(5) J.W. Kelley and D.F. Millet, An Electrically alterable
ROM and it doesn't use nitride , Electronics, Dey.9, pp.
101-104, 1976.
(6) B. Rôssler, Electrically Erasable and Reprogrammable Read-Only Memory using the n-Channel SIMOS
One-Transistor Cela , IEEE Trans. on Electron Devices, Vol.
ED-24, No 5, pp. 606-610, 1977.
(7) R.G. Müller, H. Nietsch, B. Rôssler and E. Walter, An 8192-Bit Electrically Alterable ROM Employing a One
Transistor Celui with Floating Gate , IEEE J. of Solid-State
Circuits, Vol. SC-12, No5, 1977.
(8) W.M. Gosney, DIFMOS-A floating gate electrically erasable non volatile semiconductor memory technology ,
IEEE Trans. on Electron Devices, Vol. ED-24, pp. 594-599, 1977.
Les principaux mécanismes d'inscription et d'effacement utilisés sont: - injection d'électrons par avalanche d'une jonction p+-n (réf. 1, 2,3,5,8) - injection de trous par avalanche d'une jonction n+-p (réf.
1,4,5,8) - injection d'électrons à partir du canal du transistor à canal n(réf. 1,6,7) - injection d'électrons par émission de champ de la grille flottante vers l'électrode de commande (réf. 2) ou vers la source ou le canal du transistor (réf. 6, 7) - injection d'électrons par avalanche dans le silicium polycristallin (rée.3).
Le mécanisme d'émission de champ a été décrit en détail dans la référence suivante:
(9) M. Lenzlinger and E.H. Snow, Fowler-Nordheim tunneling into thermally grown SiO2 , J. Appui. Phys., Vol. 40, pp. 278-283, 1969.
D'autre part, une augmentation du couplage capacitif entre la grille flottante et l'électrode de commande a été proposée dans la référence suivante:
(10) B. Rôssler, Feldeffekttransistor mit isoliertem, schwebenden Speichergate , Brevet suisse No 601 895.
Dans les éléments de mémoire connus, les mécanismes d'inscription et/ou d'effacement sont en général tels qu'ils entraînent une forte consommation d'énergie ou exigent des tensions de commande élevées, ce qui nécessite des sources de signaux de commande externes, c'est-à-dire non réalisées sur le même circuit intégré que la mémoire. Les dispositifs selon les références 2 et 3 requièrent des tensions d'inscription et d'effacement de signes opposés qui sont difficilement aiguillables. L'inscription sélective s'effectue souvent par superposition de deux tensions de signes opposés. L'effacement est en général non sélectif. Les mémoires décrites sont par ailleurs le plus souvent incompatibles avec une technologie CMOS standard à grille en silicium polycristallin.
La structure SAMOS décrite dans la référence 2 utilise un transistor de sélection supplémentaire pour pouvoir lire sélectivement la mémoire et requiert des tensions positives et négatives pour sa programmation.
Un élément de mémoire à un transistor pouvant être utilisé dans une mémoire organisée en matrice est décrit dans la référence 7. Il s'agit d'un élément de mémoire à canal nà double grille en silicium polycristallin, l'une étant utilisée comme grille flottante, l'autre comme électrode de commande. L'inscription s'effectue par injection d'électrons à partir de la région du canal vers la grille flottante, en faisant conduire fortement le transistor par l'application de deux tensions positives sur le drain et l'électrode de commande. La limitation des tensions nécessaires à la programmation d'une telle cellules est obtenue par l'utilisation d'un canal très court (3,5 Fm) et ayant la forme d'un entonnoir.
Le courant nécessaire à l'inscription de la cellule est alors de plusieurs milliampères et la tension de seuil du transistor est augmentée par la présence de la charge négative stockée dans la grille.
L'effacement s'effectue par émission de champ des électrons
de la grille flottante vers la source de l'élément polarisée positivement à travers un oxyde d'épaisseur réduite de manière à éviter le claquage de la jonction source-substrat. Cette émission de champ n'étant pas auto-limitée et constituant un phénomène mal contrôlé, il peut en résulter une charge positive sur la grille flottante qui rend l'élément de mémoire conducteur à tension de commande nulle. Cet inconvénient est contourné par un arrangement de type tétrode. La lecture s'effectue en testant l'état de conduction de la cellule à l'aide de l'électrode de commande.
La présente invention vise à pallier les inconvénients des dispositifs de mémoire connus et elle a notamment pour but de fournir un élément de mémoire à un seul transistor, compatible avec une technologie CMOS à grille en silicium polycristallin, qui soit effaçable et reprogrammable au moyen de tensions pouvant être produites, sur le même circuit intégré que la mémoire, à partir de la tension d'alimentation d'une pile, et qui puisse être utilisé d'une manière particulièrement simple dans un arrangement matriciel.
A cet effet, l'élément de mémoire selon l'invention présente les caractéristiques mentionnées dans la revendication 1.
Une telle cellule présente, par rapport à l'art connu, les avantages suivants: - La réalisation d'une mémoire par arrangement matriciel de cellules à un seul transistor ne nécessite que peu de connexions par élément; - la lecture peut être faite à partir d'une tension aussi faible que 1,5 volt; - le substrat est toujours relié à la masse; - la réalisation de la mémoire n'exige qu'un masque supplé- mentaire par rapport à la technologie CMOS standard à grille en silicium polycristallin; - les mécanismes d'inscription et d'effacement sont à très faible dissipation de puissance, ce qui permet d'engendrer les tensions nécessaires sur le circuit de mémoire lui-même à l'aide de multiplicateurs de tension complètement intégrés; - les tensions de programmation et de lecture sont toutes du même signe et donc aisément aiguillables par des circuits logiques;
; - l'épaisseur de l'oxyde de grille est constante et ce dernier est donc plus facile à réaliser; - la cellule de l'invention ne nécessite pas une faible lon- gueur de canal difficile à contrôler.
D'autres particularités et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation préféré, ladite description étant faite à titre purement illustratif et en relation avec les dessins joints dans lesquels: - la figure 1 est une vue en coupe selon l'axe A-AZ de l'élément de mémoire représenté à la figure 2; - la figure 2 est une vue de dessus d'un exemple de réalisation sous forme intégrée de l'élément de mémoire selon l'invention; - la figure 3 représente le circuit équivalent de l'élément de mémoire montré aux figures 1 et 2; et - la figure 4 montre un arrangement matriciel de quatre éléments de mémoire selon l'invention.
L'élément de mémoire de la figure 1 est une structure à canal p de type tétrode à deux grilles en silicium polycristallin. On reconnaît le substrat 1 de type n, les diffusions pt qui constituent les régions de drain 2 et de source 3 ainsi que l'oxyde de champ 4 qui sépare les différents éléments. La grille flottante 5 en silicium polycristallin se trouve sur un oxyde d'injection 6 de 200 d'épaisseur crû thermiquement et est étendue, pour augmenter le couplage, sur l'oxyde de champ 4 à l'extérieur de la région active. La grille flottante 5 est dopée n+ pendant ou après sa déposition afin de faciliter l'injection d'électrons vers le substrat lors de l'effacement par émission de champ.
Elle est couplée capacitivement à une électrode de commande 7 en silicium polycristallin dopé p+ à travers un oxyde 8 de 1000 Â crû thermiquement, ce couplage étant en partie réalisé sur l'oxyde de champ 4. L'oxyde 8 forme également, du côté de la source 3, l'oxyde de grille de l'électrode de commande 7. Les régions de source 3 et de drain 2 ainsi que l'électrode de commande 7 sont dopées simultanément, par exemple à partir d'un oxyde dopé 9 recouvrant la structure et isolant l'électrode de commande 7.
L'életrode de commande 7 ainsi que les régions de drain 2 et de source 3 sont munies de contacts réalisés en dehors du plan de la coupe par une métallisation à travers la couche isolante 9.
La figure 2 est une vue de dessus de l'élément de la figure 1.
Elle est en fait constituée par le plan de masque que l'on peut utiliser pour la fabrication du circuit.
Ce plan de masque représente les contours d'une partie des 7 masques différents Ml,M2,M3,M8,M4,M5,M6 nécessaires à la fabrication du circuit. Le procédé de fabrication fait appel à la technologie CMOS bien connue, qui est décrite par exemple dans le brevet suisse No 542518 de la titulaire, et à laquelle un masque supplémentaire M8 est adjoint. Ce procédé ne sera pas repris en détail ici. Il n'est d'ailleurs pas le seul permettant de réaliser ces mémoires.
On rappellera simplement les différentes opérations effectuées en partant d'un substrat constitué par une plaque de silicium monocristallin de type n¯:
Le premier masque désigné par Ml, non représenté sur la figure 2 sert à délimiter les régions du substrat pour former le caisson faiblement dopé du type p- dans lequel pourront être réalisés des transistors à canal n utiles, par exemple, dans un décodeur.
Le deuxième masque désigné par M2 sur la figure 2 délimite les fenêtres englobant les régions de source, de drain et de grille des transistors à canaux p et n, ici de l'élément de mémoire à canal p. L'oxyde d'injection 6 de 200 À est alors crû thermiquement et une couche en silicium polycristallin est déposée par procédé LPCVD ( Low-pressure chemical vapor deposition ). Cette couche est dopée n+ pendant ou après la déposition.
Le troisième masque désigné par M3 sert à graver la grille flottante 5 et l'oxyde d'injection 6. Ces dernières opérations sont des opérations supplémentaires par rapport à une technologie à grille en silicium standard telle que par exemple celle décrite dans le brevet suisse 542518.
L'oxyde de grille 8 est alors crû thermiquement jusqu'à une épaisseur de 1000 À et une deuxième cuche en silicium polycristallin est déposée.
Le quatrième masque désigné par M8 sur la figure 2 sert à délimiter les grilles en silicium polycristallin des transistors supplémentaires à canaux p et n et en particulier l'électrode de commande 7 de l'élément de mémoire.
Le cinquième masque désigné par M4 et non représenté sur la figure 2 sert à délimiter les régions qui seront dopées n+ ou p+ lors de la fabrication. Dans le procédé de fabrication décrit dans le brevet 542518, ce masque sert à ôter l'oxyde de silicium dopé au bore au-dessus des transistors à canal n avant le dépôt d'une couche d'oxyde dopé au phosphore, ces deux couches constituant les sources de diffusion des régions à doper p+ ou n+. Les diffusions p+ et n+ s'effectuent alors simultanément.
Le sixième masque désigné par MS sur la figure 2 permet d'ouvrir les fenêtres de contacts des régions p+ et n+ à travers les couches d'oxyde dopé. Il permet en particulier de réaliser un contact sur l'électrode de commande 7 de l'élément de mémoire.
Le septième et dernier masque désigné par M6 délimite les interconnexions métalliques réalisées par gravure de celles-ci dans une couche d'aluminium préalablement déposée.
La figure 3 représente le circuit équivalent de l'élément de mémoire représenté aux figures I et 2. La tension de seuil sous la grille flottante 5 sera proportionnelle au potentiel Vc de cette grille flottante. Ce potentiel est relié aux différents paramètres de la cellule par la relation:
:
EMI3.1
avec CT=C2+CCH+CGI+CD où QG est la charge de la grille flottante 5, C est la capacité entre la grille flottante 5 et l'électrode de commande 7, CCH, CG I et CD sont les capacités entre respectivement la grille fiot- tante 5 et le substrat 1 à travers l'oxyde de champ, la grille flottante 5 et le substrat 1 à travers l'oxyde d'injection 6, la grille flottante 5 et le drain 2. Les capacités Cs et C03 représentent les capacités de l'électrode de commande 7 par rapport au substrat 1.
A titre d'exemple, avec les épaisseurs d et surfaces correspondantes S d'oxyde suivantes: oxyde d'injection d = 200 À et S = 30 KLm2 oxyde de grille d = 750 À et S = 654 rm2 oxyde de champ d = 1000 À et S = 666 #im2
le couplage capacitif entre la grille flottante Set l'électrode de commande 7, soit le rapport a = C est égal à 0,75. Cela signifie que la tension sur la grille fiot- tante VD est égale à 0,75 fois la tension V02 appliquée sur l'électrode de commande 7.
On va maintenant décrire le fonctionnement de l'élément de mémoire de l'invention en liaison avec les figures 1 à 3. La mémoire sera effacée en utilisant le mécanisme d'émission de champ d'électrons de la grille flottante 5 dopée n+ vers le substrat 1 à travers l'oxyde d'injection 6. Une tension d'environ -30 volts est appliquée sur l'électrode de commande 7. Grâce au bon couplage capacitif entre la grille flottante 5 et l'électrode de commande 7, un champ électrique suffisamment intense est créé à travers l'oxyde d'injection 6 pour provoquer l'injection par émission de champ d'électrons de la grille flottante 5 vers le substrat 1.
Le dopage n+ de la grille flottante 5 permet d'obtenir une barrière de potentiel, entre la grille flottante et l'oxyde d'injection 6, très reproductible. Après effacement, la grille flottante 5 présente une charge positive qui empêche la formation d'un canal p sous elle. Lorsqu'une tension de -1,5 volt est appliquée à l'électrode de commande 7, seule la région située sous cette dernière est alors inversée. L'élément de mémoire est alors dans l'état 0.
La programmation de l'élément de mémoire utilise le mécanisme d'avalanche de la jonction p+-n entre le drain 2 et le substrat 1, en portant le drain 2 à un potentiel de -25 volts. Si l'électrode de commande 7 est maintenue à 0 volt, des électrons chauds suffisamment énergétiques seront alors injectés à travers l'oxyde d'injection 6 dans la grille flottante 5 qui se chargera alors négativement. La charge négative présente sur la grille flottante 5 provoque une zone d'inversion sous l'oxyde d'injection 6. L'élément de mémoire est alors dans l'état 1. Après cette inscription, l'application d'une tension de - 1,5 volt sur le drain 2 et l'électrode de commande 7 a pour effet de prolonger la zone d'inversion jusqu'à la source 3 et de permettre le passage d'un courant drain-source.
Si par contre l'électrode de commande 7 est portée à une tension de - 10 volts, le mécanisme d'avalanche ne se produit pas et l'injection de charges négatives dans la grille flottante 5 n'a pas lieu. L'élément de mémoire reste alors dans l'état 0.
Pendant l'inscription, la source 3 est laissée flottante pour éviter qu'un courant parasite drain-source ne soit créé.
La figure 4 montre quatre éléments de mémoire A, B, C et
D tels que décrits en liaison avec les figures 1 à 3 et arrangés sous une forme matricielle à deux lignes A-B et C-D et deux colonnes A-C et B-D. Les électrodes de commande des éléments d'une même ligne sont reliées à une même borne Xl ou
X2 et les drains des éléments d'une même colonne sont reliés à une même borne Yl ou Y2. Les sources des éléments d'une même colonne sont connectées à une source de tension de - 1,5 V à travers un transistor MOS Tl ou T2 Chaque transistor Tl ou T2 peut être rendu conducteur par application d'une tension de - 1,5 volt sur sa grille reliée à une borne Z 1 ou Z2 respectivement.
Le tableau 1 cijoint récapitule les différentes tensions à appliquer sur chaque borne pour lire ou programmer l'élément de mémoire A.
Tableau I Ele'mentA XI X2 Y Y2 Z Z2
Lecture -1,5V OV OV OV -1,5V OV
Effacement -30V OV OV OV OV OV
OV
Inscription OV ou -25V OV OV OV (état 1) -10V
OV
Inscription - 10V ou -25V OV OV OV (état 0) -10V
On notera qu'il est possible d'inscrire une
colonne à la fois et d'effacer une ligne à la fois. Aucune exigence particulière sur la forme des tensions à appliquer n'est requise. En choisissant des impulsions de tension ayant une durée de 250 millisecondes et un temps de montée de 30 millisecpndes, les courants d'inscription par avalanche sont inférieurs à 100 nanoampères et les courants d'effacement par émission de champ inférieurs à 10 nanoampêres. Les courants et les tensions nécessaires rendent ces mémoires compatibles avec des multiplicateurs de tension intégrés sur le même circuit et alimentés à partir d'une tension unique de l ,5V.
** ATTENTION ** start of the DESC field may contain end of CLMS **.
CLAIMS
1. Electrically erasable and reprogrammable non-volatile memory element produced using technology
CMOS with polycrystalline silicon gate and comprising only one p-channel MOS transistor having a floating gate capacitively coupled to a control electrode, characterized:
- in that said floating polycrystalline silicon grid covers only partially and on the drain side the channel zone from which it is separated by a layer of injection oxide of thin thickness and thermally grown and that it is disposed outside of said channel zone on a layer of field oxide having a substantially greater thickness:
:
- in that said control electrode is made of p + doped polycrystalline silicon and covers said floating gate as well as the channel area not covered by the floating gate, said control electrode being separated from said floating gate and from said non-channel area covered by the latter with a layer of grid oxide grown thereafter until a thickness substantially greater than that of said injection oxide;
- in that the thickness of said injection oxide and of said gate oxide are provided such that said floating gate can be negatively charged by avalanche of the drainsubstrate junction and that it can be discharged by emission of electron field of said gate floating towards the substrate by applying a negative voltage to said control electrode.
2. Memory element according to claim 1, characterized in that said floating gate is doped with a detypen dopant.
3. Memory element according to claim 1 or 2, characterized in that said injection oxide has a thickness of about 20 nm, and said gate oxide has a thickness of about 100 nm.
The present invention relates to a non-volatile, electrically erasable and reprogrammable memory element, produced using a CMOS technology with a polycrystalline silicon gate and comprising only one p-channel MOS transistor having a floating gate capacitively coupled to a control electrode.
There are already known memory elements with a long duration of information retention and capacitively coupled to a control electrode. Mention may in particular be made of the following references:
(1) Y. Targui, Y. Hayashi and K. Nagai, Electrically reprogrammable non volatile semiconductor memory,
IEEEJ. Solid-State Circuits, Vol. SC-7, pp. 369-375, 1972.
(2) H. lizuka, F. Masuoka, T. Sato and M. Ishikawa, Electrically Alterable Aval anche-Injection-Type MOS
READ-ONLY Memory with Stacked-Gate Structure, IEEE
Trans. on Electron Devices, Vol. ED-23, pp. 379-387, 1976.
(3) B. Agusta and J.J. Chang, Non volatile semiconductor storage device utilizing avalanche-injection and extraction ofstored information, US Patent Nr. 3797000.
(4) J.F. Verwey and R.P. Kramer, ATMOS-An Electrically Reprogrammable Read-Only Memory Device, IEEE
Trans. on Electron Devices, Vol. ED-21, No 10, pp. 631-636, 1974.
(5) J.W. Kelley and D.F. Millet, An Electrically alterable
ROM and it doesn't use nitride, Electronics, Dey. 9, pp.
101-104, 1976.
(6) B. Rôssler, Electrically Erasable and Reprogrammable Read-Only Memory using the n-Channel SIMOS
One-Transistor Cela, IEEE Trans. on Electron Devices, Vol.
ED-24, No 5, pp. 606-610, 1977.
(7) R.G. Müller, H. Nietsch, B. Rôssler and E. Walter, An 8192-Bit Electrically Alterable ROM Employing a One
Transistor One with Floating Gate, IEEE J. of Solid-State
Tours, Vol. SC-12, No5, 1977.
(8) W.M. Gosney, DIFMOS-A floating gate electrically erasable non-volatile semiconductor memory technology,
IEEE Trans. on Electron Devices, Vol. ED-24, pp. 594-599, 1977.
The main recording and erasing mechanisms used are: - injection of electrons by avalanche of a p + -n junction (ref. 1, 2,3,5,8) - injection of holes by avalanche of a junction n + -p (ref.
1,4,5,8) - injection of electrons from the channel of the n-channel transistor (ref. 1,6,7) - injection of electrons by field emission from the floating gate to the control electrode (ref. 2) or to the source or channel of the transistor (ref. 6, 7) - injection of electrons by avalanche in polycrystalline silicon (rée.3).
The field emission mechanism has been described in detail in the following reference:
(9) M. Lenzlinger and E.H. Snow, Fowler-Nordheim tunneling into thermally grown SiO2, J. Appui. Phys., Vol. 40, pp. 278-283, 1969.
On the other hand, an increase in the capacitive coupling between the floating gate and the control electrode has been proposed in the following reference:
(10) B. Rôssler, Feldeffekttransistor mit isoliertem, schwebenden Speichergate, Swiss Patent No 601 895.
In known memory elements, the recording and / or erasing mechanisms are generally such that they result in high energy consumption or require high control voltages, which requires sources of external control signals. , that is to say not performed on the same integrated circuit as the memory. The devices according to references 2 and 3 require writing and erasing voltages of opposite signs which are difficult to point. Selective registration is often carried out by superimposing two tensions of opposite signs. Erasure is generally non-selective. The memories described are moreover most often incompatible with a standard CMOS technology with a polycrystalline silicon grid.
The SAMOS structure described in reference 2 uses an additional selection transistor to be able to read the memory selectively and requires positive and negative voltages for its programming.
A memory element with a transistor that can be used in a memory organized in a matrix is described in reference 7. It is a memory element with a n-channel double gate in polycrystalline silicon, one being used as a floating gate. , the other as a control electrode. Registration is carried out by injecting electrons from the region of the channel towards the floating gate, causing the transistor to conduct strongly by the application of two positive voltages on the drain and the control electrode. The limitation of the voltages necessary for the programming of such a cell is obtained by the use of a very short channel (3.5 Fm) and having the shape of a funnel.
The current required to register the cell is then several milliamps and the threshold voltage of the transistor is increased by the presence of the negative charge stored in the gate.
The erasure is carried out by emission of electron field
from the floating gate to the source of the positively polarized element through an oxide of reduced thickness so as to avoid breakdown of the source-substrate junction. This field emission is not self-limited and constituting a poorly controlled phenomenon, it can result in a positive charge on the floating gate which makes the memory element conductive at zero control voltage. This drawback is overcome by a tetrode-type arrangement. Reading is carried out by testing the conduction state of the cell using the control electrode.
The present invention aims to overcome the drawbacks of known memory devices and it aims in particular to provide a memory element with a single transistor, compatible with a CMOS technology with polycrystalline silicon gate, which is erasable and reprogrammable by means of voltages which can be produced, on the same integrated circuit as memory, from the supply voltage of a battery, and which can be used in a particularly simple manner in a matrix arrangement.
To this end, the memory element according to the invention has the characteristics mentioned in claim 1.
Compared with the known art, such a cell has the following advantages: - The production of a memory by matrix arrangement of cells with a single transistor requires only a few connections per element; - the reading can be made from a voltage as low as 1.5 volts; - the substrate is always connected to ground; - memory creation requires only an additional mask compared to standard CMOS technology with polycrystalline silicon grid; - the recording and erasing mechanisms have very low power dissipation, which makes it possible to generate the necessary voltages on the memory circuit itself using fully integrated voltage multipliers; - the programming and reading voltages are all of the same sign and therefore easily routable by logic circuits;
; the thickness of the gate oxide is constant and the latter is therefore easier to produce; the cell of the invention does not require a short length of channel which is difficult to control.
Other features and advantages of the present invention will appear more clearly on reading the following description of a preferred embodiment, said description being given purely by way of illustration and in relation to the accompanying drawings in which: - Figure 1 is a sectional view along the axis A-AZ of the memory element shown in Figure 2; - Figure 2 is a top view of an embodiment in integrated form of the memory element according to the invention; - Figure 3 shows the equivalent circuit of the memory element shown in Figures 1 and 2; and - Figure 4 shows a matrix arrangement of four memory elements according to the invention.
The memory element of FIG. 1 is a p-channel structure of the tetrode type with two polycrystalline silicon grids. We recognize the n-type substrate 1, the diffusions pt which constitute the drain 2 and source 3 regions as well as the field oxide 4 which separates the different elements. The floating grid 5 made of polycrystalline silicon is located on an injection oxide 6 of 200 thickness thermally grown and is extended, to increase coupling, on the field oxide 4 outside the active region. The floating gate 5 is n + doped during or after its deposition in order to facilitate the injection of electrons towards the substrate during the erasure by field emission.
It is capacitively coupled to a p + doped polycrystalline silicon control electrode 7 through an oxide 8 of 1000 Å thermally grown, this coupling being partly carried out on field oxide 4. The oxide 8 also forms, on the side of the source 3, the gate oxide of the control electrode 7. The source 3 and drain 2 regions as well as the control electrode 7 are doped simultaneously, for example from a doped oxide 9 covering the structure and insulation of the control electrode 7.
The control electrode 7 as well as the drain 2 and source 3 regions are provided with contacts made outside the plane of the section by metallization through the insulating layer 9.
Figure 2 is a top view of the element of Figure 1.
It is in fact constituted by the mask plane which can be used for the manufacture of the circuit.
This mask plane represents the contours of part of the 7 different masks Ml, M2, M3, M8, M4, M5, M6 necessary for the manufacture of the circuit. The manufacturing process uses the well known CMOS technology, which is described for example in the Swiss patent No. 542518 of the holder, and to which an additional mask M8 is attached. This process will not be repeated in detail here. It is moreover not the only one allowing these memories to be produced.
We will simply recall the various operations carried out starting from a substrate constituted by a monocrystalline silicon plate of the n¯ type:
The first mask designated by Ml, not shown in FIG. 2, serves to delimit the regions of the substrate to form the lightly doped well of the p- type in which useful n-channel transistors can be produced, for example, in a decoder.
The second mask designated by M2 in FIG. 2 delimits the windows encompassing the source, drain and gate regions of the p and n channel transistors, here of the p channel memory element. The 200 A injection oxide 6 is then thermally grown and a polycrystalline silicon layer is deposited by the LPCVD (Low-pressure chemical vapor deposition) process. This layer is n + doped during or after deposition.
The third mask designated by M3 is used to etch the floating gate 5 and the injection oxide 6. These latter operations are additional operations compared to a standard silicon grid technology such as for example that described in Swiss patent 542518 .
The gate oxide 8 is then thermally grown to a thickness of 1000 Å and a second polycrystalline silicon tank is deposited.
The fourth mask designated by M8 in FIG. 2 serves to delimit the polycrystalline silicon grids of the additional transistors with p and n channels and in particular the control electrode 7 of the memory element.
The fifth mask designated by M4 and not shown in FIG. 2 is used to delimit the regions which will be n + or p + doped during manufacture. In the manufacturing process described in patent 542518, this mask is used to remove the boron-doped silicon oxide above the n-channel transistors before the deposition of a phosphorus-doped oxide layer, these two layers constituting the sources of dissemination of the regions to be boosted p + or n +. The p + and n + diffusions then take place simultaneously.
The sixth mask designated by MS in FIG. 2 makes it possible to open the contact windows of the p + and n + regions through the layers of doped oxide. It allows in particular to make a contact on the control electrode 7 of the memory element.
The seventh and last mask designated by M6 delimits the metallic interconnections produced by etching these in a layer of aluminum previously deposited.
FIG. 3 represents the equivalent circuit of the memory element shown in FIGS. I and 2. The threshold voltage under the floating gate 5 will be proportional to the potential Vc of this floating gate. This potential is linked to the different parameters of the cell by the relation:
:
EMI3.1
with CT = C2 + CCH + CGI + CD where QG is the charge of the floating gate 5, C is the capacity between the floating gate 5 and the control electrode 7, CCH, CG I and CD are the capacities between respectively the floating grid 5 and the substrate 1 through the field oxide, the floating grid 5 and the substrate 1 through the injection oxide 6, the floating grid 5 and the drain 2. The capacities Cs and C03 represent the capacities of the control electrode 7 relative to the substrate 1.
For example, with the following thicknesses d and corresponding oxide surfaces S: injection oxide d = 200 A and S = 30 KLm2 gate oxide d = 750 À and S = 654 rm2 field oxide d = 1000 To and S = 666 # im2
the capacitive coupling between the floating grid Set the control electrode 7, ie the ratio a = C is equal to 0.75. This means that the voltage on the floating grid VD is equal to 0.75 times the voltage V02 applied to the control electrode 7.
We will now describe the operation of the memory element of the invention in conjunction with FIGS. 1 to 3. The memory will be erased by using the electron field emission mechanism of the floating gate 5 doped n + towards the substrate 1 through the injection oxide 6. A voltage of about -30 volts is applied to the control electrode 7. Thanks to the good capacitive coupling between the floating gate 5 and the control electrode 7, a field Sufficiently intense electric current is created through the injection oxide 6 to cause injection by emission of an electron field from the floating gate 5 to the substrate 1.
The n + doping of the floating gate 5 makes it possible to obtain a potential barrier between the floating gate and the injection oxide 6, which is very reproducible. After erasing, the floating gate 5 has a positive charge which prevents the formation of a p-channel beneath it. When a voltage of -1.5 volts is applied to the control electrode 7, only the region located under the latter is then inverted. The memory element is then in state 0.
The programming of the memory element uses the avalanche mechanism of the junction p + -n between the drain 2 and the substrate 1, by bringing the drain 2 to a potential of -25 volts. If the control electrode 7 is kept at 0 volts, sufficiently energetic hot electrons will then be injected through the injection oxide 6 into the floating gate 5 which will then charge negatively. The negative charge present on the floating grid 5 causes an inversion zone under the injection oxide 6. The memory element is then in state 1. After this entry, the application of a voltage of - 1.5 volts on the drain 2 and the control electrode 7 has the effect of extending the inversion zone to the source 3 and allowing the passage of a drain-source current.
If, on the other hand, the control electrode 7 is brought to a voltage of - 10 volts, the avalanche mechanism does not occur and the injection of negative charges into the floating grid 5 does not take place. The memory element then remains in state 0.
During registration, the source 3 is left floating to prevent a parasitic drain-source current from being created.
Figure 4 shows four memory elements A, B, C and
D as described in connection with Figures 1 to 3 and arranged in a matrix form with two rows A-B and C-D and two columns A-C and B-D. The control electrodes of the elements of the same line are connected to the same terminal Xl or
X2 and the drains of the elements of the same column are connected to the same terminal Yl or Y2. The sources of the elements of the same column are connected to a voltage source of - 1.5 V through a MOS transistor Tl or T2 Each transistor Tl or T2 can be made conductive by applying a voltage of - 1.5 volt on its grid connected to a terminal Z 1 or Z2 respectively.
Table 1 attached summarizes the different voltages to be applied to each terminal to read or program memory element A.
Table I Ele'mentA XI X2 Y Y2 Z Z2
Reading -1.5V OV OV OV -1.5V OV
Erasing -30V OV OV OV OV OV
OV
Registration OV or -25V OV OV OV (state 1) -10V
OV
Registration - 10V or -25V OV OV OV (state 0) -10V
Note that it is possible to register a
column at a time and erase one row at a time. No particular requirement on the form of the voltages to be applied is required. By choosing voltage pulses having a duration of 250 milliseconds and a rise time of 30 milliseconds, the writing currents by avalanche are less than 100 nanoamps and the erasing currents by field emission less than 10 nanoamps. The currents and voltages required make these memories compatible with voltage multipliers integrated on the same circuit and supplied from a single voltage of 1.5V.