CH622144A5 - - Google Patents

Description

La présente invention concerne un réseau de connexion à multiplexage temporel utilisable dans les télécommunications, et plus particulièrement dans un autocommutateur télégraphique.

On connaît déjà en télégraphe plusieurs systèmes de commutation temporelle. Cette technique s'applique en effet très bien à la commutation télégraphique du fait que les données à transmettre sont déjà reçues à l'entrée du central sous forme numérique. Dans les systèmes connus, l'unité d'information commutée par le réseau temporel représente en général un ou plusieurs caractères, ce qui implique la reconnaissance des signaux reçus à l'entrée et leur réémission sur la ligne sortante.

Le but de l'invention est de réaliser un réseau de connexion mudulaire dont chaque module comporte des équipements de lignes, une mémoire d'entrée, une mémoire de sortie et des mémoires de commutation, utilisable en particulier dans un autocommutateur desservant des lignes sur lesquelles sont échangés des signaux numériques.

L'invention a pour objet un réseau de connexion à multiplexage temporel comportant un étage de mémoires d'entrée, un étage de mémoires de sortie et un étage de mémoires de commutation divisé en groupes, ces mémoires étant adressées au moyen de compteurs d'adresse et de mémoires de marquage, caractérisé par le fait qu'il est organisé en modules comportant chacun des équipements de lignes, une mémoire d'entrée et une mémoire de sortie desservant ces équipements, et un sous-groupe de commutation de chacun des groupes de l'étage de commutation formé d'une première mémoire et d'une seconde mémoire, et par le fait que les liaisons entre étages comportent dans chaque module un bus entrant reliant la sortie de la mémoire d'entrée à l'entrée de ladite première mémoire de chacun des sous-groupes de commutation appartenant audit module et un bus sortant reliant l'entrée de la mémoire de sortie

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à la sortie de ladite seconde mémoire de chacun des sous-groupes, chaque groupe de l'étage de commutation comportant un bus de liaison connecté à la sortie de chacune des premières mémoires du groupe et à l'entrée de chacune des secondes mémoires du groupe. 5

Le réseau est donc entièrement modulaire, car l'addition d'un module ne modifie en rien la partie déjà en service. Seul le volume mémoire des organes de commande du réseau sera augmenté, et il est utile que ces organes puissent être équipés eux-mêmes de manière modulaire. ,»

Dans une forme d'exécution la prise en charge de la numérotation peut être réalisée par des logiques d'enregistreurs situées dans chaque module et reliées aux étages entrants-sortants comme les équipements d'abonnés, ce qui donne à chacune de ces logiques une accessibilité totale par toutes les lignes en- 15 trantes ou sortantes de l'ensemble du central.

L'adressage des mémoires peut être multiplexé. L'adresse d'écriture est fournie par un adresseur piloté par une horloge, tandis que l'adresse de lecture est fournie par une mémoire de marquage chargée par la logique de commande. 20

Une forme d'exécution de l'invention va être décrite ci-dessous à titre d'exemple et à l'aide des figures suivantes:

- la figure 1 est un diagramme général du réseau de connexion

- la figure 2 montre l'organisation d'un module dans le cas 25 où le nombre de groupes est égal à 16

- la figure 3 représente les différents signaux utilisés pour la commande du réseau de connexion

- la figure 4 montre un sous-ensemble de mémoire entrante

- la figure 5 montre un sous-ensemble de mémoire sortante.30

Le réseau de connexion pris comme exemple (figure 1)

comporte m modules Ml à Mm comportant chacun des équipements de ligne TG, une mémoire entrante ME et une mémoire sortante MS ayant une capacité de 256 mots de 4 e.b. permettant de raccorder 224 lignes et 32 logiques d'enregistreurs. 35 L'étage de commutation comporte n groupes Gl à Gn. Un groupe tel que Gl comporte dans chaque module un sous-groupe formé d'une mémoire d'entrée MAI et d'une mémoire de sortie MBI reliées par un bus de liaison BL1 desservant les sous-groupes homologues de tous les modules par l'intermé- 40 diaire d'interfaces IC.

Dans chaque module, la sortie S de la mémoire entrante ME est reliée par un bus BE à l'entrée E de chacune des mémoires MA, à MAn. De même l'entrée de la mémoire sortante est multipliée par un bus BS sur les sorties de toutes les mémoires 45 MB,àMB„.

Les transferts sur les bus BE, BS, BL, à BLn sont faits par mots de 4 e.b. en parallèle sur 4 fils.

L'intégration des informations entrantes et leur restitution en sortie est réalisée à l'aide d'interfaces MDXj comportant un 50 multiplexage d'entrée MXE et un démultiplexage de sortie OXS qui seront décrits plus loin.

Le marquage de l'itinéraire depuis les mémoires ME jusqu'aux mémoires MS est effectué par l'intermédiaire de mé- 55 moires de marquage qui fournissent l'adresse de lecture des mémoires ME, MA! à MAn, MBj à MBn. On aura ainsi trois marquages par itinéraire:

- dans une mémoire MQE de capacité nxp mots de 8 e.b.

pour l'adressage lecture de la mémoire ME, p étant le nombre 60 de mots des mémoires MA, à MAn

- dans une mémoire MQ1 (à MQn) de capacité mxp mots de x e.b. pour l'adressage de la mémoire MAI (à MAn), où x est le nombre d'e.b. permettant d'adresser mxp mots, et m le nombre de mémoire MB 1 d'un même groupe. t,s

- dans une mémoire MQS de capacité 256 mots de y e.b. où y est le nombre d'e.b. permettant d'adresser nxp mots.

Ces adresses de lecture, ainsi que l'adressage d'écriture des mémoires de marquage sont fournies par un calculateur par l'intermédiaire d'une logique de la connexion LX. Les adresses d'écriture des mémoires ME, MA, à MAn, MB, à MBn et de lecture des mémoires de marquage ainsi que les adresses de lecture et d'écriture de la mémoire sortante et des multiplexeurs-démultiplexeurs MDX, à MDXro sont fournies par un adresseur AD piloté par une horloge (figure 2).

A l'entrée de chaque mémoire, le choix du mode d'adressage est effectué à l'aide d'un aiguilleur représenté sur les figures 4-5. Sur la figure 1 ont été représentées d'une part dans chaque module des logiques de signalisation LS incluant aussi bien les logiques enregistreurs reliées au réseau de connexion comme les lignes réseau, que les logiques joncteurs pour la supervision des communications, et d'autre part, une logique de concentration LC située dans l'équipement commun EC destinée à gérer les liaisons entre les logiques de signalisation et le calculateur.

La figure 2 montre le détail d'un module M, à Mm et de la partie de l'équipement commun EC qui lui est associée, pour un réseau comportant 16 modules et 16 groupes. La capacité d'un groupe est dans cet exemple de 512 et l'adresseur AD délivre 512 adresses sous la forme de 9 e.b. A à I émis en parallèle (fils a à i) avec une période fixée à 1,5 (xs, soit un cycle complet de 768 (xs. Pour permettre le chargement des mots mémoire ME à 4 e.b., chaque ligne entrante est adressée toutes les 192 [is à l'aide des poids DEFG de l'adresseur (fils d à g).

Le réseau introduit donc une distorsion de 192 (xs sur les signaux entrants. Les temps indiqués ont été choisis pour une application télégraphique. La distorsion relative pour des moments de code de 20 ms est ainsi toujours inférieure à 1 %. Le signal d'horloge de 1,5 [is est un signal carré divisé en deux phases TA et TA et les passages d'informations sur les bus ont lieu à l'une de ces phases. Par exemple une mémoire écrite en TA sera lue en TA et la mémoire suivante écrite en TA sera lue en TA etc. .. L'adressage d'écriture de ME et de lecture de MS est effectué tous les 8 temps d'horloge, c'est-à-dire par exemple lorsque les poids A, B, C de l'adresseur sont simultanément au niveau 1 (figure 3) à un instant t=A.B.C.

Dans chaque module du réseau de connexion, l'étage multiplexeur d'entrée MXE est formé de seize multiplexeurs et la mémoire entrante ME est divisée en seize modules mémoire reliés chacun à la sortie d'un multiplex par une liaison CEI à CE16. Un module mémoire, d'une capacité de seize mots de 4 e.b., est représenté figure 4. Il comporte un registre RE formé de quatre bascules de type D (D1 à D4) ayant en commun l'entrée d'horloge H. Les sorties Q des bascules sont reliées à l'entrée de la mémoire (poids BO à B3). La sortie mémoire est reliée à la sortie 4 fils (S), commune aux seize modules mémoires, par des portes PI à P4 validées à l'instant TA correspondant à une lecture. L'entrée EE de la bascule D1 est reliée à la sortie du multiplexeur correspondant, par l'un des canaux CEI à CE16. Les entrées des bascules D2, D3, D4 sont reliées respectivement aux sorties de poids BO, Bl, B2 de la mémoire de manière à introduire un décalage des informations à chaque opération d'écriture.

L'adressage mémoire A est reçu par l'intermédiaire d'un aiguilleur Ail contrôlé par le signal TA permettant le choix entre adresse de lecture L et d'écriture EC. Un second aiguilleur AI2 également contrôlé par TA permet de valider l'accès au module mémoire soit, en écriture pour TA = 0, pour une polarité + 5 V sur tous les modules mémoires soit en lecture par une polarité de validation sur un seul module mémoire adressé par la mémoire de marquage MQE (signal VM).

L'entrée d'horloge H du registre RE est alimentée à l'instant hl appartenant à l'intervalle défini par les conditions t = 1, TA = 0. L'entrée C d'autorisation d'écriture de la mémoire est validée à l'instant h2 consécutif à hl et appartenant au même intervalle (figure 3).

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La mémoire sortante MS a une structure analogue mais inversée par rapport au sens de circulation des informations (figure 5). L'entrée ES d'un module mémoire attaque l'entrée de la mémoire MS à travers un aiguilleur AI3, et la sortie 4 fils est reliée à l'entrée du registre RS. La sortie S du module mémoire vers un canal de sortie CSI à CS16 est prise sur la sortie de poids B3 de la mémoire. La sortie du registre est ramenée à l'entrée de l'aiguilleur AI3 avec décalage d'un poids binaire de chaque fil. La validation du module mémoire est effectuée, comme dans le cas de la mémoire entrante, par l'intermédiaire d'un aiguilleur AI4 permettant soit la validation d'un seul module (signal VM) au moment de l'écriture (TA = 1), soit la validation en lecture de tous les modules ensembles (signal + 5 Volts) pour TA = 0.

La commande d'écriture (C) est donnée dans deux types de conditions:

— par le signal h2: A cet instant l'aiguilleur AI4 laisse passer le signal de validation + 5 Volts pour tous les modules, et l'aiguilleur AI3 est en position de recyclage du compteur du registre qui a donc lieu à une fréquence égale à celle du signal t

—par un signal h3 pris dans l'intervalle défini par les conditions TA = 1, A = 1. Ceci correspond à une écriture d'un seul module mémoire à partir de l'entrée ES, avec une fréquence de quatre fois celle du signal t.

En plus de sa modularité, le réseau suivant l'invention est facilement adaptable à des gammes de capacités d'ordres de grandeur très différents.

Par exemple, avec la technologie et l'organisation décrite ci-5 dessus, donnant une capacité des mémoires de groupe de 512 mots répartis en 16 mémoires de 32 mots, il est possible tout en conservant un réseau sans blocage de multiplier par 16 la capacité du central en utilisant le matériel suivant: —128 modules (128 X 224 lignes raccordées)

- une mémoire de groupe divisée en 128 mémoires de 4 mots (donc de capacité toujours égale à 512 mots)

-128 groupes, donnant une capacité mémoire de 512 mots pour les sous-groupes d'un même module. Pour établir sans blocage 256 liaisons à double sens par module, il est en effet nécessaire de pouvoir disposer de 512 chemins.

Dans certaines installations, et en particulier dans le cas de grands réseaux, la longueur de câble entre armoire de module et armoires de groupes est trop grande pour permettre simultanément la lecture de la mémoire entrante et l'écriture dans les mémoires de sous-groupes MAI à MAn. Il est possible dans ce cas de placer un registre tampon en sortie de chacune des mémoires ME.

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C

3 feuilles dessins

Claims (7)

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1. Réseau de connexion à multiplexage temporel utilisable en particulier dans un autocommutateur, desservant des lignes sur lesquelles sont échangés des signaux numériques et comportant un étage de mémoires d'entrée, un étage de mémoires de 5 sortie et un étage de mémoires de commutation divisé en groupes (Gl à Gn), ces mémoires étant adressées au moyen de compteurs d'adresse et de mémoires de marquage, caractérisé par le fait qu'il est organisé en modules (Ml à Mm) comportant chacun des équipements de ligne (TG), une mémoire d'entrée ni (ME) et une mémoire de sortie (MS) desservant ces équipements, et un sous-groupe de commutation de chacun des groupes de l'étage de commutation, formé d'une première mémoire (MAi) et d'une seconde mémoire (MBi), et par le fait que les liaisons entre étages comportent dans chaque module (Mj) 15 un bus entrant (BE) reliant la sortie de la mémoire d'entrée (ME) à l'entrée de ladite première mémoire (MAI à MAn) de chacun des sous-groupes de commutation appartenant audit module (Mj) et un bus sortant (BS) reliant l'entrée de la mémoire de sortie (MS) à la sortie de ladite seconde mémoire 20 (MBI à MBn) de chacun des sous-groupes, chaque groupe (Gl

à Gn) de l'étage de commutation comportant un bus de liaison (BL[ à BL„) connecté à la sortie de chacune des premières mémoires du groupe et à l'entrée de chacune des secondes mémoires du groupe. 25

2. Réseau de connexion suivant la revendication 1, de type sans blocage et dans lequel des communications à double sens sont réslisées par établissement d'un chemin dans chaque sens entre un équipement de ligne demandeur et un équipement de ligne demandé, caractérisé par le fait que les capacités totales 30 des premières mémoires (MAI à MAn) et des secondes mémoires (MBI à MBn) d'un même module sont respectivement au moins égales au double des capacités d'une mémoire d'entrée (ME) et d'une mémoire de sortie (MS).

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REVENDICATIONS

3. Réseau de connexion suivant la revendication 1, dans 35 lequel les données commutées par le réseau empruntent successivement le bus entrant (BE) du module auquel est reliée la ligne entrante, le bus de liaison (BLk) du groupe de commutation choisi (Gr) et le bus sortant (BS) du module auquel est reliée la ligne sortante, caractérisé par le fait que l'adressage des 40 mémoires est multiplexé, l'adresse de lecture de chaque mémoire émettrice vers l'un des bus étant inscrite dans une mémoire de marquage (MQE, MQ1 à MQn, MQS),et l'adresse d'écriture de chaque mémoire recevant des informations à partir de l'un des bus étant par un adresseur (AD). 45

4. Réseau de connexion suivant la revendication 1, dans lequel les lignes entrantes sont reliées à un étage multiplexeur d'entrée (MXE) comportant dans chaque module du réseau de connexion plusieurs multiplexeurs, caractérisé par le fait que dans chaque module du réseau de connexion la mémoire d'entrée (ME) est divisée en modules mémoires en nombre égal à celui des multiplexeurs, la sortie de chaque multiplexeur étant reliée par une liaison (CEI à CE16) à l'entrée d'un module mémoire, et par le fait qu'un même réseau de fils d'adressage (a à g) est relié en parallèle à tous les multiplexeurs et à un circuit d'adressage en écriture de tous les modules mémoires tandis qu'en lecture l'adressage est effectué à une fréquence plus élevée et sélectionne chaque module mémoire individuellement.

5. Réseau de connexion suivant la revendication 1, dans 60 lequel les lignes sortantes sont reliés à un étage de multiplexeur de sortie (DXS) comportant dans chaque module du réseau de connexion plusieurs démultiplexeurs, caractérisé par le fait que dans chaque module du réseau de connexion la mémoire de sortie (MS) est divisée en modules mémoires en nombre égal à ,,5 celui des démultiplexeurs, l'entrée de chaque démultiplexeur étant reliée par un liaison (CSI à CSI6) à l'entrée d'un module mémoire, et par le fait qu'un même réseau de fils d'adressage (d

à g) est relié en parallèle à tous les démultiplexeurs et à un circuit d'adressage de lecture de tous les modules mémoires, tandis qu'en écriture l'adressage est effectué à une fréquence plus élevée et sélectionne chaque module mémoire individuellement.

6. Réseau de connexion suivant la revandication 1, permettant la commutation de mots formés de k éléments binaires depuis les mémoires d'entrée (ME) jusqu'aux mémoires de sortie (MS), les bus (BE, BS, BL1 à BLn) comportant le nombre de fils k correspondants, caractérisé par le fait que l'entrée de chaque mémoire d'entrée (ME) est reliée à la sortie d'un registre (RE) à entrées et sorties en parallèle et de capacité égale à k éléments binaires, les éléments binaires étant reçus sur la première entrée (E) dudit registre, et les entrées de rang 2 à k étant reliées respectivement aux sorties de poids 1 à k-1 de la mémoire, de sorte que chaque mot mémoire contient k éléments binaires reçus à l'entrée du registre, rangés dans l'ordre chronologique.

7. Réseau de connexion suivant la revendication 1, permettant la commutation de mots formés de k éléments binaires depuis les mémoires d'entrée (ME) jusqu'aux mémoires de sortie (MS), les bus (BE, BS, BL1 à BLn) comportant le nombre de fils k correspondants, caractérisé par le fait que la sortie de chaque mémoire de sortie (MS) est reliée à l'entrée d'un registre (RS) à entrées et sorties parallèles et de capacité k, le mot d'entrée de la mémoire étant reçu à travers un aiguilleur (AI3) soit à partir d'une entrée (ES) reliée à la sortie d'un étage précédent (DXS), soit à la sortie du registre (RS) avec un décalage d'un rang, l'élément binaire de poids le plus élevé du mot mémoire étant émis à chaque cycle en sortie (S) vers une ligne sortante.