Die Erfindung betrifft ein Nachrichtennetz mit mehreren
Vermittlungsstellen zur Übertragung von adresscodierten Telegrammen zwischen den an die Vermittlungsstellen angeschlos senen Netzteilnehmern, mit Lesevorrichtungen für die Adres sen der ankommenden Telegramme in jeder Vermittlungsstelle und mit von diesen Lesevorrichtungen gesteuerten Wege leitungsschaltungen, die mit den Ausgangsleitungen der Vermittlungsstellen verbunden sind, wobei in jeder Vermittlungsstelle jeder Ausgangsleitung ein Wegeleitungswort zugeordnet ist und die in jedem Telegramm enthaltene Adresse aus der folgerichtigen Aneinanderreihung derjenigen Wegeleitungsworte gebildet ist, die den zu durchlaufenden Leitungen zuge ordnet sind, wobei die Öffnung einer Wegeleitungsschaltung zu der entsprechenden Ausgangsleitung durch das in einer Lesevorrichtung gelesene,
in der Adresse des Telegramms enthaltene und dieser Ausgangsleitung zugeordnete Wegeleitungswort gesteuert wird, und in jeder Vermittlungsstelle jeder Eingangsleitung eine Eingangsregisterschaltung und jeder Ausgangsleitung eine Ausgangsregisterschaltung zugeordnet ist.
Im Hauptpatent wird anhand von Fig. 3 die Funktionsweise der Vermittlungsstellen des Nachrichtennetzes beschrieben.
Die vorliegende Zusatzerfindung betrifft vor allem die Vermittlungsstellen. Die genannte Figur wird daher als Fig. 1 hier nochmals gezeigt. Sie zeigt als Beispiel die Vermittlungsstelle 104, die über die ankommenden Leitungen 14, 15, 16 und die abgehenden Leitungen 17, 18, 19 mit den benachbarten Vermittlungsstellen verbunden ist.
Die wichtigsten Einheiten der Vermittlungsstelle sind die Eingangsspeicher 1 und 2, eine Zeitmultiplexer-Einrichtung 4 und die Ausgangsspeicher 5 und 6. Die Rahmensynchronisatoren 3 stellen für jeden Eingang den durch einen Pfeil gekennzeichneten Rahmentakt y fest und steuern mit diesem die jeweils zugehörigen Eingangsspeicher 1. In den drei Festwertspeichern 7 sind die Wegeleitungsworte i, a und d für die Ausgangsleitungen zu den benachbarten Vermittlungsstellen gespeichert.
Im Hauptpatent ist die Funktionsweise der Vermittlungsstelle eingehend beschrieben, wobei jedoch auf schaltungstechnische Einzelheiten verzichtet ist. Die Aufgabe der vorliegenden Zusatzerfindung besteht daher darin, ergänzend zur Haupterfindung wesentliche Einzelheiten der Vermittlungsstellen eingehender darzulegen.
Danach ist das Nachrichtennetz dadurch gekennzeichnet, dass in jeder Vermittlungsstelle die Ausgänge der Eingangsregister je an einen Eingang einer Multiplex-Sammelleitung angeschlossen sind, dass die diversen Ausgänge der Multiplex-Sammelleitung je an die Eingänge von Ausgangsregistern und diesen zugeordnete Lesevorrichtungen, in denen das der jeweiligen Ausgangsleitung zugeordnete Wegeleitungswort gespeichert ist, angeschlossen sind, derart, dass bei Übereinstimmung des Wegeleitungswortes in einer der Lesevorrichtungen mit dem Wegeleitungswort an einer bestimmten Stelle der Adresse eines Telegramms, dieses Telegramm auf die entsprechende Ausgangsleitung übertragbar ist.
Im folgenden wird die Erfindung anhand von zwei weiteren Figuren beispielsweise beschrieben. Es zeigen:
Fig. 2 den Eingangskreis der Eingangsleitung 14 sowie den Multiplexer 4 und die Sammelleitung 10 der in Fig. 1 gezeigten Vermittlungsstelle.
Fig. 3 den Ausgangskreis der Ausgangsleitung 18.
In Fig. 2 erreichen über die ankommende Leitung14, die als konventionelle PCM Leitung ausgebildet ist, im Takt y ununterbrochen Bits ein Eingangsschieberegister 1. Eine Rahmensyn- chronisation 3 ordnet die Bits zu Blöcken L von je acht Bits, wie dies aus der PCM-Technik bekannt ist. Hierdurch gelangen nacheinander jeweils acht zusammengehörige, einen Block bildende Bits in das Schieberegister 1. Über acht UND-Tore 51.1 bis 51.8 wird der Inhalt des Schieberegister 1 nach jeweils acht Bits parallel auf Leitungen 52.1 bis 52.8 ausgelesen, wozu ein Steuerimpuls über eine Steuerleitung 31 von der Rahmensynchronisation 3 abgegeben wird. Entsprechend dem Inhalt des Schieberegisters 1 liegen damit auf den Leitungen 52.1 bis 52.8 die Signale logisch 1 oder 0 an.
Die Blöcke L werden unterschiedslos nacheinander in ein Register 2 eingespeichert, das als acht-Bits-paralleles First-in First-out-Speicherregister (FIFO) ausgebildet ist, dessen Kapazität zwei vollständige Telegramme maximaler Länge umfasst. Gleichzeitig wird die Bedeutung aller Blöcke L geprüft. Hierzu bilden zwei Tore 53 und 54 die Bitkombination Signalisierung bzw. Nur Füllbits nach. Sie geben damit bei Beginn eines Telegramms (Tor 53) oder nach Durchlauf eines Telegramms (Tor 54) über Leitungen 33 bzw. 34 jeweils ein Signal an eine Zähl- und Steuereinheit 35 ab. Diese Einheit 35 erhält weiter über die Steuerleitungen 31 den Rahmensynchronisationstakt, so dass durch einfache logische Verknüpfungen der Beginn, die Länge und das Ende von Telegrammen festgestellt werden kann.
Ist ein Telegramm vollständig im First-in-First-out-Register 2 enthalten, so gibt die Zähl- und Steuereinheit 35 über eine
Leitung 36 eine entsprechende Meldung an die Steuerung 37.
Diese Steuerung 37 bildet einen Teil eines Zeitmultiplexers, der der Zeitmultiplexereinheit 4 im Hauptpatent entspricht. Sie erhält weiter auch über die Leitungen 36= 36", 36"' in unregel- mässigen Zeitabständen entsprechende Meldungen von den in
Fig. 2 nicht gezeigten anderen Eingangskreisen der ankommen den PCM-Leitungen (15, 16 und 12 in Fig. 1).
Die Steuerung 37 gibt in zyklischer Reihenfolge, jedoch jeweils nur bei Vorliegen einer Meldung auf den entsprechenden Leitungen 36, 36', 36", 36"', Steuersignale an die Leitungen 38 und 39, und 39', 38" und 39" bzw. 38"' und 39"' ab.
Der Ausgang des Registers 2 ist mit den Leitungen 56.1 bis 56.8 über die durch die Leitung 38 gesteuerten UND-Tore 55.1 bis 55.8 verbunden. Das erste Steuersignal auf Leitung 38 öffnet parallel alle UND-Tore 55.1 bis 55.8, wodurch die Bits des ersten Telegrammblocks L bitparallel aus dem Register 2 auf die Leitungen 56.1 bis 56.8 gelangen. Nachdem die Tore 55.1 bis 55.8 wieder geschlossen sind, schiebt ein Signal auf der Leitung 39, die mit dem Register 2 verbunden ist, den Inhalt des First-in-First-out-Registers 2 um eine Stelle weiter, worauf durch Öffnen der Tore 55.1 bis 55.8 der zweite Telegrammblock auf die Leitungen 56.1 bis 56.8 gelangt. Dieser Vorgang wiederholt sich so lange, bis das gesamte Telegramm auf die Leitungen 56.1 bis 56.8 ausgelesen ist.
Hierauf schaltet die Steuerung 37 auf den nächsten, nicht gezeigten Eingangskreis und die ihm zugeordneten Steuerleitungen 38' und 39' um.
Die Leitungen 56.1 bis 56.8 bilden zusammen die Multiplex-Sammelleitung 10 von Fig. 1, die mit dem Takt x betrieben wird und auf der bitparallel und blockseriell nacheinander die Telegramme aller ankommenden PCM-Leitungen erscheinen.
Sobald ein Block L nur Füllbits enthält, wird er durch Vorschubsignale der Zähl- und Steuereinheit 35, die auf eine mit dem Register 2 verbundene Leitung 40 gegeben werden, innerhalb des First-in-First-out-Register 2 so verschoben, dass er schlussendlich vernichtet wird und nicht auf die Leitungen 56.1 bis 56.8 gelangt.
Fig. 3 zeigt den der Ausgangsleitung 18 zugeordneten Ausgangskreis der Vermittlungsstelle. An die durch die acht parallel verlaufenden Leitungen 56.1 bis 56.8 gebildete Multi- plexleitung 10 sind folgende Einheiten angeschlossen: acht UND-Tore 61.1 bis 61.8, acht UND-NICEiT-Tore 62.1 bis 62.8, ein Tor 63, das die Bitkombination Signalisierung nachbildet und identisch ist mit dem Tor 53 von Fig. 2 und ein Tor 64, das die Bitkombination Nur Füllbits nachbildet und identisch ist mit dem Tor 54 von Fig. 2. Das Tor 63 ist mit einer Steuereinheit 65 verbunden, die über eine Leitung 66 alle Tore 61 und 62 steuert und weiter mit einer Steuereinheit 67 verbun den ist.
Die Steuereinheit 67 erhält weitere Signale von einem
Tor 68, welches dasjenige Wegeleitungswort nachbildet, das dem gezeigten Ausgangskreis zugeordnet ist. Das in Fig. 3 beispielsweise gezeigte Tor 68 besitzt vier Eingänge und bildet z. B. das Wegeleitungswort a nach.
Der Ausgangskreis besitzt weiter zwei Register 5.1 und 5.2 für je acht Bits, die dem Ausgangsschieberegister 5 des Haupt patentes etnsprechen. Ein Schieberegister 6.1 für 12 Bits und ein First-in-First-out-Register 6.2 entsprechen analog dem
Ausgangsschieberegister 6 des Hauptpatentes. Ein einen
Parallel/Seriell-Wandler bildendes Schieberegister 75 und eine
Steuerung 74 für die Register 6.2 und 75 vervollständigen die
Anordnung.
Über die Multiplexleitung 10 bzw. die Leitungen 56.1 bis
56.8 gelangen alle Telegramme zu den Toren 61, 62, 63 und 64.
Die Tore 61.1 bis 61.8 sind im allgemeinen offen, die Tore 62.1 bis 62.8 gesperrt. Hierdurch werden nacheinander alle Blöcke L in das Register 5.1 eingeschrieben und durch den nachfolgen den Block wieder überschrieben.
Sobald das Tor 63 jedoch den Beginn eines Telegramms, gekennzeichnet durch die Kombination Signalisierung , regi striert, werden die UND-Tore 61.1 bis 61.8 über die Steuerein heit 65 und die Leitung 66 gesperrt und gleichzeitig die UND
NICHT-Tore 62.1 bis 62.8 geöffnet. Hierdurch wird jeweils der zweite Telegrammblock, der nach dem Hauptpatent das zu lesende Wegeleitungswort enthält, in das Register 5.2 einge schrieben. Gleichzeitig erfolgt der Vergleich des ersten Wege leitungswortes der Telegrammadresse mit der Nachbildung dieses Wortes durch das Tor 68. Ist der Vergleich negativ, so erfolgt keine Reaktion.
Ist der Adressen-Vergleich dagegen positiv, stimmen also das Wegeleitungswort der Telegrammadresse und die Nachbildung überein, so entsteht am Ausgang des Tores 68 ein Signal. Hierdurch öffnet die Steuereinheit 67 alle UND-Tore
68.1 bis 68.12 und der Inhalt der Register 51. und 5.2 wird bis auf die das Wegeleitungswort darstellenden Bits parallel in das
Schieberegister 6.1 übertragen.
Die Steuereinheit 65 stellt stets unabhängig vom Adressenvergleich für den dritten und alle nachfolgenden Telegrammblöcke den ursprünglichen Zustand der Tore 61.1 bis 61.8 und 62.1 bis 62.8 wieder her. Hierdurch gelangen dieser dritte und die weiteren Blöcke wieder in das Register 5.1.
Bei positivem Adressen-Vergleich gibt die Steuereinheit 67 im Anschluss an das Übertragen des Registerinhalts von Register 5.1 und 52. nach 6.1 über eine Leitung 69 eine Taktfolge von 12 Bits ab, wodurch der gesamte Inhalt vom Schieberegister 6.1 seriell in das First-in-First-out-Register 6.2 übertragen wird.
Im Rhythmus der über die Leitungen 56.1 bis 56.8 ankommenden Telegrammblöcke erfolgt nun das Einschieben der Blöcke in das Schieberegister 6.1 und das serielle Übertragen in das Register 6.2. Hierzu öffnet die Steuereinheit 67 jeweils die UND-Tore 68.1 bis 68.12 und gibt anschliessend eine Taktfolge von 8 Bits über eine Leitung 70 an das Schieberegister 6.1 ab.
Dieser Arbeitsverlauf wird unterbrochen, sobald entweder die Steuerung 65 über die Leitung 66 den Beginn eines neuen Telegramms meldet oder das Tor 64 einen Nur Füllbits Block.
Die Steuerung 74 steuert das Auslesen der Telegramme aus dem First-in-First-out-Register 6.2. Hierzu werden die Telegramme blockweise parallel in das Schieberegister 75 übertragen und anschliessend mit dem Takt y auf die Ausgangsleitung 18 geschoben. Wenn kein Telegramm im Register 6.2 enthalten ist, dann sorgt die Steuerung 74 für das Aussenden von Nur Füllbits -Blöcken.
The invention relates to a communication network with several
Switching centers for the transmission of address-coded telegrams between the network subscribers connected to the switching centers, with reading devices for the addresses of the incoming telegrams in each switching center and with path line circuits controlled by these reading devices, which are connected to the output lines of the switching centers, with each switching center each A routing word is assigned to the output line and the address contained in each telegram is formed from the sequential stringing of those routing words that are assigned to the lines to be passed through, whereby the opening of a routing circuit to the corresponding output line by the read in a reading device,
routing word contained in the address of the telegram and assigned to this output line is controlled, and an input register circuit is assigned to each input line in each exchange and an output register circuit is assigned to each output line.
In the main patent, the mode of operation of the switching centers of the communications network is described with reference to FIG.
The present additional invention relates primarily to the switching centers. The figure mentioned is therefore shown here again as FIG. 1. As an example, it shows the switching center 104, which is connected to the neighboring switching centers via the incoming lines 14, 15, 16 and the outgoing lines 17, 18, 19.
The most important units of the exchange are the input memories 1 and 2, a time division multiplexer 4 and the output memories 5 and 6. The frame synchronizers 3 determine the frame cycle y marked by an arrow for each input and control the associated input memory 1. In with this the three read-only memories 7 store the routing words i, a and d for the output lines to the neighboring exchanges.
In the main patent, the functionality of the exchange is described in detail, although circuit details are omitted. The task of the present additional invention is therefore to present essential details of the switching centers in addition to the main invention.
According to this, the communications network is characterized in that in each exchange the outputs of the input registers are each connected to an input of a multiplex bus, that the various outputs of the multiplex bus are each to the inputs of output registers and reading devices assigned to them, in which the respective Output line assigned routing word is stored, are connected in such a way that if the routing word in one of the reading devices matches the routing word at a specific point in the address of a telegram, this telegram can be transmitted to the corresponding output line.
In the following the invention is described by way of example with reference to two further figures. Show it:
FIG. 2 shows the input circuit of the input line 14 as well as the multiplexer 4 and the bus 10 of the exchange shown in FIG.
3 shows the output circuit of the output line 18.
In FIG. 2, bits continuously reach an input shift register 1 via the incoming line 14, which is designed as a conventional PCM line, in the cycle y. A frame synchronization 3 assigns the bits to blocks L of eight bits each, as in PCM technology is known. As a result, eight bits that belong together and form a block enter the shift register 1. Via eight AND gates 51.1 to 51.8, the content of the shift register 1 is read out parallel to lines 52.1 to 52.8 after eight bits each, including a control pulse via a control line 31 from the frame synchronization 3 is output. In accordance with the content of the shift register 1, the logical 1 or 0 signals are thus present on the lines 52.1 to 52.8.
The blocks L are stored one after the other without distinction in a register 2, which is designed as an eight-bit parallel first-in first-out memory register (FIFO), the capacity of which comprises two complete telegrams of maximum length. At the same time, the meaning of all blocks L is checked. For this purpose, two gates 53 and 54 simulate the bit combination signaling or only filler bits. At the start of a telegram (gate 53) or after a telegram has passed (gate 54), they transmit a signal to a counting and control unit 35 via lines 33 and 34, respectively. This unit 35 also receives the frame synchronization clock via the control lines 31, so that the beginning, the length and the end of telegrams can be determined by simple logical links.
If a telegram is completely contained in the first-in-first-out register 2, the counting and control unit 35 outputs a
Line 36 sends a corresponding message to controller 37.
This controller 37 forms part of a time division multiplexer which corresponds to the time division multiplexer unit 4 in the main patent. It also receives corresponding messages at irregular time intervals via the lines 36 = 36 ", 36" 'from the in
Fig. 2, not shown, other input circuits of the arriving PCM lines (15, 16 and 12 in Fig. 1).
The controller 37 sends control signals to the lines 38 and 39, and 39 ', 38 "and 39" or in a cyclical sequence, but only when there is a message on the corresponding lines 36, 36', 36 ", 36" '. 38 "'and 39"'.
The output of the register 2 is connected to the lines 56.1 to 56.8 via the AND gates 55.1 to 55.8 controlled by the line 38. The first control signal on line 38 opens all AND gates 55.1 to 55.8 in parallel, whereby the bits of the first telegram block L arrive bit-parallel from register 2 to lines 56.1 to 56.8. After the gates 55.1 to 55.8 are closed again, a signal on the line 39, which is connected to the register 2, shifts the content of the first-in-first-out register 2 by one place, whereupon by opening the gates 55.1 up to 55.8 the second telegram block arrives on lines 56.1 to 56.8. This process is repeated until the entire telegram has been read on lines 56.1 to 56.8.
The controller 37 then switches to the next, not shown, input circuit and the control lines 38 'and 39' assigned to it.
The lines 56.1 to 56.8 together form the multiplex bus 10 of FIG. 1, which is operated with the clock x and on which the telegrams of all incoming PCM lines appear one after the other, bit-parallel and block-serial.
As soon as a block L contains only filling bits, it is shifted within the first-in-first-out register 2 by feed signals from the counting and control unit 35, which are placed on a line 40 connected to the register 2, so that it is finally is destroyed and does not reach lines 56.1 to 56.8.
3 shows the output circuit of the exchange assigned to the output line 18. The following units are connected to the multiplex line 10 formed by the eight parallel lines 56.1 to 56.8: eight AND gates 61.1 to 61.8, eight AND-NICEiT gates 62.1 to 62.8, one gate 63 which simulates the bit combination of signaling and is identical is connected to the gate 53 of FIG. 2 and a gate 64, which simulates the bit combination only filler bits and is identical to the gate 54 of FIG. 2. The gate 63 is connected to a control unit 65, which via a line 66 all gates 61 and 62 controls and is further connected to a control unit 67.
The control unit 67 receives further signals from a
Gate 68, which simulates that routing word that is assigned to the output circle shown. The gate 68 shown in Fig. 3, for example, has four entrances and forms z. B. the direction word a after.
The output circuit also has two registers 5.1 and 5.2 for eight bits each, which correspond to the output shift register 5 of the main patent. A shift register 6.1 for 12 bits and a first-in-first-out register 6.2 correspond analogously to this
Output shift register 6 of the main patent. One one
Parallel / serial converter forming shift register 75 and a
Control 74 for registers 6.2 and 75 complete the
Arrangement.
Via the multiplex line 10 or the lines 56.1 to
56.8, all telegrams are sent to gates 61, 62, 63 and 64.
The gates 61.1 to 61.8 are generally open, the gates 62.1 to 62.8 are locked. As a result, all blocks L are written one after the other into register 5.1 and overwritten again by the following block.
However, as soon as the gate 63 registers the beginning of a telegram, characterized by the combination of signaling, the AND gates 61.1 to 61.8 are blocked via the control unit 65 and the line 66 and at the same time the AND
NOT gates 62.1 to 62.8 are open. As a result, the second telegram block, which according to the main patent contains the routing word to be read, is written into register 5.2. At the same time, the comparison of the first route line word of the telegram address with the simulation of this word takes place through gate 68. If the comparison is negative, there is no reaction.
If, on the other hand, the address comparison is positive, i.e. if the routing word of the telegram address and the simulation match, a signal is generated at the output of gate 68. As a result, the control unit 67 opens all AND gates
68.1 to 68.12 and the contents of registers 51st and 5.2 are saved in parallel to the bits representing the routing word
Transferring shift register 6.1.
The control unit 65 always restores the original state of the gates 61.1 to 61.8 and 62.1 to 62.8 for the third and all subsequent telegram blocks, regardless of the address comparison. As a result, this third and the other blocks are returned to register 5.1.
If the address comparison is positive, the control unit 67 emits a clock sequence of 12 bits via a line 69 following the transfer of the register contents from registers 5.1 and 52 to 6.1, whereby the entire contents of the shift register 6.1 are serially transferred to the first-in-first -out register 6.2 is transferred.
In the rhythm of the incoming telegram blocks via lines 56.1 to 56.8, the blocks are now pushed into the shift register 6.1 and the serial transfer into the register 6.2. For this purpose, the control unit 67 opens the AND gates 68.1 to 68.12 and then outputs a clock sequence of 8 bits via a line 70 to the shift register 6.1.
This work sequence is interrupted as soon as either the controller 65 reports the beginning of a new telegram via the line 66 or the gate 64 reports a block of only fill bits.
The controller 74 controls the reading out of the telegrams from the first-in-first-out register 6.2. For this purpose, the telegrams are transmitted block by block in parallel to the shift register 75 and then shifted to the output line 18 with the clock y. If there is no telegram in register 6.2, then the controller 74 ensures that only filler bits are sent out.