W O 97/07593 PCT~R96/01240 PROCEDE D'FXPLOITATION DU SIGNAL DE SORTIE D'UN CAPTEUR
OU D'UN CONVt~ I l~:~;EUR RECEVANT UNE ENERGIE
- IMPULSIONNELLE INTERMITTENTE, ET DISPOSITIF DE MISE EN
OEUVRE
La présente invention se rapporte à un procédé d'exploitation du signal de sortie d'un capteur ou d'un convertisseur recevant une énergie impulsionnelle intermittente, et à un dispositif de mise en oeuvre.
Lorsqu'un capteur tel qu'un photodétecteur couplé à une fibre optique reçoit un train d'impulsions optiques, il les traduit en impulsions électriques. La valeur moyenne de ces impulsions électriques n'est pas constante. Elle est liée d'une part à l'occurrence (la cadence) et aux niveaux des différentes impulsions optiques reçues et, d'autre part, elle fluctue en fonction du courant d'obscurité, caractéristique variable du photodétecteur 15 (en fonction de la température notamment). Ces impulsions électriques restituées par l'élément de conversion opto-électrique présentent donc une valeur d'offset (composante continue) non stable durant la phase de réception des informations physiques. Le risque étant la non détection d'une ou plusieurs impulsions optiques utiles de faible niveau arrivant au capteur 20 avec pour conséquence la perte d'informations logiques. Ceci peut être le cas par exemple d'un système à bus optique auquel sont raccordés plusieurs équipements distants les uns des autres. Les impulsions optiques émises par un équipement proche de l'équipement récepteur ont un niveau suffisant pour être facilement exploitées par l'équipement récepteur tandis WO 97/07593 PCT ~ R96 / 01240 METHOD FOR OPERATING THE OUTPUT SIGNAL OF A SENSOR
OR OF A CONVt ~ I l ~: ~; EUR RECEIVING ENERGY
- INTERMITTENT IMPULSE, AND IMPLEMENTATION DEVICE
ARTWORK
The present invention relates to a method of operating the output signal from a sensor or converter receiving energy intermittent pulse, and an implementation device.
When a sensor such as a photodetector coupled to a fiber optical receives a train of optical pulses, it translates them into pulses electric. The average value of these electrical pulses is not constant. It is linked on the one hand to the occurrence (cadence) and to the levels of the different optical pulses received and, on the other hand, it fluctuates in function of the dark current, variable characteristic of the photodetector 15 (depending on the temperature in particular). These electrical impulses returned by the opto-electric conversion element therefore have a offset value (DC component) not stable during the receiving physical information. The risk being the non-detection of a or several low level useful optical pulses arriving at the sensor 20 with the consequence of the loss of logical information. This may be the case for example of an optical bus system to which are connected several devices distant from each other. Optical pulses emitted by equipment close to the receiving equipment have a level sufficient to be easily operated by the receiving equipment while
2~ que celles émises par un équipement distant ont un niveau plus faible, et lorsque l'écart entre niveaux extrêmes atteint ou dépasse 24 dB, les impuisions optiques les plus faibles arrivant aussitôt après des impulsions de niveau élevé peuvent ne pas être prises en compte, comme précisé ci-dessus. La réciproque s'applique aussi pour des impulsions optiques les plus élevées arrivant aussitôt après des impulsions de niveau faible.
La présente invention a pour objet un procédé permettant dans un système récepteur d'énergie impulsionnel le de prendre en compte des impulsions de faible niveau, et en particulier les premières d'entre elles, arrivant aussitôt après un train d'impulsions de niveau élevé et 2 ~ that those emitted by a remote device have a lower level, and when the difference between extreme levels reaches or exceeds 24 dB, the weakest optical impulses arriving immediately after impulses high level may not be taken into account, as specified above above. The converse also applies for optical pulses the higher arriving immediately after low level pulses.
The present invention relates to a method allowing in a impulse energy receiving system the to take into account low-level pulses, and in particular the first of them, arriving immediately after a high level pulse train and
3~ réciproquement. Elle concerne la capacité du système récepteur à tenir compte de ces di~Férents niveaux de manière relative pour des impulsions successives et de manière absolue vis-à-vis de la composante continue variable de l'information physique reçue. La présente invention a également pour objet un dispositif de mise en oeuvre d'un tel procédé, dispositif qui soitsimple, fiable et restitue fidèlement de façon reproductible les inrur,,,dlions 5 logiques à partir des scénarios de réception.
Le procédé conrc,r",e à l'invention est cardcLérisé par le fait que lors de la réce~lion de l'énergie, on restitue normalement les impulsions électriques issues du capteur ou convertisseur, et qu'en dehors des périodes de réception de l'énergie, on s'asservit à une valeur déterminée en 10 fonction du niveau de sortie du capteur. De façon avantageuse, la valeur déterminée correspond au niveau de sortie du capteur ou convertisseur en l'absence de réception.
Ce dispositif comporte donc deux phases de fonctionnement: la première phase de compensation d'offset, notamment à la mise sous tension 5 et pendant les périodes d'inactivité du bus. La seconde phase d'~ccioisition par échantillonnage de l'information physique reçue, d'analyse et de restitution.
Le dispositif co"~on~e à l'invention comporte à la sortie du capteur ou convertisseur un circuit d'asservissement de la tension de sortie 20 de ce capteur ou convertisseur.
La présente invention sera mieux comprise à la lecture de la description détailiée de plusieurs modes de réalisation, pris à titre d'exemples non limitatifs et illustrés par le dessin annexé, sur lequel:
- la figure 1 est un schéma de principe d'un dispositif d'acquisition d'impulsions et de correction d'offset conforme à l'invention, - la figure 2 est un bloc-diagramme de l'un des circuits du dispositif de la figure 1, - la figure 3 est un bloc-diagramme d'un circuit de contrôle d'offset du dispositif de la figure 1, dans une version numérique, et - la figure 4 est le bloc-diagramme d'une version simplifiée, analogique, du circuit de contrôle d'offset du dispositif de la figure 1.
La présente invention est décrite ci-dessous en référence à un convertisseur optique/électrique relié à un bus optique, multiplexé tel que le bus ARINC 629, mais il est bien entendu qu'elle n'est pas limitée à une telle application, et qu'elle peut être mise en oeuvre dans de nombreux domaines , W O 97/07593 PCTnFR96/01240 signalisation d'erreur de forme des impulsions reçues et le circuit 12 de surveillance de cohérence de niveau dans un même message (toutes les impulsions d'un même message, donc provenant d'une même source doivent avoir sensiblement la même amplitude) reconnaissent comme bonnes les impulsions reçues.
La sortie du circuit 10 est reliée à un circuit 13 d'échantillonnage, lui-même relié à un circuit 14 de détection d'erreurs de synchronisation et d'erreurs de collision (chevauchement d'impulsions) entraînant le déclenchement de la surveillance temporelle. La sortie du circuit 10 est 10 également reliée à un détecteur de phase 15 dont l'entrée de séquencement est reliée à un générateur de signaux d'horloge 16 (fournissant des signaux à une période de 1~0 ,us dans le présent exemple). Les sorties "retard de phase" et "avance de phase" du détecteur 1~ sont reliées aux entrées de commande d'un générateur de signaux d'horloge 17 (fournissant des signaux avec une période de 250 nanosecondes dans le présent exemple) dont la sortie est reliée à l'entrée de séquencement du circuit 13. La sortie du circuit 10 est enfin reliée à un détecteur d'activité de bus 18 (détectant enfait les phases d'inactivité sur le bus) dont la sortie est reliée à l'entrée d'inhibition/activation de l'horloge 17. Lorsque le bus est inactif, il y a 20 désactivation de l'échantillonnage et de la restitution effectues par le circuit 13, I'information logique alors restituée (RXI, RXN) étant au niveau bas. Bien entendu, les périodes d'inactivité du bus doivent être coherentes en durée avec les spécifications du protocole du bus, c'est-à-dire avec les limites de durée du "gap intermessage" du bus (protocole ARINC 629 dans le cas 25 présent). C'est également le rôle du circuit 14 de surveillance de cohérence temporelle.
Le circuit 18 fournit en outre l'information directe "Bus Quiet"
utilisée par l'ensemble des circuits 8 de controle d'offset pour le lancement de chaque phase d'adaptation.
La détection de phase effectuée par le circuit 1~ et l'application d'une avance ou d'un retard sur l'horloge d'échantillonnage et de restitution de l'information logique sont nécessaires pour la compensation de la dérive de cette horloge.
On a représenté en figure 3 un mode de réalisation numérique du 35 circuit 8 de la figure 1. La borne d'entrée 19 de ce circuit est reliée à la sortie W O 97/07593 PCT~FR96/01240 signalisation d'erreur de forme des impulsions reçues et le circuit 12 de surveillance de cohérence de niveau dans un même message (toutes les impulsions d'un même message, donc provenant d'une même source doivent avoir sensiblement la même amplitude) reconnaissent comme bonnes les impulsions reçues.
La sortie du circuit 10 est reliee à un circuit 13 d'échantillonnage, lui-même relie à un circuit 14 de détection d'erreurs de synchronisation et d'erreurs de collision (chevauchement d'impulsions) entraînant le déclenchement de la surveillance temporelle. La sortie du circuit 10 est 0 également reliée à un détecteur de phase 15 dont l'entrée de séquencement est reliée à un générateur de signaux d'horloge 16 (fournissant des signaux à une période de 1~0 ,us dans le présent exemple). Les sorties "retard de phase" et "avance de phase" du détecteur 1~ sont reliées aux entrées de commande d'un générateur de signaux d'horloge 17 (fournissant des 15 signaux avec une période de 250 nanosecondes dans le présent exemple) dont la sor~ie est reliée à l'entrée de séquencement du circuit 13. La sortie du circuit 10 est enfin reliée à un détecteur d'activité de bus 18 (détectant enfait les phases d'inactivité sur le bus) dont la sortie est reliée à l'entrée d'inhibitioniactivation de l'horloge 17. Lorsque le bus est inactif, il y a 20 désactivation de l'échantillonnage et de la restitution effectués par le circuit 13, I'information logique alors restituée (RXI, RXN) étant au niveau ~as. E~ien entendu, les périodes d'inactivité du bus doivent etre cohérentes en durée avec les spécifications du protocole du bus, c'est-à-dire avec les limites de durée du "gap intermessage" du bus (protocole ARINC 629 dans le cas 25 présent). C'est également le rôle du circuit 14 de surveillance de cohérence temporelle.
Le circuit 18 fournit en outre l'information directe "Bus Quiet"
utilisée par l'ensemble des circuits 8 de contrôle d'offset pour le lancement de chaque phase d'adaptation.
La détection de phase effectuée par le circuit 15 et l'application d'une avance ou d'un retard sur l'horloge d'échantillonnage et de restitution de l'information logique sont nécessaires pour la compensation de la dérive de cette horloge.
On a représenté en figure 3 un mode de réalisation numérique du 35 circuit 8 de la figure 1. La borne d'entrée 19 de ce circuit est reliée à la sortie W O 97/07593 PCT~R96/01240 .~
du conv~llisseur 6. La borne 19 est reliée à trois circuits de détection de seuil, respectivement r~rerencés 20, 21 et 22. Le circuit 20 est réglé à un seuil en-~lesso~ls duquel les impulsions reçues sont estimées non significatives, pendant des périodes transitoires (en particulier a la mise sous tension du dis~osilil). Les circuits 21 et 22 sont réglés à des seuils se trouvant respectivement légèrement au-dessus et légèrement en-desso~ls d'une valeur égale à la tension de sortie établie du circuit en période d'inactivité sur la fibre 2.
La sortie du circuit 20 est reliée via un circuit 23 de détection de 10 phases transitoires à une première entrée d'une porte OU 24 dont la seconde entrée est reliée à un détecteur d'inactivité du bus, tel que le circuit18 de la figure 2. La sortie du OU 24 est reliée à l'entrée de validation d'un générateur d'impulsions d'horloge 25, à période de 200 ,us dans le présent exemple. La sortie du générateur 25 est reliée à l'entrée de signaux 15 d'horloge d'un registre d'accumulation 26.
Les sorties des circuits 21 et 22 sont respectivement reliées aux entrées "-" et "+" d'un additionneur 27 dont la sortie est reliée via un amplificateur 28 à une première entrée d'un additionneur 29 dont la seconde entrée est reliée à la sortie du registre 26. La sortie de l'additionneur 29 est20 reliée à l'entrée du registre 26 dont la sortie est également reliée à la borne de sortie 30 du circuit 8.
Le fonctionnement du dispositif décrit ci-dessus est le suivant.
Pendant les périodes de réception de trains d'impulsians circulant sur le bus optique 21 I'ensemble 8 est inhibé (I'horloge 2~ commandant le registre 26 2~ n'est pas validée par le signal de sortie du OU 24. du fait qu'il ne s'agit ni de la phase de mise sous tension ni d'une période d'inactivité du bus. Les impulsions optiques, converties en impulsions électriques par le capteur 3, échantillonnées par le convertisseur CAN 6 et contrôlées par l'ensemble 7, sont envoyées en tant que signaux (RXI, RXN) aux circuits d'exploitation, 30 non représentés, branchés en aval de l'ensemble 7.
Pendant la phase transitoire suivant immédiatement la mise sous tension ou pendant les périodes d'inactivité du bus 2, un signal logique de validation apparaît à la sortie de la porte OU 24, ce qui libère l'horloge 25 etvalide le registre 26. Lorsque l'amplitude des échantillons arrivant sur la 3~ borne 19 du circuit 8 se situe en-dehors de l'intervalle délimité par les seuils des circuits 21 et 22, il ap~.arait un signal sur l'une des sorties des circuits21 ou 22. Ce signal, amplifié en 28, est algébriquement ajouté au cG~ u ~.récede"t du registre 26. Ainsi, on obtient à la sortie 30 du circuit 8 un signal numérique qui, après conversion en signal analogique par le 5 conve,lisseur 9, permet d'asservir la composante continue du signal de sortie du circuit 4 à une valeur (légère,llel ll positive dans le cas présent) qui est telle que des impulsions, même de très faible amplitude, survenant après une courte période d'inactivité du bus 2, peuvent être prises en c~"l~le. En effet, après la dernière impulsion d'un train d'impulsions, le signal d'entrée 10 du convertisseur 6 est, en l'absence du circuit de l'invention, superposé à
une composante continue qui varie lentement par rapport à la période des impulsions, ce qui peut masquer des impulsions ultérieures survenant peu après. Par contre, grâce au circuit de l'invention, cette composante continue est asservie à une valeur légèrement positive qui permet de prendre en 5 cor"~le toutes les impulsions significatives (de niveau compris entre 6mV et 1,5 V dans le cas présent) survenant même peu de temps après la dernière impulsion d'un train.
On a représenté en figure 4 un mode de réalisation simplifié, à
circuits analogiques du circuit d'asservissement de l'invention. Sur cette 20 flgure, les mêmes éléments que ceux de la figure 3 sont affectés des mêmes références numériques. L'ensemble de circuits 8' comporte les mêmes éléme,lls 3, 4 et 5 que l'ensemble 8 de la figure 3. La sortie de l'additionneurest reliée à un amplificateur 31 dont la sortie est reliée d'une part à un comparateur 32, et d'autre part, via un commutateur 33, à l'entrée d'un 25 amplificateur intégrateur 34 remplaçant de manière partielle la fonctionnalité
du circuit 8 et du convertisseur CNA 9. La sortie du l'amplificateur 34 est reliée à l'entrée "-" de l'additionneur ~. La sortie du comparateur 32 est reliée à un ensemble de circuits 7' similaire à l'ensemble 7. La sortie de détection d'inactivité de bus de l'ensemble 7' est reliée à l'entrée de 30 commande du commutateur 33. Ce commutateur 33 est commandé de telle façon que lorsque le bus est actif, une tension nulle est appliquée à l'entrée de l'amplificateur 34 est dans un état inactif n'entraînant pas l'application d'une modification de la compensation d'offset, et que lorsque le bus est inactif, I'entrée de l'amplificateur 34 est reliée à la sortie de l'amplificateur 35 31.
-Le fonctionnement de i'ensemble 8' décrit ci-dessus est similaire à
celui de l'ensemble 8.
Pendant la réception des premières impulsions, I'entrée de l'amplificateur 34 est O volt, et assure le maintien de la valeur de l'offset élaborée durant la phase d'acquisition antérieure. Dès que le bus devient inactif, I'entrée de l'amplificateur 34 est commutée vers la sortie de l'amplificateur 31, effectuant la mesure de l'offset présent, ce qui force vers zéro la tension de sortie de l'amplificateur 31. Donc à la fin de la période d'inactivité du bus, la tension d'entrée de l'amplificateur 34 est pratiquement 10 nulle, il y a mémorisation par l'amplificateur dès le basculement du commutateur 33, et ainsi de suite. L'ensemble 8' est moins rapide que l'e"se"~ble de circuits 8, en particulier à cause des temps de réaction des amplificateurs 31 et 34, mais comprend moins de composants que ce dernier, et est ainsi moins onéreux que lui. 3 ~ vice versa. It concerns the capacity of the receiving system to hold account of these di ~ Ferent levels relatively for impulses successive and absolutely with respect to the continuous component variable of the physical information received. The present invention also relates to a device for implementing such a process, a device which is simple, reliable and faithfully reproduces reproducibly the inrur ,,, dlions 5 logics from reception scenarios.
The method conrc, r ", e to the invention is cardcLérisé by the fact that during the reception of the energy, we normally restore the impulses from the sensor or converter, and that outside energy reception periods, we control a value determined by 10 depending on the output level of the sensor. Advantageously, the value determined corresponds to the output level of the sensor or converter lack of reception.
This device therefore has two operating phases:
first offset compensation phase, especially at power-up 5 and during periods of bus inactivity. The second phase of ~ ccioisition by sampling the physical information received, analysis and restitution.
The device co "~ on ~ e to the invention comprises at the outlet of the sensor or converter an output voltage control circuit 20 of this sensor or converter.
The present invention will be better understood on reading the detailed description of several embodiments, taken as nonlimiting examples and illustrated by the appended drawing, in which:
- Figure 1 is a block diagram of an acquisition device of pulses and offset correction according to the invention, - Figure 2 is a block diagram of one of the circuits of device of FIG. 1, - Figure 3 is a block diagram of an offset control circuit of the device of FIG. 1, in a digital version, and FIG. 4 is the block diagram of a simplified version, analog, of the offset control circuit of the device of figure 1.
The present invention is described below with reference to a optical / electrical converter connected to an optical bus, multiplexed such as the ARINC 629 bus, but it is understood that it is not limited to such a application, and that it can be implemented in many fields , WO 97/07593 PCTnFR96 / 01240 error signaling of the pulses received and circuit 12 of level consistency monitoring in the same message (all impulses of the same message, therefore coming from the same source must have approximately the same amplitude) recognize as good the impulses received.
The output of circuit 10 is connected to a sampling circuit 13, itself connected to a circuit 14 for detecting synchronization errors and collision errors (overlapping pulses) resulting in triggering of time monitoring. The output of circuit 10 is 10 also connected to a phase detector 15 whose sequencing input is connected to a clock signal generator 16 (providing signals at a period of 1 ~ 0, us in this example). The "delay delay" outputs phase "and" phase advance "of the detector 1 ~ are connected to the inputs of control of a clock signal generator 17 (providing signals with a period of 250 nanoseconds in this example) whose output is connected to the sequencing input of circuit 13. The output of circuit 10 is finally connected to a bus activity detector 18 (actually detecting the phases of inactivity on the bus), the output of which is connected to the input for inhibiting / activating the clock 17. When the bus is inactive, there is 20 deactivation of the sampling and restitution performed by the circuit 13, the logical information then restored (RXI, RXN) being at the low level. Well of course, the periods of bus inactivity must be consistent in duration with the specifications of the bus protocol, i.e. with the limits of duration of the bus intermessage gap (ARINC 629 protocol in the case 25 present). It is also the role of the coherence monitoring circuit 14 temporal.
Circuit 18 also provides direct "Bus Quiet" information.
used by all offset control circuits 8 for launching of each adaptation phase.
Phase detection performed by circuit 1 ~ and the application an advance or a delay on the sampling and restitution clock logical information is required for drift compensation of this clock.
FIG. 3 shows a digital embodiment of the 35 circuit 8 of figure 1. The input terminal 19 of this circuit is connected to the output WO 97/07593 PCT ~ FR96 / 01240 error signaling of the pulses received and circuit 12 of level consistency monitoring in the same message (all impulses of the same message, therefore coming from the same source must have approximately the same amplitude) recognize as good the impulses received.
The output of circuit 10 is connected to a sampling circuit 13, itself connects to a circuit 14 for detecting synchronization errors and collision errors (overlapping pulses) resulting in triggering of time monitoring. The output of circuit 10 is 0 also connected to a phase detector 15 whose sequencing input is connected to a clock signal generator 16 (providing signals at a period of 1 ~ 0, us in this example). The "delay delay" outputs phase "and" phase advance "of the detector 1 ~ are connected to the inputs of control of a clock signal generator 17 (providing 15 signals with a period of 250 nanoseconds in this example) whose output is connected to the sequencing input of circuit 13. The output of circuit 10 is finally connected to a bus activity detector 18 (actually detecting the phases of inactivity on the bus), the output of which is connected to the input for inhibiting the activation of the clock 17. When the bus is inactive, there is 20 deactivation of the sampling and restitution performed by the circuit 13, the logical information then restored (RXI, RXN) being at the level ~ as. E ~ ien of course, the periods of bus inactivity must be consistent in duration with the specifications of the bus protocol, i.e. with the limits of duration of the bus intermessage gap (ARINC 629 protocol in the case 25 present). It is also the role of the coherence monitoring circuit 14 temporal.
Circuit 18 also provides direct "Bus Quiet" information.
used by all offset control circuits 8 for launching of each adaptation phase.
Phase detection performed by circuit 15 and the application an advance or a delay on the sampling and restitution clock logical information is required for drift compensation of this clock.
FIG. 3 shows a digital embodiment of the 35 circuit 8 of figure 1. The input terminal 19 of this circuit is connected to the output WO 97/07593 PCT ~ R96 / 01240 . ~
of the conv ~ llisseur 6. Terminal 19 is connected to three detection circuits of threshold, respectively r ~ referenced 20, 21 and 22. Circuit 20 is set to a threshold en- ~ lesso ~ ls of which the pulses received are estimated not significant, during transitional periods (in particular when the under tension of the dis ~ osilil). Circuits 21 and 22 are set to thresholds finding respectively slightly above and slightly below-lso ~ ls of a value equal to the established output voltage of the circuit in period inactivity on fiber 2.
The output of circuit 20 is connected via a circuit 23 for detecting 10 transient phases at the first entry of an OR 24 gate, the second input is connected to a bus inactivity detector, such as circuit 18 in Figure 2. The output of OR 24 is connected to the validation input of a clock pulse generator 25, period 200, us in the present example. The output of generator 25 is connected to the signal input 15 clock of an accumulation register 26.
The outputs of circuits 21 and 22 are respectively connected to inputs "-" and "+" of an adder 27 whose output is connected via a amplifier 28 at a first input of an adder 29 of which the second input is connected to the output of register 26. The output of adder 29 is connected to the input of register 26 whose output is also connected to the terminal output 30 of circuit 8.
The operation of the device described above is as follows.
During periods of reception of impulsian trains traveling on the bus optics 21 the set 8 is inhibited (the clock 2 ~ controlling the register 26 2 ~ is not validated by the output signal from OR 24. since it is neither the power-up phase or a period of bus inactivity. The optical pulses, converted into electrical pulses by the sensor 3, sampled by the CAN converter 6 and controlled by the set 7, are sent as signals (RXI, RXN) to the operating circuits, 30 not shown, connected downstream of the assembly 7.
During the transitional phase immediately following activation voltage or during periods of bus 2 inactivity, a logic signal from validation appears at the output of the OR gate 24, which frees the clock 25 and validates the register 26. When the amplitude of the samples arriving on the 3 ~ terminal 19 of circuit 8 is outside the interval defined by the thresholds circuits 21 and 22, it ap ~. appears a signal on one of the outputs of circuits 21 or 22. This signal, amplified at 28, is algebraically added to the cG ~ u ~ .recede "t of register 26. Thus, one obtains at the output 30 of circuit 8 a digital signal which, after conversion to analog signal by the 5 conve, straightener 9, makes it possible to control the continuous component of the signal of output of circuit 4 to a value (slight, llel ll positive in this case) which is such that pulses, even of very small amplitude, occurring after a short period of inactivity of the bus 2, can be taken in c ~ "l ~ le.
effect, after the last pulse of a pulse train, the input signal 10 of the converter 6 is, in the absence of the circuit of the invention, superimposed on a continuous component which varies slowly compared to the period of impulses, which can mask subsequent impulses that occur little after. On the other hand, thanks to the circuit of the invention, this continuous component is slaved to a slightly positive value which allows taking into 5 cor "~ the all significant pulses (level between 6mV and 1.5 V in this case) occurring even shortly after the last pulse of a train.
FIG. 4 shows a simplified embodiment, with analog circuits of the control circuit of the invention. On this 20 flgure, the same elements as those of FIG. 3 are assigned the same digital references. The 8 'circuit set includes the same eléme, lls 3, 4 et 5 that the assembly 8 of figure 3. The output of the adderis connected to an amplifier 31 whose output is connected on the one hand to a comparator 32, and on the other hand, via a switch 33, at the input of a 25 integrating amplifier 34 partially replacing functionality of circuit 8 and of the DAC converter 9. The output of amplifier 34 is connected to the "-" input of the adder ~. The output of comparator 32 is connected to a set of circuits 7 'similar to set 7. The output of bus inactivity detection of the set 7 'is connected to the input of 30 control of the switch 33. This switch 33 is controlled in such a way so that when the bus is active, a zero voltage is applied to the input of amplifier 34 is in an inactive state not causing the application a change in offset compensation, and only when the bus is inactive, the input of amplifier 34 is connected to the output of amplifier 35 31.
-The operation of the assembly 8 'described above is similar to that of set 8.
While receiving the first pulses, the input of amplifier 34 is O volt, and maintains the value of the offset developed during the previous acquisition phase. As soon as the bus becomes inactive, the input of amplifier 34 is switched to the output of amplifier 31, performing the measurement of the offset present, which forces towards zero the output voltage of amplifier 31. So at the end of the period bus inactivity, the input voltage of amplifier 34 is practically 10 null, there is memorization by the amplifier as soon as the switch 33, and so on. The 8 'assembly is slower than e "se" ~ ble of circuits 8, in particular because of the reaction times of amplifiers 31 and 34, but has fewer components than it last, and is thus less expensive than it.