BR112018075596B1

BR112018075596B1 - METHOD FOR DESIGNING AN INTEGRATED CIRCUIT WITH LOGIC CELLS BASED ON FINFETS AND COMPUTER READABLE MEMORY

Info

Publication number: BR112018075596B1
Application number: BR112018075596-6A
Authority: BR
Inventors: Anthony Correale Jr.; Benjamin Bowers; Tracey DELLA ROVA; William Goodall Iii
Original assignee: Qualcomm Incorporated
Priority date: 2016-06-22
Filing date: 2017-06-22
Publication date: 2023-09-19

Abstract

Sistemas e métodos divulgados referem-se a circuitos integrados baseados em Finfet projetados com arquiteturas de célula de lógica que suportam várias regiões de difusão tipo n (503, 504) e difusões tipo p (501, 502). As diferentes regiões de difusão de cada célula de lógica podem ter diferentes larguras ou contagens de nadadeira. O encosto de duas células de lógica é habilitado com base em contagens de nadadeira como para as regiões de difusão p e regiões de difusão n correspondentes das duas células de lógica. Preenchimentos de difusão são utilizados nas bordas comuns (570) entre as duas células de lógica para estender comprimentos de difusão, com base nas contagens de nadadeira semelhantes. As arquiteturas de célula de lógica suportam redundância de via e a capacidade para controlar seletivamente tensões limite de diferentes células de lógica com personalização de implante. Células com altura de meia fileira podem ser intercaladas com células com altura de fileira inteira padrão.Disclosed systems and methods relate to Finfet-based integrated circuits designed with logic cell architectures that support multiple n-type diffusion regions (503, 504) and p-type diffusions (501, 502). The different diffusion regions of each logic cell can have different widths or fin counts. The backstop of two logic cells is enabled based on fin counts as for the corresponding p-diffusion regions and n-diffusion regions of the two logic cells. Diffusion fills are used at the common edges (570) between the two logic cells to extend diffusion lengths, based on similar fin counts. Logic cell architectures support lane redundancy and the ability to selectively control threshold voltages of different logic cells with implant customization. Half-row-height cells can be interleaved with standard full-row-height cells.

Description

CROSS REFERENCE TO RELATED ORDERS

[0001] O presente Pedido de Patente reivindica o benefício do Pedido de Patente Provisório No. 62/353,536 intitulado "STANDARD CELL ARCHTECTURE FOR DIFFUSION BASED ON FIN COUNT", depositado em 22 de junho de 2016, pendente, e atribuído à presente cessionária e aqui expressamente incorporado por referência na sua totalidade.[0001] This Patent Application claims the benefit of Provisional Patent Application No. 62/353,536 entitled "STANDARD CELL ARCHTECTURE FOR DIFFUSION BASED ON FIN COUNT", filed on June 22, 2016, pending, and assigned to the present assignee and expressly incorporated herein by reference in its entirety.

Disclosure Field

[0002] Aspectos divulgados referem-se a aparelhos, incluindo células lógicas padrão, projetos de célula lógica padrão e bibliotecas dos mesmos, com alguns de seus aspectos exemplares, incluindo suporte para várias regiões de difusão, linhas elétricas distribuídas, e compartilhamento de difusão entre células lógicas tendo diferentes contagens de aleta (fin).[0002] Disclosed aspects relate to apparatus, including standard logic cells, standard logic cell designs and libraries thereof, with some of their exemplary aspects including support for multiple diffusion regions, distributed electrical lines, and diffusion sharing between logical cells having different fin counts.

Fundamentals

[0003] Em layout de nível de transistor (por exemplo, de um transistor semicondutor de óxido metálico (MOS)), um comprimento de difusão (LOD) refere-se a um valor pelo qual uma região de difusão entre os terminais de fonte e de dreno do transistor se prolonga para fora a partir de um terminal de porta (gate). Um efeito LOD refere-se a estresse induzido sobre o transistor MOS com base no LOD. Em geral, um LOD menor provoca maior estresse ou em outras palavras, tem um efeito LOD pior, enquanto aumentando ou melhorando o LOD pode levar a melhorias de desempenho.[0003] In transistor-level layout (e.g., of a metal-oxide semiconductor (MOS) transistor), a diffusion length (LOD) refers to a value by which a diffusion region between the source and The transistor's drain terminal extends outward from a gate terminal. A LOD effect refers to stress induced on the MOS transistor based on the LOD. In general, a lower LOD causes greater stress or in other words, has a worse LOD effect, while increasing or improving the LOD can lead to performance improvements.

[0004] É difí cil para completamente mitigar o efeito LOD em transistores em um layout de nível de transistor utilizando células lógicas padrão e técnicas de colocação. Algumas técnicas para mitigar o efeito LOD foca na extensão da região de difusão, onde possível, com bordas de difusão esquerda e direita configuradas para compartilhar junções elétricas comuns (por exemplo, conexões de energia e terra). No entanto, estender a região de difusão deste modo pode dificultar metodologias de posicionamento de célula que tentam colocar células lógicas de pegadas físicas iguais ou comparáveis (também medidas em termos de inclinação ou largura de células das camadas de difusão) de uma maneira que resulte em células lógicas sendo encostadas ou adjacentes. Tal encosto pode permitir o compartilhamento de bordas de difusão entre as células adjacentes e potencialmente aumentar o LOD eficaz de células adjacentes. No entanto, a colocação de célula lógica para melhorar o compartilhamento de borda de difusão desta forma pode não ser possível em alguns projetos convencionais que utilizam bibliotecas de célula lógica padrão.[0004] It is difficult to completely mitigate the LOD effect on transistors in a transistor-level layout using standard logic cells and placement techniques. Some techniques for mitigating the LOD effect focus on extending the diffusion region where possible, with left and right diffusion edges configured to share common electrical junctions (e.g., power and ground connections). However, extending the diffusion region in this way can hamper cell placement methodologies that attempt to place logical cells of equal or comparable physical footprints (also measured in terms of slope or cell width of the diffusion layers) in a manner that results in logical cells being abutted or adjacent. Such backing may allow sharing of diffusion edges between adjacent cells and potentially increase the effective LOD of adjacent cells. However, logic cell placement to improve broadcast edge sharing in this way may not be possible in some conventional designs that use standard logic cell libraries.

[0005] Por exemplo, considerando Tecnologias de Transistor de Efeito de Campo com Aleta (ou “Finfet”) em que um terminal de porta comum (por exemplo, feito de polissilício ou de material "poli" ou algum outro material, incluindo metais) pode ser compartilhado entre duas ou mais aletas. Terminais de fonte e de dreno dos Finfets são formados conectando as regiões de difusão comuns formadas abaixo das aletas para trilhos de fonte de alimentação (por exemplo, Vdd e terra) ou outros nós comuns. O poli comum pode também ser compartilhado entre múltiplos Finfets. Bibliotecas de lógica Finfet podem incluir células lógicas, com diferentes contagens de aleta. Se as regiões de difusão de algumas aletas podem ser estendidas tal como referido acima, as bibliotecas de lógica podem incluir células lógicas com comprimentos não uniformes de regiões de difusão, o que significa que algumas aletas de células adjacentes poderão não ser capazes de compartilhar suas regiões de difusão com células vizinhas. Além disso, uma largura lateral de difusão (em uma direção transversal ao comprimento da difusão) varia proporcionalmente com o número de aletas de cada célula lógica em um layout de célula lógica. Enquanto que as técnicas convencionais de esquema podem permitir encosto de células lógicas com o mesmo número de aletas ou a mesma largura, tais técnicas podem não permitir a colocação de duas células com diferentes contagens de aleta de uma forma que poderia ter permitido compartilhamento de regiões de difusão.[0005] For example, considering Fin Field Effect Transistor (or “Finfet”) Technologies in which a common gate terminal (e.g., made of polysilicon or "poly" material or some other material, including metals) can be shared between two or more fins. Finfets' source and drain terminals are formed by connecting the common diffusion regions formed beneath the fins to power supply rails (e.g., Vdd and ground) or other common nodes. The common poly can also be shared between multiple Finfets. Finfet logic libraries can include logic cells, with different fin counts. If the diffusion regions of some fins can be extended as noted above, the logic libraries may include logic cells with non-uniform lengths of diffusion regions, which means that some fins of adjacent cells may not be able to share their regions. diffusion with neighboring cells. Additionally, a diffusion lateral width (in a direction transverse to the diffusion length) varies proportionally with the number of fins of each logic cell in a logic cell layout. While conventional layout techniques may allow placement of logical cells with the same number of fins or the same width, such techniques may not allow placement of two cells with different fin counts in a way that could have allowed sharing of regions of diffusion.

[0006] No entanto, com contagens de aleta fixas, integrando circuitos que requerem diferentes contagens de aleta tornam-se difíceis de realizar. Isto é porque as técnicas convencionais não suportam “fin stepping” (isto é, encostar células com diferentes contagens de aleta para compartilhar uma difusão comum), que pode ser desejável em lógica baseada em razão. Lógica baseada em razão é convencionalmente encontrada em projetos compreendendo FETs de canal p (ou simplesmente, "pfets") e FETs de canal n (ou "nfets"). Por exemplo, um projeto de porta NAND de 2 entradas pode incluir dois nfets de 4 aletas acoplados em série entre os terminais de saída e terra (efetivamente formando 4 aletas) e dois pfets de 2 aletas acoplados em paralelo um com o outro e providos entre a tensão de alimentação Vdd e a saída (eficazmente formando 2 aletas). O tamanho dos nfets (isto é, em termos das suas contagens de aleta) destina-se a ser o dobro do tamanho de seus pfets contraparte, como discutido acima, de modo a obter transições de saída equilibradas e atrasos para ambas as entradas dianteiras e traseiras para a porta NAND de 2 entradas. Uma proporção semelhante, em termos de contagem de aleta de células lógicas de componentes pode também ser utilizada para outras células padrão, tais como uma porta NOR de 2 entradas projetada com tecnologia Finfet.[0006] However, with fixed fin counts, integrating circuits that require different fin counts becomes difficult to accomplish. This is because conventional techniques do not support “fin stepping” (i.e., touching cells with different fin counts to share a common diffusion), which may be desirable in ratio-based logic. Ratio-based logic is conventionally found in designs comprising p-channel FETs (or simply, "pfets") and n-channel FETs (or "nfets"). For example, a 2-input NAND gate design may include two 4-fin pfets coupled in series between the output and ground terminals (effectively forming 4 fins) and two 2-fin pfets coupled in parallel with each other and provided between the supply voltage Vdd and the output (effectively forming 2 fins). The size of the nfets (i.e., in terms of their fin counts) is intended to be twice the size of their counterpart pfets, as discussed above, so as to obtain balanced output transitions and delays for both the front and back inputs. rear ports for the 2-input NAND gate. A similar ratio in terms of fin count of component logic cells can also be used for other standard cells, such as a 2-input NOR gate designed with Finfet technology.

[0007] Uma vez que fin stepping não é suportado em projetos convencionais, domínios de difusão separados podem ser providos para células lógicas com diferentes contagens de aleta, por exemplo, na concepção de portas de lógica, tais como a porta NAND de 2 entradas discutida acima. No entanto, restringir o projeto para ter domínios de difusão separados pode impedir a possibilidade de compartilhar uma borda de difusão comum entre duas células com diferentes contagens de aleta. Em um esforço para integrar células lógicas com diferentes contagens de aleta, projetos convencionais podem incluir quebras nas regiões de difusão para os nfets e pfets, e por vezes mesmo dentro de uma célula, por exemplo, no caso de uma porta AND de 2 entradas). Como se compreende a partir da discussão anterior, as quebras na região de difusão podem resultar em curtos LODs ou adversamente afetar os efeitos de LOD.[0007] Since fin stepping is not supported in conventional designs, separate diffusion domains can be provided for logic cells with different fin counts, for example, in the design of logic gates such as the 2-input NAND gate discussed above. However, restricting the design to have separate diffusion domains may preclude the possibility of sharing a common diffusion edge between two cells with different fin counts. In an effort to integrate logic cells with different fin counts, conventional designs may include breaks in the diffusion regions for the nfets and pfets, and sometimes even within a cell, for example in the case of a 2-input AND gate) . As understood from the previous discussion, breaks in the diffusion region can result in short LODs or adversely affect LOD effects.

[0008] Por conseguinte, uma necessidade na técnica é reconhecida para os projetos de células lógicas que podem suportar a lógica baseada em proporção evitando ao mesmo tempo os efeitos de LOD que podem surgir devido a quebras de difusão.[0008] Therefore, a need in the art is recognized for logic cell designs that can support ratio-based logic while avoiding LOD effects that may arise due to diffusion breakdowns.

SUMMARY

[0009] Aspectos exemplares da invenção são dirigidos a projetos de arquiteturas celulares padrão de circuitos integrados que utilizam células lógicas baseadas em Finfet. As células lógicas podem suportar múltiplas regiões de difusão de tipo n e/ou de tipo p, com Finfets formados em cada região de difusão, que pode ter as mesmas ou diferentes contagens de aleta. Encosto fácil de células lógicas é habilitado, colocando células lógicas tendo regiões de difusão de contagens de aleta semelhantes colocadas adjacentes umas às outras. Efeitos de LOD podem ser atenuados usando preenchimento de difusão entre regiões de difusão de contagens de aleta semelhantes e potencial comum. Redes trilhos de alimentação distribuída podem ser providas com trilhos de alimentação dedicada para uma ou mais regiões de difusão das células lógicas. Alguns aspectos incluem suporte para redundância de via e a capacidade para controlar seletivamente tensões limite de diferentes células com níveis iguais ou diferentes de implantes. Em alguns aspectos, as células com altura de meia fileira podem ser criadas e colocadas em subfileiras juntamente com posicionamentos de células com altura de fileira inteira.[0009] Exemplary aspects of the invention are directed to designs of standard cellular architectures of integrated circuits that utilize Finfet-based logic cells. Logic cells can support multiple n-type and/or p-type diffusion regions, with Finfets formed in each diffusion region, which can have the same or different fin counts. Easy abutment of logic cells is enabled by placing logic cells having diffusion regions of similar fin counts placed adjacent to each other. LOD effects can be mitigated by using diffusion filling between diffusion regions of similar fin counts and common potential. Distributed power rail networks may be provided with dedicated power rails for one or more broadcast regions of the logical cells. Some aspects include support for via redundancy and the ability to selectively control threshold voltages of different cells with the same or different implant levels. In some aspects, half-row-height cells can be created and placed in subrows along with full-row-height cell placements.

[0010] Por exemplo, um aspecto exemplar refere-se a um método de projetar um circuito integrado com células lógicas baseadas em Finfet, o método compreendendo formar pelo menos uma primeira célula lógica com pelo menos uma das duas ou mais regiões de difusão p, ou duas ou mais regiões de difusão n.[0010] For example, an exemplary aspect relates to a method of designing an integrated circuit with Finfet-based logic cells, the method comprising forming at least one first logic cell with at least one of the two or more p-diffusion regions, or two or more diffusion regions n.

[0011] Outro aspecto exemplar é dirigido a um método de projetar um circuito integrado com células lógicas baseadas em Finfet. O método compreende colocar uma primeira célula lógica tendo uma primeira fronteira de célula lógica adjacente a uma segunda célula lógica tendo uma segunda fronteira de célula lógica, em que a primeira fronteira de célula lógica e a segunda fronteira de célula lógica têm uma borda comum. A primeira célula lógica compreende pelo menos um pfet formado em uma primeira região de difusão p com uma primeira contagem de aleta e pelo menos um nfet formado em uma primeira região de difusão n com uma segunda contagem de aleta, e a segunda célula lógica compreende pelo menos um pfet formado em uma segunda região de difusão p com a primeira contagem de aleta e pelo menos um nfet formado na segunda região de difusão n com a segunda contagem de aleta. O método adicionalmente compreende formar pelo menos um de um primeiro preenchimento de difusão p atravessando a borda comum e unindo a primeira região de difusão p da primeira célula lógica e a segunda região de difusão p da segunda célula lógica, ou um primeiro preenchimento de difusão n atravessando a borda comum e unindo a primeira região de difusão n da primeira célula lógica e a segunda região de difusão n da segunda célula lógica.[0011] Another exemplary aspect is directed to a method of designing an integrated circuit with Finfet-based logic cells. The method comprises placing a first logical cell having a first logical cell boundary adjacent to a second logical cell having a second logical cell boundary, wherein the first logical cell boundary and the second logical cell boundary have a common border. The first logical cell comprises at least one pfet formed in a first diffusion region p with a first fin count and at least one nfet formed in a first diffusion region n with a second fin count, and the second logical cell comprises at least at least one pfet formed in a second diffusion region p with the first fin count and at least one nfet formed in the second diffusion region n with the second fin count. The method further comprises forming at least one of a first diffusion fill p by traversing the common edge and joining the first diffusion region p of the first logical cell and the second diffusion region p of the second logical cell, or a first diffusion fill n crossing the common edge and joining the first n-diffusion region of the first logical cell and the second n-diffusion region of the second logical cell.

[0012] Outro aspecto exemplar é dirigido a um método de projetar um circuito integrado com células lógicas baseadas em Finfet. O método compreende formar uma primeira fileira inteira compreendendo pelo menos uma primeira célula lógica com altura de fileira inteira, em que a primeira célula lógica com altura de fileira inteira compreende pelo menos uma de duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n, formar uma segunda fileira inteira adjacente à primeira fileira inteira, a segunda fileira inteira compreendendo pelo menos uma segunda célula lógica com altura de fileira inteira, em que a segunda célula lógica com altura de fileira inteira compreende pelo menos uma das duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n, e intercalar uma ou mais subfileiras entre a primeira fileira inteira e a segunda fileira inteira, em que pelo menos uma primeira subfileira de uma ou mais subfileiras compreende uma primeira célula lógica com altura de meia fileira compreendendo pelo menos uma região de difusão p e pelo menos uma região de difusão n. Pelo menos um de: a pelo menos uma região de difusão p da primeira célula lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão p da primeira célula lógica com altura de fileira inteira ou a segunda célula lógica com altura de fileira inteira, ou a pelo menos uma região de difusão n da primeira célula lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão n da primeira célula lógica com altura de fileira inteira ou a segunda célula lógica com altura de fileira inteira.[0012] Another exemplary aspect is directed to a method of designing an integrated circuit with Finfet-based logic cells. The method comprises forming a first full row comprising at least one first full row height logical cell, wherein the first full row high logical cell comprises at least one of two or more p diffusion regions or two or more p diffusion regions. diffusion n, form a second full row adjacent to the first full row, the second full row comprising at least one second full row height logical cell, wherein the second full row high logical cell comprises at least one of the two or more p diffusion regions or two or more n diffusion regions, and interleaving one or more subrows between the first entire row and the second entire row, wherein at least one first subrow of the one or more subrows comprises a first logical cell of height half row comprising at least one p-diffusion region and at least one n-diffusion region. At least one of: the at least one p-spread region of the first half-row-height logical cell is adjacent to one of the two or more p-spread regions of the first full-row-height logical cell or the second full-row-height logical cell full-row height, or at least one n-spread region of the first half-row-height logical cell is adjacent to one of the two or more n-diffusion regions of the first full-row-height logical cell or the second full-row-height logical cell. entire row.

[0013] Ainda outro aspecto exemplar é dirigido a um meio de armazenamento legível por computador não transitório compreendendo código, que, quando executado por um processador, faz com que o processador execute operações para projetar um circuito integrado com células lógicas baseadas em Finfet, o meio de armazenamento legível por computador não transitório compreendendo: código para formar pelo menos uma primeira célula lógica com pelo menos um de: duas ou mais regiões de difusão p; ou duas ou mais regiões de difusão n.[0013] Yet another exemplary aspect is directed to a non-transitory computer-readable storage medium comprising code, which, when executed by a processor, causes the processor to perform operations to design an integrated circuit with Finfet-based logic cells, the a non-transitory computer-readable storage medium comprising: code for forming at least a first logical cell with at least one of: two or more p-diffusion regions; or two or more diffusion regions n.

[0014] Ainda outro aspecto exemplar é direcionado a um meio de armazenamento legível por computador não transitório compreendendo código, que, quando executado por um processador, faz com que o processador realize operações para projetar um circuito integrado com células lógicas baseadas em finfet, o meio de armazenamento legível por computador não transitório compreendendo: código para colocar uma primeira célula lógica tendo uma primeira fronteira de célula lógica adjacente a uma segunda célula lógica tendo uma segunda fronteira de célula lógica, em que a primeira fronteira de célula lógica e a segunda fronteira de célula lógica têm uma borda comum, em que primeira célula lógica compreende pelo menos um pfet formado em uma primeira região de difusão p com uma primeira contagem de aletas e pelo menos um nfet formado em uma primeira região de difusão n com uma segunda contagem de aleta, e em que a segunda célula lógica compreende pelo menos um pfet formado em uma segunda região de difusão p com a primeira contagem de aleta e pelo menos um nfet formado na segunda região de difusão n com a segunda contagem de aleta; e código para formar pelo menos um de: um primeiro preenchimento de difusão p que atravessa a borda comum e une a primeira região de difusão p da primeira célula lógica e a segunda região de difusão p da segunda célula lógica; ou um primeiro preenchimento de difusão n que atravessa a borda comum e une a primeira região de difusão n da primeira célula lógica e a segunda região de difusão n da segunda célula lógica.[0014] Yet another exemplary aspect is directed to a non-transitory computer-readable storage medium comprising code, which, when executed by a processor, causes the processor to perform operations to design an integrated circuit with finfet-based logic cells, the A non-transitory computer-readable storage medium comprising: code for placing a first logical cell having a first logical cell boundary adjacent to a second logical cell having a second logical cell boundary, wherein the first logical cell boundary and the second logical cell boundary of logical cells have a common edge, wherein the first logical cell comprises at least one pfet formed in a first diffusion region p with a first count of fins and at least one nfet formed in a first diffusion region n with a second count of fins. fin, and wherein the second logical cell comprises at least one pfet formed in a second diffusion region p with the first fin count and at least one nfet formed in the second diffusion region n with the second fin count; and code for forming at least one of: a first p-diffusion fill that traverses the common edge and joins the first p-diffusion region of the first logical cell and the second p-diffusion region of the second logical cell; or a first n-diffusion fill that traverses the common edge and joins the first n-diffusion region of the first logical cell and the second n-diffusion region of the second logical cell.

[0015] Outro aspecto exemplar é dirigido a um de meio de armazenamento legível por computador não transitório compreendendo código, que, quando executado por um processador, faz com que o processador execute operações para projetar um circuito integrado com células lógicas baseadas em Finfet, o meio de armazenamento legível por computador não transitório, compreendendo: código para formar uma primeira fileira inteira compreendendo pelo menos uma primeira célula lógica com altura de fileira inteira, em que a primeira célula lógica com altura de fileira inteira compreende pelo menos uma de duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n; código para formar uma segunda fileira inteira adjacente à primeira fileira inteira, a segunda fileira inteira compreendendo pelo menos uma segunda célula lógica com altura de fileira inteira, em que a segunda célula lógica com altura de fileira inteira compreende pelo menos uma de duas ou mais regiões de difusão p ou duas ou mais regiões de difusão n; e código para intercalar uma ou mais subfileiras entre a primeira fileira inteira e a segunda fileira inteira, em que pelo menos uma primeira subfileira de uma ou mais subfileiras compreende uma primeira célula lógica com altura de meia fileira compreendendo pelo menos uma região de difusão p e pelo menos uma região de difusão n, em que pelo menos uma de: a pelo menos uma região de difusão p da primeira célula lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão p da primeira célula lógica com altura de fileira completa ou a segunda célula lógica com altura de fileira inteira, ou a pelo menos uma região de difusão n da primeira célula lógica com altura de meia fileira é adjacente a uma das duas ou mais regiões de difusão n da primeira célula lógica com altura de fileira inteira ou a segunda célula lógica com altura de fileira inteira.[0015] Another exemplary aspect is directed to a non-transitory computer-readable storage medium comprising code, which, when executed by a processor, causes the processor to perform operations to design an integrated circuit with Finfet-based logic cells, the non-transitory computer readable storage medium, comprising: code for forming a first full row comprising at least one first full row height logical cell, wherein the first full row height logical cell comprises at least one of two or more p-diffusion regions or two or more n-diffusion regions; code for forming a second full row adjacent to the first full row, the second full row comprising at least one second full-row-height logical cell, wherein the second full-row-height logical cell comprises at least one of two or more regions p diffusion or two or more n diffusion regions; and code for interleaving one or more subrows between the first full row and the second full row, wherein at least one first subrow of the one or more subrows comprises a first half-row-height logical cell comprising at least one diffusion region p and at least at least one diffusion region n, wherein at least one of: the at least one diffusion region p of the first half-row-height logical cell is adjacent to one of the two or more p-diffusion regions of the first half-row-height logical cell full row or the second full row height logical cell, or at least one diffusion region n of the first logical cell of half row height is adjacent to one of the two or more diffusion regions n of the first logical cell of half row height. entire row or the second logical cell with full row height.

BRIEF DESCRIPTION OF THE DRAWINGS

[0016] Os desenhos anexos são apresentados para auxiliar na descrição de alguns aspectos da invenção e são providos unicamente para ilustração dos aspectos e não como limitação do mesmo.[0016] The attached drawings are presented to assist in the description of some aspects of the invention and are provided solely to illustrate the aspects and not as a limitation thereof.

[0017] A figura 1 ilustra uma arquitetura celular padrão de base 100 com regiões de difusão definidas.[0017] Figure 1 illustrates a standard base 100 cellular architecture with defined diffusion regions.

[0018] A figura 2 ilustra a configuração de célula de porta NAND de 2 entradas empregando uma pilha suspensa nfet de 4 aletas.[0018] Figure 2 illustrates the 2-input NAND gate cell configuration employing a 4-fin nfet drop-down stack.

[0019] As figuras 3-4 ilustram aspectos relacionados com encosto de células lógicas.[0019] Figures 3-4 illustrate aspects related to logic cell support.

[0020] As figuras 5A-B ilustram aspectos de AND de 2 entradas projetado de acordo com as técnicas de colocação de células divulgadas.[0020] Figures 5A-B illustrate aspects of 2-input AND designed in accordance with disclosed cell placement techniques.

[0021] As figuras 6A-B ilustram os aspectos relacionados com projetos de bordas de células esquerda/direita para melhorar LOD.[0021] Figures 6A-B illustrate aspects related to left/right cell border designs to improve LOD.

[0022] As figuras 7-8 ilustram os aspectos relacionados com implantes sob medida para várias regiões de difusão de células lógicas de acordo com a presente divulgação.[0022] Figures 7-8 illustrate aspects related to custom implants for various logic cell diffusion regions in accordance with the present disclosure.

[0023] A figura 9 ilustra aspectos dirigidos a células com altura de meia fileira de acordo com a presente divulgação.[0023] Figure 9 illustrates aspects aimed at cells with a height of half a row according to the present disclosure.

[0024] A figura 10 ilustra esquemas de células com trilhos de alimentação/terra integrados de acordo com esta divulgação.[0024] Figure 10 illustrates cell schematics with integrated power/ground rails in accordance with this disclosure.

[0025] A figura 11 ilustra uma implementação de uma porta NAND de 2 entradas de acordo com um aspecto da presente divulgação.[0025] Figure 11 illustrates an implementation of a 2-input NAND gate in accordance with an aspect of the present disclosure.

[0026] A figura 12 ilustra uma representação em fluxograma de um processo exemplar, de acordo com aspectos da presente divulgação.[0026] Figure 12 illustrates a flowchart representation of an exemplary process, in accordance with aspects of the present disclosure.

DETAILED DESCRIPTION

[0027] Aspectos da invenção são divulgados na seguinte descrição e desenhos relacionados dirigidos a aspectos específicos da presente invenção. Aspectos alternativos podem ser desenvolvidos sem se afastar do âmbito da invenção. Além disso, os elementos bem conhecidos da invenção não serão descritos em detalhes ou serão omitidos de modo a não obscurecer os dados relevantes da invenção.[0027] Aspects of the invention are disclosed in the following description and related drawings directed to specific aspects of the present invention. Alternative aspects can be developed without departing from the scope of the invention. Furthermore, well-known elements of the invention will not be described in detail or will be omitted so as not to obscure the relevant data of the invention.

[0028] A palavra "exemplar" é aqui utilizada para significar "servir como um exemplo, caso ou ilustração". Qualquer aspecto aqui descrito como "exemplar" não deve necessariamente ser interpretado como preferido ou vantajoso em relação a outros aspectos. Da mesma forma, o termo "aspectos da invenção" não exige que todos os aspectos da invenção incluam a característica discutida, a vantagem ou o modo de operação.[0028] The word "exemplary" is used here to mean "serve as an example, case or illustration". Any aspect described herein as "exemplary" should not necessarily be construed as preferred or advantageous over other aspects. Likewise, the term "aspects of the invention" does not require that all aspects of the invention include the discussed feature, advantage or mode of operation.

[0029] A terminologia aqui utilizada é para o propósito de descrever aspectos particulares apenas e não se destina a ser limitativa de aspectos da invenção. Tal como aqui utilizado, as formas singulares "um", "uma" e "o", "a" pretendem incluir as formas de plural também, a menos que o contexto indique claramente o contrário. Será ainda entendido que os termos "compreende", "compreendendo", "inclui" e/ou "incluindo", quando aqui utilizados, especificam a presença de características indicadas, inteiros, etapas, operações, elementos, e/ou componentes, mas não excluem a presença ou a adição de uma ou mais outras características, inteiros, etapas, operações, elementos, componentes e/ou grupos dos mesmos.[0029] The terminology used here is for the purpose of describing particular aspects only and is not intended to be limiting aspects of the invention. As used herein, the singular forms "a", "an" and "the", "a" are intended to include the plural forms as well, unless the context clearly indicates otherwise. It will further be understood that the terms "comprises", "comprising", "includes" and/or "including", when used herein, specify the presence of indicated characteristics, integers, steps, operations, elements, and/or components, but not exclude the presence or addition of one or more other characteristics, integers, steps, operations, elements, components and/or groups thereof.

[0030] Além disso, muitos aspectos estão descritos em termos de sequências de ações a serem realizadas, por exemplo, elementos de um dispositivo de computação. Será reconhecido que diversas ações aqui descritas podem ser realizadas por circuitos específicos (por exemplo, circuitos integrados de aplicação específica (ASICs)), por instruções de programa sendo executadas por um ou mais processadores, ou por uma combinação de ambos. Além disso, esta sequência de ações aqui descrita pode ser considerada para ser incorporada inteiramente em qualquer forma de meio de armazenamento legível por computador tendo armazenado no mesmo um conjunto correspondente de instruções de computador que após a execução faria com que um processador associado executasse a funcionalidade aqui descrita. Assim, os vários aspectos da invenção podem ser incorporados em um número de diferentes formas, todas as quais foram contempladas dentro do escopo da matéria reivindicada. Além disso, para cada um dos aspectos aqui descritos, a forma correspondente de tais aspectos pode ser aqui descrita como, por exemplo, "lógica configurada para" executar a ação descrita.[0030] Furthermore, many aspects are described in terms of sequences of actions to be performed, for example, elements of a computing device. It will be recognized that various actions described herein may be performed by specific circuits (e.g., application-specific integrated circuits (ASICs)), by program instructions being executed by one or more processors, or by a combination of both. Furthermore, this sequence of actions described herein may be considered to be incorporated entirely into any form of computer-readable storage medium having stored therein a corresponding set of computer instructions that upon execution would cause an associated processor to execute the functionality. described here. Thus, the various aspects of the invention may be embodied in a number of different forms, all of which are contemplated within the scope of the claimed subject matter. Furthermore, for each of the aspects described herein, the corresponding form of such aspects may be described herein as, for example, "logic configured to" perform the described action.

[0031] Exemplos de aspectos da presente divulgação são dirigidos para um aparelho que compreende células lógicas exemplares, projetos de célula lógica e bibliotecas de células padrão relacionadas que podem suportar a lógica baseada em proporção evitando ao mesmo tempo os efeitos de LOD que possam surgir nas abordagens convencionais anteriormente mencionadas. Alguns aspectos são também dirigidos ao compartilhamento de uma porta de polissilício comum (poli) entre dois domínios de difusão diferentes dentro da mesma célula lógica, o que também permite suportar os mesmos ou diferentes níveis de implantes para regiões de difusão separadas (por exemplo, pertencentes a diferentes células). Além disso, os aspectos exemplares também suportam diferentes tensões limite para diferentes células em um projeto (por exemplo, regiões integradas em de difusão), diferentes comprimentos de canal (por exemplo, com base em suporte para diferentes larguras poli), etc. Por sua vez, controlar tensão limite leva a reduzir vazamento de energia e melhorar características de energia e desempenho das células lógicas.[0031] Exemplary aspects of the present disclosure are directed to an apparatus comprising exemplary logic cells, logic cell designs, and related standard cell libraries that can support ratio-based logic while avoiding LOD effects that may arise in previously mentioned conventional approaches. Some aspects are also aimed at sharing a common polysilicon (poly) gate between two different diffusion domains within the same logic cell, which also allows supporting the same or different levels of implants for separate diffusion regions (e.g. belonging to different cells). Furthermore, the exemplary aspects also support different threshold voltages for different cells in a design (e.g., diffusion-integrated regions), different channel lengths (e.g., based on support for different poly widths), etc. In turn, controlling threshold voltage leads to reducing power leakage and improving power characteristics and performance of logic cells.

[0032] A título de fundamento, projetos de layout de células padrão convencionais incluem regiões de difusão tipo n e tipo p (regiões n e regiões p, respectivamente), dispostas entre um conjunto de trilhos de alimentação, por exemplo, Vdd e terra. Uma região n é formada com um domínio de difusão único nfet (ou domínio n) usando dopagem tipo n em uma cavidade tipo p para preencher as aletas nfet; e uma região p é formada com um único domínio de difusão pfet (ou domínio p) usando dopagem tipo p em uma cavidade tipo n para preencher as aletas pfet.[0032] By way of background, conventional standard cell layout designs include n-type and p-type diffusion regions (n-regions and p-regions, respectively), arranged between a set of power rails, e.g., Vdd and ground. An n region is formed with a single nfet diffusion domain (or n domain) using n-type doping in a p-type cavity to fill the nfet fins; and a p region is formed with a single pfet diffusion domain (or p domain) using p-type doping in an n-type cavity to fill the pfet fins.

[0033] Em aspectos exemplares, por outro lado, mais do que um domínio n, por exemplo, um par de domínios n, pode ser provido na região n, em que os domínios n podem ser empilhados um em cima do outro em uma direção y de modo que cada região n pode suportar várias aletas, separadas por uma distância de aleta predefinida (por exemplo, mantendo pelo menos uma distância de aleta mínima especificada em uma biblioteca de células lógicas correspondente para região n). Do mesmo modo as regiões p podem incluir mais do que um, por exemplo, um par de domínios p empilhados um por cima do outro na direção y, em que cada região p capaz de suportar várias aletas e separadas por uma distância de aleta predefinida (por exemplo, mantendo pelo menos uma distância de aleta mínima especificada em uma biblioteca de células lógicas correspondente para região n). As distâncias de aleta permitem a integração de um contato de porta, por exemplo, uma via de porta, sobre um poli compartilhado entre duas difusões semelhantes, para formar uma conexão com uma camada de metal (por exemplo, uma conexão de metal para difusão "MD" como conhecido na técnica). As separações providas pelas distâncias de aleta também permitem que um poli cortado seja colocado sobre uma camada poli, para isolar os terminais de porta das duas difusões semelhantes providas a uma camada poli que foi compartilhada antes do corte de poli ser colocado (por exemplo, um corte de poli pode ser colocado entre domínios n ou domínios p compreendendo nfets ou pfets, respectivamente). Note-se que esta abordagem difere do espelho invertendo duas células padrão para criar uma fileira dupla, porque nos aspectos exemplares, as regiões de difusão semelhantes são compartilhadas ou compartilháveis entre células lógicas padrão, ao contrário de regiões de difusão compartilhadas entre duas células diferentes ou fileiras de colocação.[0033] In exemplary aspects, on the other hand, more than one domain n, for example, a pair of domains n, may be provided in the region n, wherein the domains n may be stacked on top of each other in a direction y such that each region n can support multiple fins, separated by a predefined fin distance (e.g., maintaining at least a minimum fin distance specified in a corresponding logical cell library for region n). Likewise the p-regions may include more than one, for example, a pair of p-domains stacked on top of each other in the y-direction, with each p-region capable of supporting multiple fins and separated by a predefined fin distance ( for example, maintaining at least a minimum fin distance specified in a corresponding logical cell library for region n). Fin distances allow the integration of a port contact, e.g. a port via, over a shared poly between two similar diffusions, to form a connection with a metal layer (e.g. a metal-to-diffusion connection). MD" as known in the art). The separations provided by the fin distances also allow a cut poly to be placed over a poly layer, to isolate the gate terminals from the two similar diffusions provided to a poly layer that was shared before the cut poly was placed (e.g., a poly cut can be placed between n-domains or p-domains comprising nfets or pfets, respectively). Note that this approach differs from mirror flipping two standard cells to create a double row, because in exemplary aspects, similar diffusion regions are shared or shareable between standard logical cells, as opposed to diffusion regions shared between two different cells or placement rows.

[0034] Em uma rede de trilho de alimentação distribuída, que é suportada por aspectos da presente divulgação, vários trilhos de alimentação podem ser providos, com suporte para cada região de difusão em uma célula lógica a ser provido para um trilho de alimentação diferente ou dedicado, o que pode levar a perdas reduzidas e eficiências melhoradas. O espaço entre os domínios n e domínios p em células padrão exemplares pode estar em uma grade ou inclinação de aleta predefinida (mantendo as distâncias de aleta) e suporta a capacidade de integrar os contatos de porta de poli em duas linhas de poli horizontalmente adjacentes para conectar a duas pistas de fiação verticalmente adjacentes, lateralmente executadas entre os trilhos de alimentação distribuída, por exemplo. Ao mesmo tempo, a capacidade para integrar o corte de poli acima referido pode também ser mantida na grade de aleta. O espaço definido sobre a grade entre as regiões n e p pode suportar várias pistas de fiação laterais, por exemplo, para linhas de alimentação e sinal, desde que a inclinação de aleta predefinida seja satisfeita.[0034] In a distributed power rail network, which is supported by aspects of the present disclosure, multiple power rails may be provided, with support for each diffusion region in a logic cell being provided for a different power rail or dedicated, which can lead to reduced losses and improved efficiencies. The space between the n-domains and p-domains in exemplary standard cells can be on a predefined grid or fin slope (maintaining fin distances) and supports the ability to integrate the poly port contacts into two horizontally adjacent poly lines to connect to two vertically adjacent wiring tracks, running laterally between the distributed power rails, for example. At the same time, the ability to integrate the above-mentioned poly cutting can also be maintained in the fin grid. The space defined on the grid between the n and p regions can support multiple side wiring tracks, for example for power and signal lines, as long as the predefined fin pitch is satisfied.

[0035] Em aspectos exemplares, o tamanho das regiões de difusão dentro de um dado domínio pode ser definido como sendo de largura uniforme, a fim de suportar um número uniforme de aletas para a mesma largura de difusão. Isso permite que células lógicas encostem-se e compartilhem uma vantagem de difusão comum, que permite a otimização de LOD. O dimensionamento uniforme das regiões de difusão também permite regiões de difusão nos layouts de células lógicas formados utilizando duas ou mais células padrão. Por exemplo, um AND de 2 entradas formado utilizando uma porta NAND de 2 entradas e um inversor podem ter regiões de difusão compartilhadas entre as células padrão de porta NAND de 2 entradas de componente e o inversor de saída, embora os tamanhos destes dispositivos de componente possam não ser os mesmos.[0035] In exemplary aspects, the size of diffusion regions within a given domain may be defined as being of uniform width in order to support a uniform number of fins for the same diffusion width. This allows logic cells to touch each other and share a common diffusion advantage, which allows for LOD optimization. Uniform sizing of feather regions also enables feather regions in logical cell layouts formed using two or more standard cells. For example, a 2-input AND formed using a 2-input NAND gate and an inverter may have diffusion regions shared between the standard 2-input NAND gate component cells and the output inverter, although the sizes of these component devices may not be the same.

[0036] A figura 1 ilustra uma arquitetura exemplar de célula padrão 100 que pode ser incorporada ou integrada em qualquer aparelho adequado ou projeto de circuitos integrados. Arquitetura 100 mostra quatro regiões de difusão separadas (ou "ilhas RX"). Uma primeira ilha e uma segunda ilha são definidas como as regiões de difusão p 101 e 102, respectivamente. Uma terceira ilha e quarta ilha são definidas como as regiões de difusão n 103 e 104, respectivamente. Camadas de polissilício ou linhas de poli 132, 134, e 136 são mostradas em uma direção vertical, separadas por distâncias horizontais especificadas entre aquelas adjacentes destas linhas de poli 132, 134, 136 definidas nas bibliotecas de células padrão correspondentes de acordo com qual célula 100 é projetada em aspectos exemplares. Nessa representação, as linhas de poli extremas 132 e 136 podem ser linhas de poli fictícias ou flutuantes que não estão providas a linhas de alimentação ou sinal, enquanto o poli do meio 134 pode ser provido a um terminal de porta para as células lógicas da arquitetura de células 100.[0036] Figure 1 illustrates an exemplary standard cell architecture 100 that can be incorporated or integrated into any suitable device or integrated circuit design. Architecture 100 shows four separate diffusion regions (or "RX islands"). A first island and a second island are defined as the diffusion regions p 101 and 102, respectively. A third island and fourth island are defined as diffusion regions n 103 and 104, respectively. Polysilicon layers or poly lines 132, 134, and 136 are shown in a vertical direction, separated by specified horizontal distances between adjacent ones of these poly lines 132, 134, 136 defined in the corresponding standard cell libraries according to which cell 100 is designed in exemplary aspects. In this representation, the extreme poly lines 132 and 136 may be dummy or floating poly lines that are not provided with power or signal lines, while the middle poly 134 may be provided with a port terminal for the logic cells of the architecture. of 100 cells.

[0037] Um espaço mostrado como lacuna 120 entre as regiões de difusão p 101 e 102 é consistente com uma grade de aleta ou inclinação e os requisitos mínimos para o espaço vertical de difusão especificado nas bibliotecas de células padrão correspondente. Esta lacuna 120 está configurada para suportar um contato de porta de poli mostrado como via de porta 106 para conectar poli 134 a uma camada de metal superior (não mostrada) ou, alternativamente, um corte de poli (não mostrado nesta vista). Da mesma forma, a lacuna 122 entre as regiões de difusão n 103 e 104 também é consistente com uma respectiva grade de aleta especificada ou inclinação e o espaço vertical de difusão necessário, e também configurada para suportar um contato de porta poli (não mostrado) ou corte de poli 108 em poli 134.[0037] A space shown as gap 120 between diffusion regions p 101 and 102 is consistent with a fin or tilt grid and the minimum requirements for vertical diffusion space specified in the corresponding standard cell libraries. This gap 120 is configured to support a poly port contact shown as port via 106 for connecting poly 134 to a top metal layer (not shown) or, alternatively, a cut of poly (not shown in this view). Likewise, the gap 122 between diffusion regions 103 and 104 is also consistent with a respective specified fin grid or slope and the required vertical diffusion space, and also configured to support a poly port contact (not shown). or cutting from poly 108 to poly 134.

[0038] A lacuna 124 entre a região de difusão p 102 e região de difusão n 103 também é consistente com a grade/inclinação de aleta e o espaço vertical de difusão incluindo a separação entre as regiões de difusão n e p especificadas na biblioteca de células padrão. A fim de fazer várias conexões de circuito a poli, por exemplo, utilizando via de porta 106, assim como para ter a capacidade de introduzir cortes de poli tais como corte de poli 108, a lacuna 124 pode ser feita maior do que o espaço mínimo permitido, mas ainda sobre uma grade de aleta definida.[0038] The gap 124 between the p-diffusion region 102 and n-diffusion region 103 is also consistent with the grid/fin slope and vertical diffusion space including the separation between the n- and p-diffusion regions specified in the standard cell library . In order to make various circuit connections to poly, for example, using port via 106, as well as to have the ability to introduce poly cuts such as poly cut 108, the gap 124 can be made larger than the minimum space. permitted, but still on a defined fin grid.

[0039] O metal horizontal ou camadas de interconexão local, bem como as fronteiras superior e inferior não são mostradas por simplicidade da ilustração. Os trilhos de alimentação e terra (por exemplo, em um nível inferior ou menor de metal M0 ou interconexão local) também não são mostrados na figura 1, mas são considerados executarem horizontalmente. Em aspectos exemplares, trilhos de alimentação não necessitam de ser localizados nas bordas superior e inferior da arquitetura celular 100, mas podem ser distribuídos no interior das células, tal como referido anteriormente, compreendendo várias pistas que atravessam horizontalmente e podem conectar-se com as regiões de difusão 101-104. Arquitetura celular 100 pode suportar encosto com outras células destinadas com opções Finfets, e opções para estender para regiões de difusão (e LODs) 101-104 de maneiras que serão descritas com referência às figuras seguintes.[0039] The horizontal metal or local interconnection layers, as well as the upper and lower boundaries are not shown for simplicity of illustration. Power and ground rails (for example, at a lower or lower level of M0 metal or local interconnect) are also not shown in Figure 1, but are assumed to run horizontally. In exemplary aspects, power rails need not be located at the top and bottom edges of the cellular architecture 100, but may be distributed within the cells, as previously noted, comprising several tracks that traverse horizontally and may connect with regions broadcast 101-104. Cellular architecture 100 may support abutment with other cells designed with Finfets options, and options to extend to diffusion regions (and LODs) 101-104 in ways that will be described with reference to the following figures.

[0040] Com referência agora à figura 2, uma arquitetura celular é mostrada para NAND de 2 entradas 200 que emprega dois nfets, um primeiro nfet e um segundo nfet, que são nfets de 4 aletas (dispositivos pulldown) providos em série, compreendendo 2 aletas cada uma em uma das duas regiões de difusão n 203 e 204; e dois pfets, um primeiro pfet e um segundo pfet, que são pfets de 2 aletas (dispositivos pullup) na região de difusão p 202. Os primeiro e segundo nfets empilhados em série em regiões de difusão n 203 e 204 e compartilham portas de poli formadas com linhas de poli comuns 234-236 com os primeiro e segundo pfets na região de difusão p 202 ao passo que as portas de poli de pfets na região de difusão p 201 estão isoladas ou desprovidas das portas de poli pfets na região de difusão p 202 usando corte de poli 208. Os pfets na região de difusão p 201 são isolados dos outros componentes e, como tal, podem ser deixados flutuantes ou providos ao trilho de alimentação, por exemplo.[0040] Referring now to figure 2, a cellular architecture is shown for 2-input NAND 200 that employs two nfets, a first nfet and a second nfet, which are 4-fin nfets (pulldown devices) provided in series, comprising 2 fins each in one of two diffusion regions n 203 and 204; and two pfets, a first pfet and a second pfet, which are 2-fin pfets (pullup devices) in the p-diffusion region 202. The first and second pfets stack in series in n-diffusion regions 203 and 204 and share poly gates. formed with common poly lines 234-236 with the first and second pfets in the p-diffusion region 202 whereas the poly pfet ports in the p-diffusion region 201 are isolated or devoid of the poly pfet ports in the p-diffusion region 202 using cut poly 208. The pfets in the diffusion region p 201 are isolated from the other components and as such can be left floating or provided to the power rail, for example.

[0041] Na figura 2, uma rede de trilho de alimentação distribuída é mostrada com pelo menos um primeiro trilho de alimentação local provido a pelo menos uma das duas regiões de difusão p e pelo menos um segundo trilho de alimentação local provido a pelo menos uma das duas regiões de difusão n. Em aspectos exemplares, os um ou mais trilhos de alimentação podem ser especificamente associados com ou dedicados às regiões de difusão, por exemplo, o primeiro trilho de alimentação local pode ser associado com ou dedicado a uma das duas regiões de difusão p e o segundo trilho de alimentação local pode ser associado com ou dedicado a uma das duas regiões de difusão n. Por exemplo, na ilustração da figura 2, as portas de pfets na região de difusão p 201 são flutuantes enquanto as junções de dreno/fonte relacionadas são providas ao trilho de alimentação 220 (que pode ser dedicado à região de difusão p 201) por meio de um metal para difusão (“MD” que pode ser formado de silicieto), mostrada como camada MD 230 conectadas às vias MD 222. A camada MD 230 é utilizada para conectar as fontes e os drenos de várias regiões de difusão e sobrepor as difusões para resistência melhorada dos dispositivos subjacentes. A camada MD 230 pode em geral não ser disposta na proximidade de vias de contato de porta, tais como vias 206 ou 207 para linhas de sinal ou interconexões locais 216 e 217, respectivamente. Por conseguinte, camada MD 230 está disposta de forma a evitar ser colocada ao lado de um contato de poli adjacente. A camada MD 230 é mostrada para conectar as fontes de ambos os pfets em regiões de difusão p 201 e 202, provendo assim conexões de alimentação para ambas as regiões de difusão p 201 e 202.[0041] In figure 2, a distributed power rail network is shown with at least one first local power rail provided to at least one of the two diffusion regions p and at least one second local power rail provided to at least one of the two diffusion regions n. In exemplary aspects, the one or more feed rails may be specifically associated with or dedicated to the diffusion regions, for example, the first local feed rail may be associated with or dedicated to one of the two diffusion regions and the second feed rail may be specifically associated with or dedicated to one of the two diffusion regions. local may be associated with or dedicated to one of the two diffusion regions n. For example, in the illustration of Figure 2, the pfet ports in the p-diffusion region 201 are floating while the related drain/source junctions are provided to the power rail 220 (which may be dedicated to the p-diffusion region 201) through of a diffusion metal (“MD” which may be formed from silicide), shown as MD layer 230 connected to MD pathways 222. The MD layer 230 is used to connect the sources and drains of various diffusion regions and overlap the diffusions for improved endurance of the underlying devices. The MD layer 230 may generally not be disposed in the vicinity of port contact pathways, such as pathways 206 or 207 for signal lines or local interconnections 216 and 217, respectively. Accordingly, MD layer 230 is arranged to avoid being placed next to an adjacent poly contact. The MD layer 230 is shown to connect the sources of both pfets in p-diffusion regions 201 and 202, thereby providing power connections for both p-diffusion regions 201 and 202.

[0042] Os contatos de portas 206 e 207 proveem conectividade para as respectivas entradas de dados por meio de linhas de sinal de interconexão local 216 e 217, respectivamente. Os terminais de fonte de nfets em regiões de difusão n 203 e 204 são providos entre si através de MD 243 e, em seguida, providos a um trilho terra (GND) através de interconexão local 240 e suas vias associadas 245. Tal como descrito acima, camada MD 243 também conecta as duas regiões de difusão n 203 e 204 em conjunto, elétrica e fisicamente. Os terminais de drenagem de nfets formados nas regiões de difusão n 203 e 204 são providos em conjunto de uma conexão "comum" pela camada MD 244 e são providos a uma camada de roteamento de interconexão local 250 por meio da via 219. Os drenos de pfets em ilha de difusão p 202 são providos de modo semelhante através da camada MD 253 a via 257 a interconexão local 260. A interconexão local 260 representa um nó de saída dos pfets de NAND 20 e o nó de interconexão local 250 representa o nó de saída dos nfets de NAND 200. As conexões associadas com as saídas de NAND de 2 entradas (isto é, dreno de pfet de ilha de difusão p 202 e os drenos de nfets em ilhas de difusão n 203 e 204) não são ilustradas por razões de simplicidade, mas estas saídas podem usar uma camada de metal de nível superior ou subsequente que corre verticalmente para conectar às interconexões locais 250 e 260.[0042] Port contacts 206 and 207 provide connectivity to respective data inputs via local interconnect signal lines 216 and 217, respectively. NFET source terminals in diffusion regions 203 and 204 are provided to each other via MD 243 and then provided to a ground rail (GND) via local interconnect 240 and its associated via 245. As described above , MD layer 243 also connects the two diffusion regions 203 and 204 together, electrically and physically. The nfet drain terminals formed in the diffusion regions 203 and 204 are jointly provided with a "common" connection by MD layer 244 and are provided to a local interconnect routing layer 250 via via 219. Diffusion island pfets 202 are similarly provided through MD layer 253 to via 257 to local interconnect 260. Local interconnect 260 represents an output node of NAND pfets 20 and local interconnect node 250 represents the output of NAND nfets 200. Connections associated with the 2-input NAND outputs (i.e., diffusion island pfet drain p 202 and diffusion island pfet drains n 203 and 204) are not illustrated for reasons of simplicity, but these outputs may use a higher or subsequent layer of metal that runs vertically to connect to the local interconnects 250 and 260.

[0043] Note-se que embora a figura 2 mostre apenas um trilho de alimentação 220 e uma trilho terra 240, uma disposição distribuída de trilhos de alimentação também é possível, conforme mencionado acima, e ilustrado em outros exemplos, tal como na figura 10, que irá ser discutida em seções posteriores desta divulgação.[0043] Note that although figure 2 shows only a power rail 220 and a ground rail 240, a distributed arrangement of power rails is also possible, as mentioned above, and illustrated in other examples, such as in figure 10 , which will be discussed in later sections of this disclosure.

[0044] As extremidades esquerdas e direitas das arquiteturas celulares padrão mostradas e descritas nesta divulgação são definidas como segue. Em um aspecto, o poli da célula padrão (por exemplo, linhas de poli 232 ou 238 da célula 200) pode ser alinhado diretamente sobre uma borda esquerda ou direita da célula 200, respectivamente, que permite que outras células sejam colocadas no lado esquerdo e/ou direito de célula 200 e para encostar diretamente com células 200. Este encosto é ativado uma vez que as larguras das regiões vizinhas de difusão (por exemplo, semelhante às regiões de difusão 201-204) podem ser feitas de dimensionamento consistente e igual ou uniforme, evitando assim o "stepping de difusão" que se refere a uma disposição em que diferentes tamanhos de difusão podem estar presentes e colocam problemas para encosto de célula. Ao permitir encosto de célula, regiões de difusão 201-204 podem ser estendidos em aspectos exemplares, assim, mitigando os efeitos de LOD.[0044] The left and right ends of the standard cellular architectures shown and described in this disclosure are defined as follows. In one aspect, the standard cell poly (e.g., poly lines 232 or 238 of cell 200) may be aligned directly over a left or right edge of cell 200, respectively, which allows other cells to be placed on the left and right sides. /or right of cell 200 and to abut directly with cells 200. This abutment is enabled since the widths of neighboring diffusion regions (e.g., similar to diffusion regions 201-204) can be made to scale consistently and equal or uniform, thus avoiding "diffusion stepping" which refers to an arrangement in which different sizes of diffusion may be present and pose problems for cell abutment. By allowing cell abutment, diffusion regions 201-204 can be extended in exemplary aspects, thereby mitigating LOD effects.

[0045] Na figura 3, os aspectos de arquiteturas celulares padrão que podem ser utilizados em encosto de células são mostrados e descritos com referência à célula 300. A célula 300 compreende regiões de difusão p 301, 302 e regiões de difusão n 303, 304, tal como anteriormente descrito. A célula 300 compreende também linhas de poli 332, 334, e 336, caracterizadas pelas linhas de poli 332 e 336 pode ser adjacente às bordas de célula e estruturadas como portas de poli fictícias ou flutuantes que não estão providas para linhas de alimentação ou de sinal e, assim, podem ser utilizadas para definir a fronteira de célula 350 da célula 300, representada com linhas tracejadas. As células laterais podem ser colocadas para encontrar ou encostar a célula 300 na fronteira de célula 350. Linhas de poli 332 e 334 ao longo da fronteira de célula 350 podem ser comuns para a célula 300 e qualquer célula lateral (não mostrada) que se encosta a célula 300 na fronteira de célula 350. Para célula 300 e outra célula lateral que encosta na célula 300 na fronteira de célula 350, quer as junções de difusão compartilhadas (formadas pela extensão de uma ou mais das difusões 301-304) na fronteira da célula 350 podem ter o mesmo potencial ou o terminal de fonte/dreno correspondente pode ser polarizado de modo a fazer com que um dispositivo formado na junção da célula seja voltado para um estado "desligado"; quer, alternativamente, um corte de difusão pode ser provido para isolar regiões de difusão que não compartilham o mesmo potencial, tendo em mente que tal corte de difusão que provoca uma quebra de difusão pode restringir o LOD.[0045] In figure 3, aspects of standard cellular architectures that can be used in cell abutment are shown and described with reference to cell 300. Cell 300 comprises p diffusion regions 301, 302 and n diffusion regions 303, 304 , as previously described. Cell 300 also comprises poly lines 332, 334, and 336, characterized by poly lines 332 and 336 may be adjacent to cell edges and structured as dummy or floating poly ports that are not provided for power or signal lines. and thus can be used to define the boundary of cell 350 of cell 300, represented with dashed lines. The side cells may be placed to meet or abut cell 300 on the cell boundary 350. Lines of poly 332 and 334 along the cell boundary 350 may be common to cell 300 and any side cells (not shown) that abut. cell 300 at the cell boundary 350. For cell 300 and another lateral cell that abuts cell 300 at the cell boundary 350, either the shared diffusion junctions (formed by the extension of one or more of the diffusions 301-304) at the cell boundary cell 350 may have the same potential or the corresponding source/drain terminal may be biased so as to cause a device formed at the junction of the cell to be turned to an "off" state; Or, alternatively, a diffusion cutoff can be provided to isolate diffusion regions that do not share the same potential, keeping in mind that such a diffusion cutoff that causes a diffusion break can restrict the LOD.

[0046] Com referência agora à figura 4, os aspectos do encosto de célula (esquerda e/ou direita), com base em técnicas descritas na figura 3 são mostrados para a célula 400. A célula 400 compreende uma primeira célula, por exemplo, células 300 da figura 3, que compreende pelo menos um pfet formado em uma primeira região de difusão p (por exemplo, as regiões de difusão p 301, 302) com uma primeira contagem de aleta (por exemplo, pfets de 2 aletas que podem ser providos em paralelo) e pelo menos um nfet formado em uma primeira região de difusão n (por exemplo, a região de difusão n 303304) com uma segunda contagem de aleta (por exemplo, nfets de 2 aletas que podem ser providos em série). A célula 300 é encostada com uma segunda célula, por exemplo, células 310, compreendendo pelo menos um pfet descrito de forma semelhante formado em uma segunda região de difusão p (por exemplo, regiões de difusão p 311, 312) com a primeira contagem de aleta (por exemplo, pfets de 2 aletas) e pelo menos um nfet formado em uma segunda região de difusão n (por exemplo, regiões de difusão n 313, 314) com a segunda contagem de aleta (por exemplo, nfets de 2 aletas). As linhas de poli 342, 344, e 346 são providas para a célula 310. A primeira e segunda células 300 e 310 têm, respectivamente, os fronteira de célula 350 e 360, e quando encostada, elas têm uma borda comum 355 na qual as quebras de difusão 403 podem existir.[0046] Referring now to figure 4, cell back aspects (left and/or right) based on techniques described in figure 3 are shown for cell 400. Cell 400 comprises a first cell, e.g. cells 300 of Figure 3, which comprises at least one pfet formed in a first diffusion region p (e.g., the diffusion regions p 301, 302) with a first fin count (e.g., 2-fin pfets that may be provided in parallel) and at least one nfet formed in a first diffusion region n (e.g., diffusion region n 303304) with a second fin count (e.g., 2-fin nfets that may be provided in series). Cell 300 is abutted with a second cell, e.g., cells 310, comprising at least one similarly described pfet formed in a second p-diffusion region (e.g., p-diffusion regions 311, 312) with the first count of fin (e.g., 2-fin pfets) and at least one nfet formed in a second diffusion region n (e.g., diffusion regions n 313, 314) with the second fin count (e.g., 2-fin nfets) . Poly lines 342, 344, and 346 are provided for cell 310. The first and second cells 300 and 310 have, respectively, cell boundaries 350 and 360, and when abutted, they have a common edge 355 at which the 403 diffusion breaks may exist.

[0047] Na figura 4, as linhas de poli mais à esquerda e direita (isto é, linhas de poli 332, 336 da célula 300; linhas de poli 342, 346 da célula 310) estão inseridas pela metade da inclinação de uma porta de poli (inclinação de porta de poli), permitindo, assim, formatos de corte de interconexão local em fronteira de célula 350 e 360 das células 300 e 310, respectivamente. A separação entre as regiões de difusão de células 300 (uma célula esquerda colocada nesta vista) e de células 310 (uma célula direita colocada nesta vista) pode efetivamente causar quebras de difusão 403, conforme mostrado, o que pode levar a um LOD curto. Uma vez que todas as regiões de difusão são do mesmo tamanho em aspectos exemplares, dois encostos de células são possíveis e as junções de difusão (por exemplo, entre as regiões de difusão p 301 e 311; regiões de difusão p 302 e 312; regiões de difusão n 303 e 313; e regiões de difusão n 304 e 314) podem ser fundidos em conjunto, utilizando preenchimentos de difusão nas regiões em que as quebras de difusão 403 são mostradas (os preenchimentos de difusão não são especificamente ilustrados nesta vista). Inclusões de formato personalizado podem ser feitas quando as junções de difusão compartilham um potencial comum ou quando uma célula de amarração de porta é introduzida, como será discutido abaixo. Pelo menos uma das linhas de poli 336 ou 342, adjacente à borda comum 355 pode ser flutuante, em que a pelo menos uma das linhas de poli 336 ou 342 pode ser formada como sobreposição ou interseção na pelo menos uma das regiões de difusão p 301 e 311; regiões de difusão p 302 e 312; regiões de difusão n 303 e 313; e regiões de difusão n 304 e 314.[0047] In Figure 4, the left and rightmost poly lines (i.e., poly lines 332, 336 of cell 300; poly lines 342, 346 of cell 310) are inserted at half the slope of a port. poly (poly gate tilt), thus allowing local interconnect cutoff shapes at cell boundary 350 and 360 of cells 300 and 310, respectively. The separation between the diffusion regions of cells 300 (a left cell placed in this view) and cells 310 (a right cell placed in this view) can effectively cause diffusion breaks 403, as shown, which can lead to a short LOD. Since all diffusion regions are the same size in exemplary aspects, two cell abutments are possible and diffusion junctions (e.g., between p diffusion regions 301 and 311; p diffusion regions 302 and 312; p diffusion regions diffusion regions 303 and 313; and diffusion regions 304 and 314) can be merged together using diffusion fills in the regions in which diffusion breaks 403 are shown (diffusion fills are not specifically illustrated in this view). Custom-shaped inclusions can be made when diffusion junctions share a common potential or when a gate tie cell is introduced, as will be discussed below. At least one of the poly lines 336 or 342 adjacent to the common edge 355 may be floating, wherein the at least one of the poly lines 336 or 342 may be formed as an overlap or intersection in the at least one of the p diffusion regions 301 and 311; diffusion regions p 302 and 312; diffusion regions n 303 and 313; and diffusion regions n 304 and 314.

[0048] A figura 5A ilustra uma implementação de um AND de 2 entradas 500, projetado pela colocação de duas células padrão, uma primeira célula, por exemplo, NAND 510 e uma segunda célula, por exemplo, o inversor 511. NAND 510 compreende um par nfets empilhados de 2 aletas providos em série formado em uma primeira região de difusão n, por exemplo, região de difusão n 503 e outra região de difusão n, por exemplo, região de difusão n 504 e um par de pfets de 2 aletas providos em paralelo formado em uma primeira região de difusão p, por exemplo, região de difusão p 502. As portas de poli associadas com uma outra região de difusão p, por exemplo, a região de difusão p 501 são isoladas das portas de poli região de difusão p 502 com corte de poli 508 colocado nas linhas de poli entre as duas regiões de difusão p 501 e 502 (note-se que NAND 510 é semelhante à porta NAND 200 da figura 2). Os contatos de porta de poli 506 e 507 para conectar as linhas de sinal de interconexão local 516 e 517, respectivamente. As linhas de sinal 516 e 517 mostram entradas de lógica a e b, respectivamente. A saída da porta NAND 510 é derivada sobre as camadas de interconexão local (M0) 550 e 560. As conexões que unem nós formados em camadas 550 e 560 (não ilustradas) podem usar um nível de metal subsequente que corre verticalmente para conectar às camadas de interconexão local 550 e 560.[0048] Figure 5A illustrates an implementation of a 2-input AND 500, designed by placing two standard cells, a first cell, e.g., NAND 510, and a second cell, e.g., inverter 511. NAND 510 comprises a stacked pair of 2-fin pfets provided in series formed in a first diffusion region n, e.g., diffusion region n 503 and another diffusion region n, e.g., diffusion region n 504, and a pair of 2-fin pfets provided in parallel formed in a first p-diffusion region, e.g., p-diffusion region 502. The poly ports associated with another p-diffusion region, e.g., p-diffusion region 501, are isolated from the poly ports of the p-diffusion region. diffusion p 502 with cut poly 508 placed in the poly lines between the two diffusion regions p 501 and 502 (note that NAND 510 is similar to the NAND gate 200 of figure 2). Poly port contacts 506 and 507 for connecting local interconnect signal lines 516 and 517, respectively. Signal lines 516 and 517 show logic inputs a and b, respectively. The output of the NAND gate 510 is derived over the local interconnect (M0) layers 550 and 560. Connections joining nodes formed in layers 550 and 560 (not illustrated) may use a subsequent metal level that runs vertically to connect to the layers 550 and 560 local interconnection.

[0049] O conversor 511 provido à saída da porta NAND 510 compreende dois nfets de 2 aletas formados nas regiões de difusão n 563, 564 e dois pfets de 2 aletas formados em regiões de difusão p 561, 562 (regiões de difusão n 563, 564 e regiões de difusão p 561, 562 têm transistores ativos). A via de entrada de porta 566 conecta à porta do inversor 511 à interconexão local 576 que irá, eventualmente, ser provida a um nível de metal subsequente que corre verticalmente. Camadas de silicieto MD 590 e 594 formam a saída do inversor 511 e pode também ser provido a camadas de interconexão local e, subsequentemente, a um nível de metal subsequente (não ilustrado).[0049] The converter 511 provided at the output of the NAND gate 510 comprises two 2-fin nfets formed in diffusion regions n 563, 564 and two 2-fin pfets formed in diffusion regions p 561, 562 (diffusion regions n 563, 564 and diffusion regions p 561, 562 have active transistors). The port input path 566 connects the inverter port 511 to the local interconnect 576 which will eventually be provided with a subsequent metal level running vertically. MD silicide layers 590 and 594 form the output of the inverter 511 and may also be provided to local interconnect layers and subsequently to a subsequent metal layer (not illustrated).

[0050] Na figura 5A, reconhece-se que a borda direita da porta NAND 510 e a borda esquerda do inversor 511, cada uma tem conexões com ambas a fonte de alimentação e terra. No entanto, como se mostra, cada uma da porta NAND de borda direita 510 e a borda esquerda do inversor 511 tem uma borda de difusão n compartilhada, o que resulta na porta NAND 510 e no inversor 511, tendo cada um, um LOD reduzido ou mínimo. Uma vez que todas as regiões de difusão (501, 502, 503, 504, 561, 562, 563 e 564) são do mesmo tamanho, tal como definido por esta arquitetura celular e as difusões p e n no lado direito da porta NAND 510 e no lado esquerdo do inversor 511 são eletricamente comuns uma com as outras, a manipulação de borda da borda esquerda da porta NAND 510 e da borda direita do inversor 511 pode ser modificada (por exemplo, com base em um algoritmo que pode ser implementado em ferramentas de layout de células) para aceitar o novo preenchimento de difusão como descrito com referência à quebra de difusão 403 da figura 4, para amarrar difusões que são eletricamente comuns, aumentando assim os seus LODs.[0050] In Figure 5A, it is recognized that the right edge of the NAND gate 510 and the left edge of the inverter 511 each have connections to both the power supply and ground. However, as shown, each of the right-edge NAND gate 510 and the left-edge inverter 511 have a shared n-diffusion edge, which results in the NAND gate 510 and the inverter 511 each having a reduced LOD. or minimum. Since all diffusion regions (501, 502, 503, 504, 561, 562, 563 and 564) are the same size as defined by this cellular architecture and the p and n diffusions on the right side of the NAND gate 510 and on the left side of the inverter 511 are electrically common with each other, the edge manipulation of the left edge of the NAND gate 510 and the right edge of the inverter 511 can be modified (e.g., based on an algorithm that can be implemented in cell layout) to accept the new diffusion fill as described with reference to diffusion break 403 of Figure 4, to tie diffusions that are electrically common, thereby increasing their LODs.

[0051] A figura 5B ilustra porta AND 550 formada utilizando aspectos de amarração de regiões de difusão comuns no layout de porta AND 500 descrito com referência à figura 5A acima. Preenchimentos de difusão 571, 572, 573, e 574 foram adicionados à porta AND 500 da figura 5A para chegar à porta AND 550 da figura 5B, em um aspecto. Um primeiro preenchimento de difusão p, por exemplo, preenchimento de difusão p 571/572 pode atravessar a borda comum 570 entre a porta NAND 510 e o inversor 511 da figura 5A e juntar primeira região de difusão p 501/502 da primeira célula, a porta NAND 510 e a segunda região de difusão p 561/562 da segunda célula, o inversor 511 da figura 5A, em que as primeira e segunda regiões de difusão p são de um primeiro potencial comum (por exemplo, o que corresponde ao potencial de trilho de alimentação 520). Da mesma forma, um primeiro preenchimento de difusão n, por exemplo, preenchimento de difusão n 573/574 pode atravessar a borda comum 570 entre a porta NAND 510 e o inversor 511 da figura 5A e juntar primeira região de difusão n 503/504 da primeira célula, porta NAND 510 e segunda região de difusão n 563/564 da segunda célula, inversor 511 da figura 5A, em que a primeira e segunda regiões de difusão n são de um segundo potencial comum (por exemplo, o que corresponde ao potencial de trilho de alimentação ou interconexão local 540).[0051] Figure 5B illustrates AND gate 550 formed using binding aspects of common diffusion regions in the AND gate layout 500 described with reference to Figure 5A above. Diffusion fills 571, 572, 573, and 574 were added to the AND gate 500 of Fig. 5A to arrive at the AND gate 550 of Fig. 5B, in one aspect. A first p-diffusion fill, e.g., p-diffusion fill 571/572, may traverse the common edge 570 between the NAND gate 510 and the inverter 511 of Figure 5A and join the first p-diffusion region 501/502 of the first cell, the NAND gate 510 and the second p-diffusion region 561/562 of the second cell, the inverter 511 of Figure 5A, wherein the first and second p-diffusion regions are of a common first potential (e.g., that corresponding to the power rail 520). Likewise, a first diffusion fill n, e.g., diffusion fill n 573/574 may traverse the common edge 570 between the NAND gate 510 and the inverter 511 of Figure 5A and join the first diffusion region n 503/504 of first cell, NAND gate 510 and second diffusion region n 563/564 of the second cell, inverter 511 of Figure 5A, wherein the first and second diffusion regions n are of a second common potential (e.g., that corresponding to the potential power rail or local interconnect 540).

[0052] A primeira camada de metal e a segunda camada de metal (por exemplo, MD) 598 e 599, respectivamente, são adicionadas para formar potenciais apropriados (por exemplo, primeiro potencial comum e segundo potencial comum, respectivamente) ou facilitar a conexão para estes preenchimentos de difusão (por exemplo, primeiro preenchimento de difusão p 571/572 para trilho de alimentação 520 e o primeiro preenchimento de difusão n 573/574 para o trilho terra/interconexão local 540), em que os preenchimentos de difusão acima mencionados são introduzidos na borda comum 570 entre as fronteiras da célula de porta NAND 510 e inversor 511 da figura 5A. As camadas metálicas 598 e 599 proveem junções de borda eletricamente comum no lado direito da porta NAND 510 e à esquerda do inversor 511, que são unidas em conjunto com preenchimentos de difusão 571, 572, 573, e 574, juntamente com a camada comum MD 598 e 599 e respectivas vias para as interconexões locais M0 apropriadas. Consequentemente, na figura 5B, aspectos de melhorar o LOD através do compartilhamento de junções eletricamente comuns são mostrados para permitir que dois circuitos (por exemplo, da porta NAND 510 e do inversor 511) possuam uma contagem de aleta diferente (por exemplo, o compartilhamento de difusões comuns usando preenchimentos de difusão 571, 572, 573, e 574, sem stepping de aleta).[0052] The first metal layer and the second metal layer (e.g., MD) 598 and 599, respectively, are added to form appropriate potentials (e.g., first common potential and second common potential, respectively) or facilitate connection for these diffusion fills (e.g., first diffusion fill p 571/572 for power rail 520 and first diffusion fill n 573/574 for ground/local interconnect rail 540), wherein the aforementioned diffusion fills are introduced at the common edge 570 between the boundaries of the NAND gate cell 510 and inverter 511 of Figure 5A. The metallic layers 598 and 599 provide electrically common edge junctions on the right side of the NAND gate 510 and the left of the inverter 511, which are joined together with diffusion fillers 571, 572, 573, and 574, together with the common MD layer. 598 and 599 and respective paths to the appropriate local M0 interconnections. Accordingly, in Figure 5B, aspects of improving LOD through sharing electrically common junctions are shown to allow two circuits (e.g., NAND gate 510 and inverter 511) to have a different fin count (e.g., sharing of common diffusions using diffusion fills 571, 572, 573, and 574, without fin stepping).

[0053] Além disso, como pode ser visto, a borda de difusão p esquerda da porta NAND 510 está provida à linha de alimentação 520 em ambas as regiões de difusão p 501 e 502, e, assim, ambas estas junções podem potencialmente compartilhar uma região de difusão comum com um outro circuito (semelhante às conexões mostradas para o inversor 511 usando preenchimento de difusão 571 e 572); ao passo que o lado esquerdo de difusões n 503 e 504 da porta NAND 510 está associado com a saída da porta NAND 510, e, por conseguinte, as difusões n subjacentes 503 e 504 não podem ser compartilháveis com um outro circuito, sem modificações adicionais, tal como uma amarração de porta. Trilhos de alimentação 520 e 540 (para interconexão terra ou outra local) podem ser compartilhados entre porta NAND 510 e inversor 511.[0053] Furthermore, as can be seen, the left p-diffusion edge of the NAND gate 510 is provided to the feed line 520 in both p-diffusion regions 501 and 502, and thus both of these junctions can potentially share a common diffusion region with another circuit (similar to connections shown for inverter 511 using diffusion fill 571 and 572); whereas the left side of n-broadcasts 503 and 504 of the NAND gate 510 is associated with the output of the NAND gate 510, and therefore the underlying n-broadcasts 503 and 504 cannot be sharable with another circuit without additional modifications. , such as a door tie. Power rails 520 and 540 (for ground or other local interconnection) may be shared between NAND gate 510 and inverter 511.

[0054] A figura 6A ilustra a arquitetura celular 600 que mostra aspectos relacionados com projetos de bordas de células esquerda/direita (por exemplo, usando algoritmos exemplares) para aumentar o LOD (ou para minimizar efeitos de LOD). Quatro encostos de células diferentes são mostrados, com diferentes encostos de difusão comum. As junções de difusão dentro do bloco identificado como cavidade n (NW) são do tipo p e as regiões de difusão fora de NW são do tipo n (apesar da difusão p e difusão n não terem sido especificamente identificadas de outro modo nesta figura). Dentro das várias junções de difusão, nós de identificação de marcadores foram providos. Nós com um marcador comum podem compartilhar regiões de difusão (por exemplo, utilizando preenchimentos de difusão tal como 571-574 discutidos com referência às figuras 5A-B) nos aspectos ilustradas (assim, emprestando esses nós para melhorias de LOD de junção algorítmica), enquanto os nós sem marcadores comuns podem não compartilhar difusões.[0054] Figure 6A illustrates cell architecture 600 that shows aspects related to left/right cell border designs (e.g., using exemplary algorithms) to increase LOD (or to minimize LOD effects). Four different cell abutments are shown, with different common diffusion abutments. The diffusion junctions within the block labeled n-cavity (NW) are p-type and the diffusion regions outside the NW are n-type (although p-diffusion and n-diffusion have not been specifically identified otherwise in this figure). Within the various diffusion junctions, marker identification nodes have been provided. Nodes with a common marker may share diffusion regions (e.g., utilizing diffusion fills such as 571-574 discussed with reference to Figures 5A-B) in the illustrated aspects (thus lending these nodes for algorithmic joining LOD improvements), while nodes without common markers may not share diffusions.

[0055] Com referência combinada às figuras 6A-B, quebras de difusão são identificadas por uma nomenclatura coluna - fileira (por exemplo, "13" representa coluna 1, fileira 3). Uma vez que as quebras de difusão 11, 13, 14, 23, 24, 31, e 32 estão associadas com difusões de fronteira eletricamente comuns um projeto exemplar (por exemplo, implementado por meio de algoritmos de layout) pode adicionar as células ou formas apropriadas para permitir a manipulação de LOD, como mostrado na figura 6B. Na figura 6B, a manipulação de LOD em junções identificadas é vista na arquitetura da célula 650, relativa à arquitetura de célula 600 da figura 6A. Além disso, embora não seja mostrado na figura 6B, os comprimentos de difusão aumentados podem envolver modificações adicionais, incluindo a via e formas MD adicionados para reforçar a conexão elétrica e, em alguns casos redundância de via. Além disso, em alguns aspectos, estipulações de LOD máximo (se houver, em regras de projeto) podem ser suportadas ao seletivamente não adicionar formas respectivas a uma dada região de quebra de difusão. Além disso, também é possível identificar locais ideais no layout para forçar uma quebra na difusão, por exemplo, para aderir às exigências máximas de LOD, se alguma for especificada em uma biblioteca de projeto ou conjunto de regras de projeto.[0055] With combined reference to Figures 6A-B, diffusion breaks are identified by a column - row nomenclature (e.g., "13" represents column 1, row 3). Since diffusion breaks 11, 13, 14, 23, 24, 31, and 32 are associated with electrically common boundary diffusions, an exemplary design (e.g., implemented via layout algorithms) can add the cells or shapes appropriate to allow LOD manipulation, as shown in Figure 6B. In Figure 6B, LOD manipulation at identified junctions is seen in the cell architecture 650, relative to the cell architecture 600 of Figure 6A. Additionally, although not shown in Figure 6B, increased diffusion lengths may involve additional modifications, including via and MD shapes added to strengthen the electrical connection and in some cases via redundancy. Furthermore, in some aspects, maximum LOD stipulations (if any, in design rules) can be supported by selectively not adding respective shapes to a given diffusion break region. Additionally, it is also possible to identify optimal locations in the layout to force a break in diffusion, for example, to adhere to maximum LOD requirements if one is specified in a design library or set of design rules.

[0056] Com referência à figura 7, são mostrados os aspectos de implantes sob medida em projetos de célula padrão. Referindo-se novamente à figura 1, duas regiões de difusão p distintas 101, 102 e duas regiões de difusão n distintas 103, 104 foram mostradas. Na figura 7, os aspectos de prover implantes mistos nestas regiões de difusão p e n distintas da figura 1 são ilustrados. Como mostrado na célula 700 da figura 7, a região de difusão p 701 tem um implante1 VTP 711, a região de difusão p 702 tem um implante2 VTP 712, a região de difusão n 703 tem um implante1 Vtn 713 e a região de difusão n 704 tem um implante Vtn 714. Embora ambas as difusões tipo n e tipo p possam ter os mesmos níveis ou comuns de implantes no respectivo tipo, suportando diferentes níveis ou mistos de implantes como em aspectos exemplares da figura 7 oferecem ferramentas adicionais para melhorias de energia e desempenho.[0056] With reference to figure 7, aspects of custom implants in standard cell designs are shown. Referring again to Figure 1, two distinct p-diffusion regions 101, 102 and two distinct n-diffusion regions 103, 104 were shown. In Figure 7, aspects of providing mixed implants in these distinct p and n diffusion regions of Figure 1 are illustrated. As shown in cell 700 of Figure 7, the p diffusion region 701 has a VTP implant1 711, the p diffusion region 702 has a VTP implant2 712, the n diffusion region 703 has a Vtn implant1 713, and the n diffusion region 704 has a Vtn 714 implant. Although both n-type and p-type diffusions may have the same or common implant levels in the respective type, supporting different or mixed levels of implants as in exemplary aspects of Figure 7 offer additional tools for energy improvements and performance.

[0057] Por exemplo, considerando o inversor 511 das figuras 5A-B, que compreende quatro aletas pfet e quatro aletas nfet, o melhor desempenho borda dianteira de sinais que passam através do inversor pode ser conseguido através da utilização de SLVTp (VTP super baixo) para os pfets e os nfets (SLVTn) se personalização de implante não for empregado. No entanto, com personalização de implante na figura 7, um Vtn intermediário pode ser realizado, por exemplo, por ter um SLVTn em uma região de difusão n 703 e um Vtn diferente, diz-se LVTn (Vtn baixo), na outra região de difusão n 704, o que iria reduzir a corrente de fuga no estado de fora de ambos nfets, enquanto oferece desempenho de borda traseira melhor do que é visto quando ambas as regiões de difusão n 703 e 704 têm o mesmo implante LVTn. Personalização de implante exemplar pode ser realizado através de algoritmos usando temporização e ferramentas de otimização de energia em tempo real ou on-the-fly. Esses algoritmos podem definir quais regiões padrão/ilhas/ilhas de difusão dentro das células se beneficiariam com a personalização do implante e, em seguida, gerariam correspondentemente os formatos de implantes em um modo plano ou hierarquicamente, instanciando parâmetros para a célula padrão de escolha (que pode substituir quaisquer implantes padrão).[0057] For example, considering the inverter 511 of Figures 5A-B, which comprises four pfet fins and four nfet fins, the best leading edge performance of signals passing through the inverter can be achieved through the use of SLVTp (super low VTP ) for pfets and nfets (SLVTn) if implant customization is not employed. However, with implant customization in figure 7, an intermediate Vtn can be realized, for example, by having an SLVTn in one diffusion region n 703 and a different Vtn, said LVTn (low Vtn), in the other region of diffusion. diffusion n 704, which would reduce the out-state leakage current of both nfets, while offering better trailing edge performance than is seen when both diffusion regions n 703 and 704 have the same LVTn implant. Exemplary implant customization can be performed through algorithms using timing and power optimization tools in real-time or on-the-fly. These algorithms can define which pattern regions/islands/diffusion islands within cells would benefit from implant customization and then correspondingly generate implant shapes in a flat or hierarchical fashion, instantiating parameters for the pattern cell of choice ( which can replace any standard implants).

[0058] Com referência à figura 8 o inversor 800 com personalização de implante é mostrado, em que as regiões de difusão p 801 e 802 (providas ao trilho de alimentação 820) compreendendo o compósito pfet de 4 aletas têm um único implante SLVTp 811 ao passo que a região de difusão n 803 compreendendo 2 aletas tem um implante SLVTn 813 e região de difusão n 804 compreendendo o restante nfet de 2 aletas tem um implante LVTn 814 (com ambas as regiões de difusão n 803 e 804 providas ao trilho de alimentação 840 para interconexões terra ou locais). As conexões de saída 890 e 894 são mostradas sem qualquer conexão ao M1, uma camada de metal correndo na vertical para simplicidade de ilustração.[0058] With reference to Figure 8 the inverter 800 with implant customization is shown, wherein the diffusion regions p 801 and 802 (provided to the power rail 820) comprising the 4-fin pfet composite have a single SLVTp implant 811 at the whereas the diffusion region n 803 comprising 2 fins has an SLVTn implant 813 and diffusion region n 804 comprising the remaining 2 fin nfet has an LVTn implant 814 (with both diffusion regions n 803 and 804 provided to the feed rail 840 for land or local interconnections). Output connections 890 and 894 are shown without any connection to M1, a layer of metal running vertically for simplicity of illustration.

[0059] Nas figuras 4-6, colocação de células padrão com células colocadas lateralmente em uma fileira é mostrada. Em esquemas convencionais, as células padrão são geralmente colocadas em fileiras, com cada fileira vertical alternada tendo o lado espelhado da fileira abaixo ou acima dela. Isto provê a capacidade de ter comum cavidades n (NW) e regiões de substrato entre duas fileiras colocadas verticalmente. Os projetos de célula exemplares também podem ser dispostos de forma semelhante, o que cria uma região NW r e região de substrato maiores do que arquitetura celular convencional e, como tal, permite que as várias conexões NW e de derivação de substrato sejam mais afastadas, economizando assim área.[0059] In figures 4-6, standard cell placement with cells placed laterally in a row is shown. In conventional schemes, standard cells are usually placed in rows, with each alternating vertical row having the mirror side of the row below or above it. This provides the ability to have common n-cavities (NW) and substrate regions between two vertically placed rows. Exemplary cell designs can also be arranged in a similar fashion, which creates a larger NW region and substrate region than conventional cell architecture and as such allows the various NW and substrate bypass connections to be spaced further apart, saving so area.

[0060] Na figura 9 um aspecto de colocação de célula lógica é mostrado para a arquitetura celular 900. As primeira e segunda fileiras inteiras são ilustradas como fileiras inteiras 1 e 2, respectivamente, que compreendem células lógicas que podem ser de altura padrão ou inteira e alternativamente referidas como células lógicas com altura de fileira inteira. As colunas 910, 920, e 930 são mostradas para incluir tais células lógicas com altura de fileira inteira. Entre estes, células lógicas com altura de fileiras inteiras 910a e 910b na coluna 910 são verticalmente espelhadas invertidas uma em relação a outra (vistas a partir da perspectiva de regiões de difusão n e regiões de difusão p). As células lógicas com altura de fileira inteira 910a e 910b na coluna 910 representam uma disposição convencional ou clássica de células lógicas padrão em fileiras inteiras adjacentes invertidas espelhas verticais empregues entre as células lógicas na mesma coluna em fileiras inteiras adjacentes. A inversão vertical em espelho dessa maneira permite que regiões de difusão semelhantes (por exemplo, regiões de difusão n da célula lógica com altura de linha inteira 910a na linha 1 e célula lógica com altura de linha inteira 910b na linha 2) sejam colocadas adjacentes uma a outra.[0060] In Figure 9 a logical cell placement aspect is shown for cell architecture 900. The first and second full rows are illustrated as full rows 1 and 2, respectively, which comprise logical cells that can be standard or full height. and alternatively referred to as full row height logical cells. Columns 910, 920, and 930 are shown to include such full row height logical cells. Among these, full row height logical cells 910a and 910b in column 910 are vertically mirrored inverted with respect to each other (viewed from the perspective of n-diffusion regions and p-diffusion regions). The full row height logical cells 910a and 910b in column 910 represent a conventional or classical arrangement of standard logical cells in adjacent full rows inverted vertical mirrors employed between logical cells in the same column in adjacent full rows. Vertical mirror flipping in this manner allows similar diffusion regions (e.g., diffusion regions n of full-row-height logical cell 910a in row 1 and full-row-height logical cell 910b in row 2) to be placed adjacent to each other. the other.

[0061] A colocação de células lógicas com altura de fileira inteira na coluna 920 representa um arranjo exemplar em que as células lógicas com altura de fileira inteira 920a e 920b de fileiras inteiras 1 e 2, respectivamente, sejam não verticalmente invertidas espelhadas uma em relação a outra, ou alternativamente referidas como as células lógicas com altura de fileira inteira 920a e 920b sendo da mesma orientação. Este arranjo exemplar na coluna 920 permite células lógicas com altura de meia fileira sejam criadas e colocadas de uma forma que permitiria preenchimentos de difusão entre regiões de difusão como das células lógicas com altura de fileira inteira e as células lógicas com altura de meia fileira, como será explicado em maior detalhe abaixo.[0061] The placement of full row height logical cells in column 920 represents an exemplary arrangement in which full row height logical cells 920a and 920b of full rows 1 and 2, respectively, are non-vertically inverted mirrored relative to each other. the other, or alternatively referred to as the full row height logical cells 920a and 920b being of the same orientation. This exemplary arrangement in column 920 allows half-row-height logical cells to be created and placed in a way that would allow broadcast fills between broadcast regions such as full-row-height logical cells and half-row-height logical cells, such as will be explained in greater detail below.

[0062] Referindo-se às colunas 930 e 940, uma justaposição de células com altura de fileira inteira 930a, 930B e células com altura de meia fileira 940a, 940b, 940c é mostrada. Tal como no caso da coluna 920, células com altura de fileira inteira 930a e 930b em fileiras inteiras 1 e 2, respectivamente, da coluna 930 são também não verticalmente espelhadas invertidas uma em relação a outra. As células lógicas com altura de meia fileira 940a, 940b, e 940c mostradas na coluna 940 são cada uma a metade da altura de uma célula com altura de fileira inteira, tal como células lógicas com altura de fileira inteira 930a, 930b de coluna 930 (por exemplo, onde as células lógicas com altura de fileira inteira 930a, 930b na coluna 930 são cada uma ilustradas com duas regiões de difusão p e duas regiões de difusão n, as células lógicas com altura de meia fileira 940a, 940b, 940c na coluna 940 são cada uma ilustradas com uma única região de difusão p e uma única região de difusão n). As células lógicas com altura de meia fileira 940A, 940b, 940c podem ser colocadas em subfileiras 1A-B e 2A-B intercaladas entre as fileiras inteiras 1 e 2, e quaisquer duas células lógicas com altura de meia fileira verticalmente 940a, 940b, 940c podem ser verticalmente espelhadas invertidas uma em relação a outra. Desta forma, regiões de difusão semelhantes entre as células lógicas com altura de fileira inteira 930a, 930B na coluna 930 e as células lógicas com altura de meia fileira 940a, 940b, 940c da coluna 940 podem ser colocadas de um modo que permita que preenchimentos de difusão sejam criados e comprimento de difusões sejam estendidos (por exemplo, um preenchimento de difusão p pode ser colocado entre uma das duas regiões de difusão p de célula lógica com altura fileira inteira 930a e a região de difusão p de célula lógica com altura de meia fileira 940a; um preenchimento de difusão n pode ser colocado entre uma das duas regiões de difusão n da célula lógica com altura de fileira completa 930b e a região de difusão n da célula lógica com altura de meia fileira 940c, etc.).[0062] Referring to columns 930 and 940, a juxtaposition of full row height cells 930a, 930B and half row height cells 940a, 940b, 940c is shown. As in the case of column 920, cells with full row height 930a and 930b in full rows 1 and 2, respectively, of column 930 are also non-vertically mirrored inverted with respect to each other. The half-row-height logical cells 940a, 940b, and 940c shown in column 940 are each half the height of a full-row-height cell, such as full-row-height logical cells 930a, 930b of column 930 ( for example, where the full-row height logical cells 930a, 930b in column 930 are each illustrated with two p-spread regions and two n-diffusion regions, the half-row height logical cells 940a, 940b, 940c in column 940 are each illustrated with a single diffusion region p and a single diffusion region n). Half-row height logical cells 940A, 940b, 940c can be placed in subrows 1A-B and 2A-B interspersed between full rows 1 and 2, and any two half-row height logical cells vertically 940a, 940b, 940c they can be vertically mirrored inverted in relation to each other. In this way, similar diffusion regions between the full-row height logical cells 930a, 930B in column 930 and the half-row height logical cells 940a, 940b, 940c of column 940 can be placed in a manner that allows broadcasts are created and length of broadcasts are extended (for example, a broadcast padding p may be placed between one of the two logical cell p-spread regions with full row height 930a and the logical cell p-spread region with half-row height row 940a; an n-diffusion pad may be placed between one of the two n-diffusion regions of the full-row-height logical cell 930b and the n-diffusion region of the half-row-height logical cell 940c, etc.).

[0063] Com referência à figura 10, os aspectos da integração de trilhos de alimentação e terra distribuídos em layouts de células lógicas são mostrados para arquitetura celular 1000. Em uma arquitetura celular normal, um trilho de alimentação e terra duplo e distribuído pode, geralmente, ser integrado em uma camada de interconexão local (M0), que permite que cada uma das respectivas regiões de difusão seja polarizadas para o trilho de alimentação/terra apropriado, com perda de IR mínima (queda de tensão) como um contato MD ao trilho M0 pode ser facilmente integrado. Por outro lado, na figura 10, célula 1000 com quatro regiões de difusão distintas 1001, 1002, 1003, e 1004 pode ter vários trilhos de alimentação e terra nela integrados, como se segue. Dois trilhos de alimentação 1041 e 1042 são mostrados na proximidade para as regiões de difusão p 1001 e 1002, respectivamente. Da mesma forma, dois trilhos terra 1043 e 1044 são mostrados próximos às regiões de difusão n 1003 e 1004, respectivamente. As camadas de silicieto MD 1030 também são mostradas e localizações de pista para um conjunto de trilhos de alimentação e terra M0 podem ser variadas de acordo com esta ilustração.[0063] Referring to Figure 10, aspects of the integration of distributed power and ground rails in logic cell layouts are shown for cellular architecture 1000. In a normal cellular architecture, a dual distributed power and ground rail may generally , be integrated into a local interconnect layer (M0), which allows each of the respective diffusion regions to be biased to the appropriate power/ground rail, with minimal IR loss (voltage drop) as an MD contact to the rail M0 can be easily integrated. On the other hand, in Figure 10, cell 1000 with four distinct diffusion regions 1001, 1002, 1003, and 1004 may have several power and ground rails integrated therein, as follows. Two feed tracks 1041 and 1042 are shown in proximity to the p diffusion regions 1001 and 1002, respectively. Similarly, two ground rails 1043 and 1044 are shown near diffusion regions n 1003 and 1004, respectively. MD 1030 silicide layers are also shown and track locations for a set of M0 power and ground rails can be varied in accordance with this illustration.

[0064] A figura 11 ilustra uma disposição de NAND de 2 entradas 1100 compreendendo uma pilha pulldown nfet provida em série de 4 aletas com duas aletas cada uma em regiões de difusão n 1103 e 1104 e dispositivos pullup pfet de 2 aletas em região de difusão p 1102. As linhas de poli 1132, 1134, 1136, e 1138 são providas na direção vertical, como mostrado. Os nfets empilhados em série têm linhas de poli comuns 1132, 1134, 1136, 1138 e compartilhadas com o pfet em ilha de difusão p 1102 enquanto que a porta de poli pfet 1101 é isolada ou desprovida da porta de poli pfet 1102 por meio do corte de poli 1108 nas linhas de poli 1134 e 1136. Os pfets na região de difusão p 1101 são isolados dos outros componentes e, como tal, podem ser deixados flutuantes ou providos ao trilho de alimentação 1141, por exemplo. Na figura 11 as portas de pfets na região de difusão p 1101 acopladas a estas linhas de poli 1134 e 1136 podem ser flutuantes enquanto junções de drenagem/fonte podem ser providas ao trilho de alimentação 1142 através do metal à camada de difusão (MD) para vias de interconexão local 1122. As camadas de silicieto MD 1130 e 1131 podem conectar as fontes e os drenos de várias regiões de difusão e sobrepor as respectivas difusões para melhorar as características de resistência. Em geral, as camadas MD podem não estar em estreita proximidade com a via de contato de porta e, como tal, não passar próximo de um contato de poli adjacente. As camadas MD (não marcadas) são mostradas para conectar as fontes de ambos os pfets nas regiões 1101 e 1102, provendo assim conexões de alimentação para ambas as regiões de difusão p. Uma vez que esta é uma implementação de trilho de alimentação dupla, vias trilhos de alimentação 1122 fazem conexões com trilhos de alimentação 1141 e 1142.[0064] Figure 11 illustrates a 2-input NAND arrangement 1100 comprising an nfet pulldown stack provided in series with 4 fins with two fins each in diffusion regions n 1103 and 1104 and 2-fin pfet pullup devices in the diffusion region p 1102. Poly lines 1132, 1134, 1136, and 1138 are provided in the vertical direction, as shown. The series-stacked nfets have common poly lines 1132, 1134, 1136, 1138 and shared with the diffusion island pfet 1102 while the poly pfet port 1101 is isolated or stripped from the poly pfet port 1102 through cutting of poly 1108 in the poly lines 1134 and 1136. The pfets in the p-diffusion region 1101 are isolated from the other components and, as such, may be left floating or provided to the feed rail 1141, for example. In figure 11 the pfet ports in the p-diffusion region 1101 coupled to these poly lines 1134 and 1136 may be floating while drain/source junctions may be provided to the supply rail 1142 through the metal to the diffusion layer (MD) to local interconnect pathways 1122. MD silicide layers 1130 and 1131 can connect the sources and drains of various diffusion regions and overlap the respective diffusions to improve the resistance characteristics. In general, the MD layers may not be in close proximity to the gate contact pathway and as such may not pass close to an adjacent poly contact. MD layers (unmarked) are shown to connect the sources of both pfets in regions 1101 and 1102, thus providing power connections for both p-diffusion regions. Since this is a dual power rail implementation, via power rails 1122 make connections to power rails 1141 and 1142.

[0065] Contatos de porta 1106 e 1107 proveem conectividade para as respectivas entradas de dados por meio de linhas de sinal de interconexão local 1116 e 1117, respectivamente. Vias 1108 e 1109 conectam as entradas de 2 portas b e a, respectivamente, às linhas M1 1151 e 1152, respectivamente. Os nós de fonte de nfets em regiões de difusão n 1103 e 1104 são providos entre si através de MD 1130 e, em seguida, providos a ambos os trilhos terra 1143 e 1144 através das vias 1124. Tal como descrito acima, as camadas MD 1130, 1131 conectam as duas regiões de difusão n 1103 e 1104 juntas elétrica e fisicamente. Os drenos nfet de regiões de difusão n 1103 e 1104 são providos entre si em comum pela camada MD 1131 e são providos a uma camada de roteamento de interconexão local 1145 através de via 1126. Os drenos de pfets na região de difusão p 1102 estão similarmente providos através de MD à via para interconexão local 1160. As conexões associadas com a saída (dreno de pfet de região de difusão p 1102 e os drenos de nfets em regiões de difusão n 1103 e 1104) são ilustradas por meio de via M0 a M1 1127, vias 1126 e 1128 e M1 1150.[0065] Port contacts 1106 and 1107 provide connectivity to respective data inputs via local interconnect signal lines 1116 and 1117, respectively. Vias 1108 and 1109 connect the 2-port inputs b and a, respectively, to M1 lines 1151 and 1152, respectively. The nfet source nodes in diffusion regions 1103 and 1104 are provided to each other via MD 1130 and then provided to both ground rails 1143 and 1144 via via 1124. As described above, the MD layers 1130 , 1131 connect the two diffusion regions n 1103 and 1104 together electrically and physically. The pfet drains of n-diffusion regions 1103 and 1104 are provided in common with each other by the MD layer 1131 and are provided to a local interconnect routing layer 1145 via via 1126. The pfet drains in the p-diffusion region 1102 are similarly provided via MD to via for local interconnection 1160. Connections associated with the output (p-diffusion region pfet drain 1102 and n-diffusion region pfet drains 1103 and 1104) are illustrated via via M0 to M1 1127, routes 1126 and 1128 and M1 1150.

[0066] Embora não explicitamente ilustrado, esquema de layout exemplar permitir a integração de comprimentos de canal misturados dentro da célula padrão. Por exemplo, os comprimentos de canal associado com uma ou ambas as duas regiões de difusão p 1101 e 1102, ou as regiões de difusão n 1103 e 1104 na figura 11 podem ser um comprimento de canal alternativo (por exemplo, as respectivas larguras das linhas de poli 1134 e 1136 formando portas para estes pfets e nfets, respectivamente, podem ser modificadas para modificar larguras de canal subjacentes das junções de porta, e linhas de poli de larguras diferentes podem ser separadas com cortes de poli). Esta mistura de comprimentos de canal pode prover uma maior flexibilidade na concepção de um circuito específico, permitindo a integração direta com outros circuitos.[0066] Although not explicitly illustrated, exemplary layout scheme allow integration of mixed channel lengths within the standard cell. For example, the channel lengths associated with one or both of the two p diffusion regions 1101 and 1102, or the n diffusion regions 1103 and 1104 in Figure 11 may be an alternative channel length (e.g., the respective line widths of poly 1134 and 1136 forming ports for these pfets and nfets, respectively, can be modified to modify underlying channel widths of the port junctions, and poly lines of different widths can be separated with poly cuts). This mix of channel lengths can provide greater flexibility in designing a specific circuit, allowing direct integration with other circuits.

[0067] Por conseguinte, será apreciado que os aspectos incluem vários métodos para realizar os processos, funções e/ou algoritmos descritos neste documento. Por exemplo, como ilustrado na figura 2A, um aspecto pode incluir um método 1200 de projetar um circuito integrado (por exemplo, porta AND 500 da figura 5B) com células lógicas baseadas em Finfet, o método compreendendo:[0067] Therefore, it will be appreciated that the aspects include various methods for carrying out the processes, functions and/or algorithms described herein. For example, as illustrated in Figure 2A, an aspect may include a method 1200 of designing an integrated circuit (e.g., AND gate 500 of Figure 5B) with Finfet-based logic cells, the method comprising:

[0068] No bloco 1202, colocar uma primeira célula lógica (por exemplo, porta NAND 510) que tem uma primeira fronteira de uma célula adjacente a uma segunda célula lógica (por exemplo, inversor 511) que tem uma segunda fronteira de célula lógica, em que a primeira fronteira de célula lógica e a segunda fronteira de célula lógica têm uma borda comum (por exemplo, a borda comum 570), em que a primeira célula lógica compreende pelo menos um pfet formado em uma primeira região de difusão p (por exemplo, primeira região de difusão p 501/502 da primeira célula, porta NAND 510) com uma primeira contagem de aleta (2 aletas) e pelo menos um nfet formado sobre uma primeira região de difusão n (por exemplo, primeira região de difusão n 503/504 da primeira célula, porta NAND 510) com uma segunda contagem de aleta (por exemplo, 4 aletas), e em que a segunda célula lógica compreende pelo menos um pfet formado em uma segunda região de difusão p (por exemplo, a segunda região de difusão p 561/562 da segunda célula, inversor 511) com a primeira contagem de aleta (por exemplo, 2 aletas) e pelo menos um nfet formado em uma segunda região de difusão n (por exemplo, a segunda região de difusão n 563/564 da segunda célula, inversor 511) com a segunda contagem de aleta (por exemplo, 2 aletas).[0068] In block 1202, place a first logic cell (e.g., NAND gate 510) that has a first cell boundary adjacent to a second logic cell (e.g., inverter 511) that has a second logic cell boundary, wherein the first logical cell boundary and the second logical cell boundary have a common edge (e.g., common edge 570), wherein the first logical cell comprises at least one pfet formed in a first diffusion region p (e.g., example, first diffusion region p 501/502 of the first cell, NAND gate 510) with a first fin count (2 fins) and at least one nfet formed over a first diffusion region n (e.g., first diffusion region n 503/504 of the first cell, NAND gate 510) with a second fin count (e.g., 4 fins), and wherein the second logical cell comprises at least one pfet formed in a second diffusion region p (e.g., the second diffusion region p 561/562 of the second cell, inverter 511) with the first fin count (e.g., 2 fins) and at least one nfet formed in a second diffusion region n (e.g., the second diffusion region n 563/564 of the second cell, inverter 511) with the second fin count (e.g. 2 fins).

[0069] Bloco 1204 compreende a formação de pelo menos um de um primeiro preenchimento de difusão p (por exemplo, preenchimento de difusão p 571/572) que atravessa a borda comum e une a primeira região de difusão p da primeira célula e a segunda região de difusão p da segunda célula; ou um primeiro preenchimento de difusão n (por exemplo, preenchimento de difusão n 573/574) que atravessa a borda comum e une a primeira região de difusão n da primeira célula e a segunda região de difusão n da segunda célula.[0069] Block 1204 comprises forming at least one of a first p-diffusion fill (e.g., p-diffusion fill 571/572) that traverses the common edge and joins the first p-diffusion region of the first cell and the second diffusion region p of the second cell; or a first n-diffusion fill (e.g., n-diffusion fill 573/574) that traverses the common edge and joins the first n-diffusion region of the first cell and the second n-diffusion region of the second cell.

[0070] Os especialistas na técnica irão apreciar que a informação e os sinais podem ser representados utilizando qualquer uma de uma variedade de tecnologias e técnicas diferentes. Por exemplo, dados, instruções, comandos, informação, sinais, bits, símbolos, e chips que podem ser referenciados por toda a descrição acima podem ser representados por tensões, correntes, ondas eletromagnéticas, campos magnéticos ou partículas, campos ópticos ou partículas, ou qualquer combinação dos mesmos.[0070] Those skilled in the art will appreciate that information and signals can be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referenced throughout the above description may be represented by voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof.

[0071] Além disso, os versados na técnica irão apreciar que os vários blocos lógicos ilustrativos, módulos, circuitos, e etapas de algoritmo descritos em conexão com os aspectos aqui divulgados podem ser implementados como hardware eletrônico, software de computador, ou combinações de ambos. Para ilustrar claramente esta permutabilidade de hardware e software, vários componentes ilustrativos, blocos, módulos, circuitos, e etapas foram descritos acima, geralmente em termos da sua funcionalidade. Se tal funcionalidade é implementada como hardware ou software depende da aplicação específica e limitações de projeto impostas ao sistema global. Os especialistas na técnica podem implementar a funcionalidade descrita de maneiras diferentes para cada aplicação particular, mas tais decisões de implementação não devem ser interpretadas como causa de um afastamento do escopo da presente invenção.[0071] Furthermore, those skilled in the art will appreciate that the various illustrative logic blocks, modules, circuits, and algorithm steps described in connection with the aspects disclosed herein can be implemented as electronic hardware, computer software, or combinations thereof. . To clearly illustrate this interchangeability of hardware and software, several illustrative components, blocks, modules, circuits, and steps have been described above, generally in terms of their functionality. Whether such functionality is implemented as hardware or software depends on the specific application and design limitations imposed on the overall system. Those skilled in the art may implement the described functionality in different ways for each particular application, but such implementation decisions should not be interpreted as causing a departure from the scope of the present invention.

[0072] Os métodos, sequências e/ou algoritmos descritos em conexão com os aspectos aqui divulgados podem ser incorporados diretamente em hardware, em um módulo de software executado por um processador, ou em uma combinação dos dois. Um módulo de software pode residir na memória RAM, memória flash, memória ROM, memória EPROM, memória EEPROM, registradores, disco rígido, um disco removível, um CD-ROM, ou qualquer outra forma de meio de armazenamento conhecido na técnica. Um meio de armazenamento exemplar é acoplado ao processador de modo que o processador pode ler informação de, e gravar informação no meio de armazenamento. Em alternativa, o meio de armazenamento pode ser parte integrante do processador.[0072] The methods, sequences and/or algorithms described in connection with the aspects disclosed herein may be incorporated directly into hardware, into a software module executed by a processor, or in a combination of the two. A software module may reside in RAM memory, flash memory, ROM memory, EPROM memory, EEPROM memory, registers, hard disk, a removable disk, a CD-ROM, or any other form of storage medium known in the art. An exemplary storage medium is coupled to the processor so that the processor can read information from, and write information to, the storage medium. Alternatively, the storage medium may be an integral part of the processor.

[0073] Por conseguinte, um aspecto da invenção pode incluir meios de armazenamento legíveis por computador não transitórios que incorporam projetos exemplares de circuitos integrados, ou mais em alguns exemplos, meios de armazenamento legíveis por computador não transitórios compreendendo dados, os dados compreendendo projetos de circuitos integrados compreendendo células lógicas baseadas em Finfet. Por conseguinte, a invenção não está limitada aos exemplos ilustrados e quaisquer meios para executar a funcionalidade aqui descrita estão incluídos nos aspectos da invenção.[0073] Accordingly, an aspect of the invention may include non-transitory computer-readable storage media incorporating exemplary integrated circuit designs, or in some examples, non-transitory computer-readable storage media comprising data, the data comprising integrated circuit designs. integrated circuits comprising Finfet-based logic cells. Accordingly, the invention is not limited to the illustrated examples and any means for carrying out the functionality described herein are included within aspects of the invention.

[0074] Embora a descrição anterior mostre aspectos ilustrativos da invenção, deve-se notar que várias alterações e modificações podem ser aqui feitas sem se afastar do âmbito da invenção como definido pelas reivindicações anexas. As funções, etapas e/ou ações das reivindicações de método em conformidade com os aspectos da invenção aqui descrita não precisam de ser realizadas em qualquer ordem particular. Além disso, embora elementos da invenção possam ser descritos ou reivindicados no singular, o plural é contemplado a menos que limitação ao singular seja explicitamente declarada.[0074] Although the previous description shows illustrative aspects of the invention, it should be noted that various changes and modifications can be made here without departing from the scope of the invention as defined by the attached claims. The functions, steps and/or actions of the method claims in accordance with aspects of the invention described herein need not be performed in any particular order. Furthermore, although elements of the invention may be described or claimed in the singular, the plural is contemplated unless limitation to the singular is explicitly stated.

Claims

1. Method for designing an integrated circuit with logic cells based on Finfets, the method characterized by the fact that it comprises forming at least a first logic cell (200) with at least one of: two or more p-diffusion regions (201, 202 ), by stacking the two p-diffusion regions in a y-direction, with each of the two or more p-diffusion regions comprising two or more fins extending in an x-direction, and each of the two or more p-diffusion regions p-diffusion being an island with p-type doping in an n-type cavity; or two or more n diffusion regions (203, 204), by stacking the two or more n diffusion regions in the y direction, with each of the two or more n diffusion regions comprising two or more fins extending in the y direction. x, and each of the two or more diffusion regions n being an island with n-type doping in a p-type cavity; wherein forming the logic cell further comprises stacking each of the diffusion regions in the y direction and forming first and second floating poly rows (232, 238) at or adjacent to a cell edge and outwardly in the y direction along the entire length of the first logic cell and extending each diffusion region continuously in the x direction between the first floating poly row and the second floating poly row and in the y direction between each of the fins associated with that diffusion region; and further comprising forming the first logic cell as a 2-input NAND gate forming two pfets having the first fin count equal to two fins in the first p-diffusion region (202) of the two p-diffusion regions and connecting the two pfets connected in parallel , and forming two nfets, with each of the two nfets having the second fin count equal to four fins, with two of the four fins in the first n diffusion region (203) of the two n diffusion regions and two of the four fins in the other region of diffusion n (204) of the two diffusion regions n and connecting the two nfets in series.

2. The method of claim 1, further comprising forming a distributed power rail network with: at least one first local power rail associated with at least one of the two or more diffusion regions p; or at least one second local feeder rail associated with at least one of the two or more diffusion regions n.

3. Method according to claim 1, characterized by the fact that at least one of: the first local supply rail is dedicated to one of the two diffusion regions p; or the second local power rail is dedicated to one of the two diffusion regions n.

4. Method according to claim 1, characterized by the fact that it additionally comprises forming at least one poly line, the at least one poly line shared between one of the two pfets and one of the two nfets.

5. The method of claim 1, further comprising placing a poly cut in at least one poly line between the first p-diffusion region and the other p-diffusion region of the first logic cell.

6. Method according to claim 1, characterized by the fact that it further comprises forming at least one port via in the at least one poly line between the two pfets and the two nfets and connecting a metal layer for diffusion, MD , at least one doorway.

7. Computer readable memory comprising instructions stored therein, the instructions being executable by a processor to perform operations to design an integrated circuit with Finfet-based logic cells as defined in any one of claims 1 to 6.