BR112018006274B1 - Projeto de rede elétrica de cpu ciente de energia - Google Patents

Abstract

PROJETO DE GRADE DE ENERGIA DE CPU CIENTE DE ENERGIA. São fornecidos um método e um aparelho para fornecer uma grade de energia. O aparelho inclui uma pluralidade de unidades de memória compreendendo pelo menos uma memória de SoC e pelo menos uma memória cache. O aparelho inclui um primeiro subsistema acoplado, ao menos, a uma memória SoC associada a um primeiro domínio de energia. O aparelho inclui ainda um segundo subsistema acoplado, pelo menos, a uma memória cache associada a um segundo domínio de energia. O segundo subsistema pode ser um subsistema de CPU. Como o domínio de energia fornece energia a partir de uma fonte de energia compartilhada, o primeiro domínio de energia a partir de uma fonte de energia compartilhada, o primeiro domínio de energia pode operar em um nível de voltagem que é mais alto do que o exigido pela operação dos circuitos de memória. Ao mover, ao menos, a uma memória cache do primeiro domínio de energia para o segundo domínio de energia, se pode reduzir a perda de eficiência LDO para os componentes no primeiro domínio de energia.

Description

REFERÊNCIA CRUZADA A PEDIDO(S) RELACIONADO

[001] Esse pedido reivindica o benefício do pedido de Patente Indiana N° 5180/CHE/2015, intitulado “POWER-AWARE CPU POWER GRID DESIGN” e depositado em 28 de setembro de 2015, e pedido de Patente dos Estados Unidos N° 15/173.004, intitulado “POWER-AWARE CPU POWER GRID DESIGN” e depositado em 3 de junho de 2016, que são aqui expressamente incorporados mediante referência em sua totalidade.

ANTECEDENTES Campo

[002] A presente invenção refere-se geralmente ao projeto de circuitos integrados, e mais particularmente, ao projeto de rede elétrica para o subsistema de unidade de processamento central (CPU).

Antecedentes

[003] Aparelhos semicondutores, tais como circuitos integrados, são construídos a partir de componentes eletrônicos formados em materiais semicondutores e interconectados com fiação de circuito. Uma rede dessas fiações de circuito pode conectar um grupo de componentes e fornecer os componentes com energia em um nível de tensão específico. Rede elétrica (rede de distribuição de energia) geralmente se refere às redes de fios de circuito que conectam fornecimento de energia a cada componente. Projeto de rede elétrica inclui a análise e planejamento de tais redes.

[004] Um circuito integrado (IC) pode ter mais de um grupo de componentes, onde cada grupo de componentes é projetado para operar em um nível de tensão diferente. Por exemplo, um primeiro grupo de componentes pode ser projetado para operar em um primeiro nível de tensão, e um segundo grupo de componentes pode ser projetado para operar em um segundo nível de tensão diferente. Circuitos integrados que são projetados com grupos de componentes que operam em mais de um nível de tensão são considerados como domínios múltiplos de energia, onde cada domínio de energia é associado a um nível de tensão específico. Em operação, um domínio de energia específico pode ser seletivamente energizado para cima ou para baixo por meio de controle de energia para a rede de fiações de circuito conectando o grupo de componentes nesse domínio de energia.

[005] Como circuitos de memória e circuitos lógicos têm diferentes requisitos de tensão, circuitos de memória e circuitos lógicos geralmente residem em domínios de energia diferentes. Memória cache de CPU é um tipo de circuito de memória. Assim, a memória cache de CPU reside no domínio de energia de memória com outros tipos de circuitos de memória. O domínio de energia de memória geralmente alimenta sua energia a partir de um fornecedor de energia que é compartilhado por vários outros componentes que podem ter uma exigência de tensão mais alta do que a memória cache de CPU. A fim de suportar aqueles outros componentes, o fornecedor de energia compartilhada precisa manter um nível de tensão mais alto do que o requerido pela memória cache de CPU. Isso leva a uma significativa ineficiência de energia para a memória cache da CPU.

SUMÁRIO

[006] Em um aspecto da descrição, são providos um método e um aparelho para fornecer uma rede elétrica. O aparelho inclui uma pluralidade de unidades de memória compreendendo pelo menos um sistema em uma memória de chip (SC) e pelo menos uma memória cache. O aparelho inclui um primeiro subsistema acoplado a pelo menos uma memória SoC. a pelo menos uma memória SoC pode ser associada a um primeiro domínio de energia. O aparelho inclui um segundo subsistema acoplado a, pelo menos, uma memória cache. Pelo menos uma memória cache pode ser associada a um segundo domínio de energia.

[007] Em outro aspecto da revelação, um aparelho pode fornecer um primeiro domínio de energia ao menos a uma memória SoC. A pelo menos uma memória SoC pode ser acoplada a um primeiro subsistema. O aparelho pode adicionalmente fornecer um segundo domínio de energia ao menos a uma memória cache. Pelo menos uma memória cache pode ser acoplada a um segundo subsistema.

BREVE DESCRIÇÃO DOS DESENHOS

[008] A Figura 1 é um diagrama que ilustra um exemplo de projeto de rede elétrica para um circuito integrado.

[009] A Figura 2 é um diagrama que ilustra um exemplo de uma rede elétrica de um circuito integrado.

[0010] A Figura 3 é um diagrama que ilustra um exemplo de projeto de rede elétrica para um circuito integrado.

[0011] A Figura 4 é um fluxograma de um método de fornecimento de uma rede elétrica.

[0012] A Figura 5 é um diagrama que ilustra um circuito integrado configurado para implementar o método da Figura 4.

DESCRIÇÃO DETALHADA

[0013] A descrição detalhada apresentada abaixo em conexão com os desenhos anexos se destina a ser uma descrição de várias configurações e não se destina a representar as únicas configurações nas quais os conceitos aqui descritos podem ser praticados. A descrição detalhada inclui detalhes específicos com o propósito de prover uma compreensão completa de vários conceitos. Entretanto, será evidente para aqueles versados na técnica que esses conceitos podem ser praticados sem esses detalhes específicos. Em alguns casos, estruturas e componentes bem conhecidos são mostrados em forma de diagrama de blocos a fim de evitar obscurecer tais conceitos.

[0014] Vários aspectos de projeto de rede elétrica serão agora apresentados com referência a vários aparelhos e métodos. Esses aparelhos e métodos serão descritos na descrição detalhada seguinte e ilustrados nos desenhos anexos por vários blocos, componentes, circuitos, etapas, processos, algoritmos, etc. (coletivamente referidos como “elementos”). Esses elementos podem ser implementados usando-se hardware eletrônico, software de computador, ou qualquer combinação dos mesmos. Se tais elementos são implementados como hardware ou software depende da aplicação específica e das restrições de projeto impostas ao sistema global.

[0015] A título de exemplo, um elemento, ou qualquer parte de um elemento, ou qualquer combinação de elementos pode ser implementada com um “sistema de processamento” que inclui um ou mais processadores. Exemplos de processadores incluem: microprocessadores, microcontroladores, processadores de sinal digital (DSPs), arranjos de porta programáveis em campo (FPGAs), dispositivos lógicos programáveis (PLDs), máquinas de estado, lógica de porta, circuitos de hardware discretos e outro hardware adequado configurado para executar as várias funcionalidades descritas por toda essa revelação. Um ou mais processadores no sistema de processamento podem executar software. O software deve ser interpretado amplamente para significar instruções, conjuntos de instruções, código, segmentos de código, código de programa, programas, subprogramas, componentes de software, aplicações, aplicações de software, pacotes de software, rotinas, sub-rotinas, objetos, executáveis, encadeamentos de execução, procedimentos, funções, etc., seja referido como software, firmware, middleware, microcódigo, linguagem de descrição de hardware, ou de outra forma.

[0016] Consequentemente, em uma ou mais modalidades exemplares, as funções descritas podem ser implementadas em hardware, software, firmware, ou qualquer combinação dos mesmos. Se implementadas em software, as funções podem ser armazenadas em, ou codificadas como, uma ou mais instruções ou código em um meio legível por computador. Mídia legível por computador inclui mídia de armazenamento de computador. Os meios de armazenamento podem ser quaisquer meios disponíveis que possam ser acessados por um computador. A título de exemplo, e não de limitação, tais meios legíveis por computador podem compreender uma memória de acesso aleatório (RAM), uma memória somente de leitura (ROM), uma ROM programável eletricamente apagável (EEPROM), ROM de disco compacto (CD- ROM) ou outro armazenamento de disco ótico, armazenamento de disco magnético ou outros dispositivos de armazenamento magnético, combinações dos tipos acima mencionados de mídia legível por computador ou qualquer outro meio que possa ser usado para armazenar código executável por computador na forma de instruções ou estruturas de dados que podem ser acessadas por um computador.

[0017] Um subsistema é uma unidade ou dispositivo que é parte de um sistema maior. Um subsistema nesta descrição refere-se a um ou mais componentes de hardware. Uma CPU é o conjunto de circuitos eletrônicos dentro de um computador que realiza as instruções de um programa de computador executando a aritmética básica, operações lógicas, de controle e de entrada/saída (I/O) especificadas pelas instruções. A maioria das CPUs de modem está contida em um único chip de IC. Um IC que contém uma CPU também pode conter memória, interfaces periféricas e outros componentes de um computador; tais dispositivos integrados são de modo variado, microprocessadores ou sistemas em um chip (SoC). Alguns computadores empregam um processador de múltiplos núcleos, que é um único chip contendo duas ou mais CPUs denominadas “núcleos”.

[0018] Um subsistema de CPU é um grupo de componentes eletrônicos que realiza funcionalidade de CPU. Um subsistema de CPU pode incluir múltiplos núcleos e circuitos de memória cache. A Figura 1 é um diagrama 100 que ilustra um exemplo de projeto de rede elétrica para um circuito integrado 150. Em uma configuração, o IC 150 pode ser um SoC. O IC 150 inclui um subsistema de CPU 102. Além do subsistema de CPU 102, o IC 150 pode incluir subsistemas adicionais (não mostrados) tal como o subsistema de GPU, subsistema de E/S, etc.

[0019] Conforme mostrado, o subsistema de CPU 102 inclui dois clusters de núcleo de quadratura 110, 130 e uma interconexão coerente de cache (CCI) 104. O cluster de núcleo de quadratura 110 inclui quatro circuitos lógicos de núcleo 112, 114, 116, 118, e memória cache de nível - dois (L2) 120. O cluster de núcleo de quadratura 130 inclui quatro circuitos lógicos de núcleo 132, 134, 136, 138, e memória cache L2 140. Cada um dos circuitos lógicos de núcleo 112, 114, 116, 118, 132, 134, 136 e 138 é acoplado à memória cache de nível - um (L1) 122, 124, 126, 128, 142, 144, 146 e 148, respectivamente.

[0020] Memória cache de CPU é uma memória pequena no, ou próxima ao núcleo de CPU. A memória cache de CPU pode operar mais rápido do que a memória principal muito maior. Pode haver múltiplos níveis de memórias cache. A memória cache L1 é a memória cache mais rápida e é estreitamente acoplada ao circuito lógico de núcleo. A memória cache L2 é a próxima memória cache mais rápida e somente é verificada quando falha uma verificação em sua memória cache L1 de nível inferior. Por exemplo, a memória cache L2 120 é somente verificada quando falha uma verificação na memória cache L1 122, 124, 126 ou 128. Similarmente, a cache L2 140 é verificada somente quando falha uma verificação na memória cache L1 142,144,146, ou 148.

[0021] Cada um dos circuitos lógicos de núcleo 112, 114, 116, 118, 132, 134, 136, e 138 executa operações para seu respectivo núcleo, e verifica suas respectivas memórias cache L1 e L2 para acesso de dados. Por exemplo, o circuito lógico de núcleo 112 pode verificar a cache L1 122 primeiramente para um dado específico. Se a verificação no cache L1 122 falhar, o circuito lógico de núcleo 112 pode verificar a cache L2 120 para aquele dado específico.

[0022] Um dado pode ter múltiplas cópias em diferentes memórias cache. O CCI 104 gerencia os conflitos e mantém a consistência entre as memórias cache dos clusters de núcleo de quadratura 110 e 130. O CCI 104 pode sincronizar os dados armazenados em memórias cache do cluster de núcleos de quadratura 110 e os dados armazenados em memórias cache do cluster de núcleo de quadratura 130.

[0023] Em uma configuração, o subsistema de CPU 102 pode colocar componentes em três domínios de energia: o domínio lógico de chip (por exemplo, o domínio lógico de chip 208 descrito abaixo com referência à Figura 2), domínio de memória (por exemplo, o domínio de memória 212 descrito abaixo com referência à Figura 2), e domínio lógico de núcleo (por exemplo, o domínio lógico de núcleo 210 descrito abaixo com referência à Figura 2). Esses três domínios de energia são ilustrados na Figura 1 com diferentes padrões segundo plano. Por exemplo, os circuitos lógicos de núcleo (112, 114, 116, 118, 132, 134, 136 e 138), as memórias cache L1 (122, 124, 126, 128, 142, 144, 146, and 148) e o CCI 104 são agrupados no domínio lógico de núcleo. As memórias cache L2 120 e 140 são agrupadas no domínio de memória. Outros componentes (por exemplo, o invólucro de CPU 106) do subsistema de CPU 102 são agrupados no domínio lógico de chip. Em uma configuração, uma memória SoC associada a um subsistema adicional no IC 150 pode ser colocada no domínio de memória. Em tal configuração, os circuitos lógicos do subsistema adicional podem ser colocados no domínio lógico de chip.

[0024] Componentes eletrônicos no mesmo domínio de energia normalmente operam no mesmo nível de tensão e são providos com o mesmo nível de tensão de energia. Em uma configuração, circuitos de memória (por exemplo, memórias cache L1 e L2) e circuitos lógicos (por exemplo, circuitos lógicos de núcleo) operar em diferentes níveis de tensão. Assim, circuitos de memória e circuitos lógicos podem residir em diferentes domínios de energia. Por exemplo, as memórias cache L2 residem no domínio de memória e os circuitos lógicos de núcleo residem no domínio lógico de núcleo.

[0025] Em uma configuração, em lugar de residir no domínio de memória, memórias cache L1 residem no domínio lógico de núcleo. Em tal configuração, as memórias cache L1 (por exemplo, 122, 124, 126, 128, 142, 144, 146 e 148) e circuitos lógicos de núcleo (por exemplo, 112, 114, 116, 118, 132, 134, 136 e 138) são colocados no mesmo domínio de energia (isto é, domínio lógico de núcleo) a fim de satisfazer o requisito de temporização da CPU.

[0026] A Figura 2 é um diagrama ilustrando um exemplo de uma rede elétrica 200 de um circuito integrado 250. Em uma configuração, esse IC 250 pode ser um SoC e esse exemplo pode mostrar um subconjunto da rede elétrica SoC. Como mostrado neste exemplo, a rede elétrica 200 inclui três fontes de energia, fontes de energia de modo comutado (SMPS) 202, 204 e 206, que fornecem energia aos componentes em três domínios de energia (domínio lógico de chip 208, domínio lógico de núcleo 210, e domínio de memória 212), uma DRAM síncrona de taxa de dados dupla de baixo consumo de energia (LPDDR) 214, e um componente de radiofrequência de rede de área local sem fio (RF) (WLAN) 216. As SMPS 202, 204 e 206 podem ser parte de circuitos integrados de gerenciamento de energia (PMIC) para gerenciar as exigências de energia do sistema hospedeiro.

[0027] O domínio lógico de chip 208 pode incluir componentes no subsistema de CPU 102 que não são circuitos lógicos de núcleo, memória cache ou CCI. O domínio lógico de chip 208 pode incluir circuitos lógicos fora do subsistema de CPU 102, por exemplo, circuitos lógicos em outro subsistema, tal como o subsistema de E/S, subsistema de unidade de processamento gráfico (GPU)), etc. Em uma configuração, os componentes no domínio lógico de chip 208 operam em níveis de tensão variando de 0,95V a 1,25V. A fonte de energia dedicada, SMPS 202, fornece energia aos componentes no domínio lógico de chip 208. Em uma configuração, o SMPS 202 pode fornecer energia aos componentes no domínio lógico de chip 208 em nível de tensão variando de 0,95V a 1,25V.

[0028] O domínio lógico de núcleo 210 pode incluir circuitos lógicos de núcleo (por exemplo, 112, 114, 116, 118, 132, 134, 136 e 138), memórias cache L1 (por exemplo, 122, 124, 126, 128, 142, 144, 146, e 148), e CCI (por exemplo, 104) no subsistema de CPU 102. Em uma configuração, componentes no domínio lógico de núcleo 210 operam em níveis de tensão variando de 1,5 V a 1,25V. Os circuitos lógicos de núcleo podem operar em nível de tensão tão baixo quanto 0,95V. Como as memórias cache L1 residem no domínio lógico de núcleo 210 e as memórias cache L1 podem exigir uma tensão mínima de 1,05V para operar, a tensão mínima do domínio lógico de núcleo pode ser ajustada em 1,05V. Uma fonte de energia dedicada, SMPS 204, fornece energia aos componentes no domínio lógico de núcleo 210. Em uma configuração, o SMPS 204 pode fornecer energia aos componentes no sistema o domínio lógico de núcleo 210 em um nível de tensão que varia de 1,05V a 1,25V.

[0029] Tendo fonte de energia dedicada para o domínio lógico de chip 208 e domínio lógico de núcleo 210 permite escalonamento de tensão sem emenda com base em requisitos de desempenho. Escala de tensão dinâmica para diminuir a tensão pode ser feita a fim de conservar energia; e escalonamento dinâmico para aumentar a tensão pode ser feito a fim de aumentar o desempenho do sistema, ou aumentar a confiabilidade. Por exemplo, tendo uma fonte de energia dedicada (isto é, SMPS 204) para o domínio lógico de núcleo 210 se permite o escalonamento dinâmico de tensão em componentes no domínio lógico de núcleo 210 com base nas exigências de desempenho da CPU. A tensão fornecida a todos os componentes no domínio lógico de núcleo 210 pode ser diminuída, por exemplo, para 1,05V, para conservar energia; ou pode ser aumentada, por exemplo, a 0,25V, para aumentar o desempenho do subsistema de CPU 102.

[0030] O domínio de memória 212 pode incluir memórias cache L2 (por exemplo, 120 e 140) e outras memórias SoC. Em uma configuração, as outras memórias SoC podem ser uma memória de acesso aleatório estática em chip (SRAM) fora do subsistema de CPU. Em uma configuração, as outras memórias SoC podem ser um ou mais da cache L2 de DSP de modem, cache L2 de DSP de áudio, RAM interno de gráfico (SoC), RAM interna (SOC)de display, RAM interna de câmera (SOC), RAM interna de vídeo (SOC), RAM interna de periféricos (SoC) (por exemplo, USB, Crypto, eMMC), memória compartilhada, etc. Em uma configuração, aquelas outras memórias SoC podem ser acopladas a componentes fora do subsistema de CPU 102 (por exemplo, acopladas a outro subsistema tal como subsistema de E/S, subsistema de GPU, etc.). Em uma configuração, os componentes no domínio de memória 212 operam em níveis de tensão que variam de 1.5V a 1,25V. Como as memórias podem exigir uma tensão mínima de 1,05V para operar, a tensão mínima do domínio lógico de núcleo pode ser estabelecida em 1,05V.

[0031] uma fonte de energia compartilhada, SMPS 206, fornece energia aos componentes no domínio de memória 212. Em uma configuração, os componentes no domínio de memória 212 podem ser sub-regulados através de um regulador de baixa perda (LDO) 220 alimentado pela SMPS 206. Muitos outros componentes do IC 250 podem ser sub- regulados através de outros reguladores LDO alimentados pelo SMPS 206. Por Exemplo, o LPDDR 214 pode ser sub- regulado através do regulador LDO 222 alimentado pelo SMPS 206, e o componente RF WLAN 216 pode ser sub-regulado através do regulador LDO 224 alimentado pelo SMPS 206.

[0032] Cada um dos reguladores LDO 220, 222, e 224 tem um requisito de tensão a fim de assegurar a operação apropriada dos componentes aos quais ele fornece energia. Por exemplo, como as memórias no domínio de memória 212 podem exigir uma tensão mínima de 1,05V para operar, o requisito de tensão do regulador LDO 220 pode ser de 1,05V. Similarmente, uma vez que o LPDDR 214 pode exigir uma tensão de 0,2V para operar, a exigência de tensão do regulador LDO 222 pode ser de 1,2V. Como o componente RF de WLAN 216 pode requerer uma tensão de 1,35V para o operar, o requisito de tensão do regulador LDO 224 pode ser de 1,35V.

[0033] O SMPS 206 pode ajustar sua tensão para a maior tensão necessária entre os reguladores LDO 220, 222, e 224 a fim de assegurar que todos os componentes os reguladores LDO 220, 222 e 224 forneçam energia para operar apropriadamente. Em uma configuração, os reguladores LDO 220, 222 e 224 podem precisar de pelo menos 62,5 mV de espaço livre para regulação confiável de tensão. Uma vez que o LPDDR 214 está sempre ligado, a saída de tensão do SMPS 206 pode ser maior ou igual a 1,27V, que é a soma do requisito de tensão do regulador LDO 222 (1,2V) e do espaço livre de 62,5 mV. Em uma configuração, o SMPS 206 pode fornecer energia em nível de tensão que varia de 1,27V a 1,42V porque as memórias no domínio de memória 212 podem operar em tensão tão baixa quanto 1,05V, pode haver uma perda de eficiência LDO significativa para as memórias no domínio de memória 212 (por exemplo, memórias cache L2 120 e 140).

[0034] A Figura 3 é um diagrama 300 que ilustra um exemplo de projeto de rede elétrica para um circuito integrado 360. O IC 360 inclui um subsistema de CPU 302 e um subsistema adicional 350. Em uma configuração, o IC 360 pode ser um SoC. O subsistema 350 pode ser um subsistema de GPU, um subsistema de E/S, ou qualquer subsistema diferente do subsistema de CPU 302. Como mostrado, o subsistema de CPU 302 inclui dois clusters de núcleo de quadratura 310, 330 e CCI 304. O cluster de núcleo de quadratura 310 inclui quatro circuitos lógicos de núcleo 312, 314, 316, 318, e memória cache L2 320. O cluster de núcleo de quadratura 330 inclui quatro circuitos lógicos de núcleo 332, 334, 336, 338, e memória cache L2 340. Cada um dos circuitos lógicos de núcleo 312, 314, 316, 318, 332, 334, 336, e 338 é acoplado à memória cache L1 322, 324, 326, 328, 342, 344, 346 e 348, respectivamente.

[0035] O subsistema 350 inclui uma memória SoC 352. Em uma configuração, a memória SoC 352 pode ser uma SRAM em chip fora do subsistema de CPU 302. Em uma configuração, a memória SoC 352 pode ser um ou mais dentre o cache L2 do DSP L2, o cache L2 do DSP de áudio, RAM interna gráfica (SoC), RAM interna (SoC), RAM interna de câmera (SoC), RAM interna de vídeo (SoC) RAM, RAM (SoC)interna de periféricos (por exemplo, USB, Crypto, eMMC), memória compartilhada, etc. Em uma configuração, a memória SoC 352 pode ser parte do subsistema 350. Em outra configuração, a memória SoC 352 pode estar fora do subsistema 350, mas acoplada a ou associada com os componentes (por exemplo, circuitos lógicos 354) do subsistema 350.

[0036] Cada um dos circuitos lógicos de núcleo 312, 314, 316, 318, 332, 334, 336, e 338 executa operações para seu respectivo núcleo, e verifica suas respectivas memórias cache L1 e L2 para acesso de dados. Por exemplo, o circuito lógico de núcleo 312 pode verificar primeiro o cache L1 322 para um dado específico. Se a verificação no cache L1 322 falhar, o circuito lógico de núcleo 322 pode verificar a cache L2 320 para aquele dado específico.

[0037] Um dado pode ter múltiplas cópias em diferentes memórias cache. O CCI 304 gerencia os conflitos e mantém a consistência entre as memórias cache dos clusters de núcleo de quadratura 310 e 330. O CCI 304 pode sincronizar os dados armazenados em memórias cache do cluster de núcleo de quadratura 310 e os dados armazenados em memórias cache do cluster de núcleo de quadratura 330.

[0038] Em uma configuração, o subsistema de CPU 302 e o subsistema 350 podem colocar componentes em três domínios de energia: o domínio lógico de chip (por exemplo, o domínio lógico de chip 208 descrito acima com referência à Figura 2), domínio de memória (por exemplo, o domínio de memória 212 descrito acima com referência à Figura), e domínio lógico de núcleo (por exemplo, o domínio lógico de núcleo 210 descrito acima com referência à Figura 2). Esses três domínios de energia são ilustrados na Figura 3 com diferentes energias de segundo plano. Por exemplo, os circuitos lógicos de núcleo (312, 314, 316, 318, 332, 334, 336 e 338), as memórias cache L1 (322, 324, 328, 342, 344 346 e 348), as memórias cache L2 (320 and 340) e o CCI 304 são agrupados no domínio lógico de núcleo. A memória SoC 352 é colocada no domínio de memória. Outros componentes do subsistema de CPU 302 e do subsistema 350 (por exemplo, o invólucro de CPU 306 do subsistema de CPU 302, os circuitos lógicos 354 do subsistema 350) são agrupados no domínio lógico de chip.

[0039] Em comparação com o projeto de rede elétrica descrito acima, na Figura 1, as memórias cache L2 320 e 340 são migradas do domínio de memória para o domínio de lógica de núcleo. Isso não impõe restrições adicionais de tensão ao domínio lógico de núcleo uma vez que as memórias cache L1 (por exemplo, 322, 324, 326, 328, 342, 344, 346 e 348) já estão no domínio lógico de núcleo e a memória cache L2 tem requisitos de tensão similares aos da memória cache L1.

[0040] Mover a memória cache L2 a partir do domínio de memória para o domínio lógico de núcleo permite um único domínio de tensão/energia para toda a lógica de CPU e memória e fornece uma melhor rede de distribuição de energia. Mover a memória cache L2 do domínio de memória para o domínio lógico de núcleo também permite que o domínio lógico de núcleo seja uma “ilha de tensão real” independente do resto do IC 360. Portanto, mover a memória cache L2 a partir do domínio de memória para o domínio lógico de núcleo pode permitir melhor isolamento de tensão para o domínio lógico de núcleo.

[0041] Em uma configuração, como as memórias cache L2 320 e 340 são movidas a partir do domínio de memória para o domínio lógico de núcleo, as memórias cache L2 320 e 340 fornecem energia a partir do SMPS 204, em vez de, a partir do SMPS 206. Conforme descrito acima com referência à Figura 2, o SMPS 204 fornece energia em nível de tensão que varia de 0,025V a 1,25V, e o SMPS 206 fornece energia em um nível de tensão que varia de 1,27V a 1,42V. Assim, o SMPS 204 fornece energia com tensão mais baixa do que o SMPS 206. Por conseguinte, mediante seleção de energia a partir de SMPS 204 em vez de SMPS 206, as memórias cache L2 320 e 340 reduzem o consumo de energia na bateria devido à tensão mais baixa de SMPS 204 em comparação com SMPS 206. Pode haver menos perda de eficiência de LDO para as memórias cache 320 e 340 através da comutação das memórias cache L2 320 e 340 a partir do domínio de memória para o domínio lógico de núcleo.

[0042] Mover a memória cache L2 a partir do domínio de memória para o domínio lógico de núcleo remove a dependência entre os modos operacionais do domínio lógico de núcleo e a tensão do domínio de memória. A tensão de energia fornecida aos circuitos de memória (por exemplo, componentes no domínio de memória) pode ser maior ou igual à tensão de energia fornecida aos circuitos lógicos (por exemplo, componentes no domínio lógico de núcleo e no domínio lógico de chip). Quando a tensão do domínio lógico de núcleo ou do domínio lógico de chip é aumentada, a tensão do domínio de memória também é aumentada. Isso causa uma perda de eficiência LDO maior para a memória cache L2 se a memória cache L2 for colocada no domínio da memória. Mover a memória cache L2 do domínio de memória para o domínio lógico de núcleo, eleva a tensão do domínio lógico de chip pode não causar maior perda de eficiência LDO para a memória cache L2, assim, pode economizar energia na bateria.

[0043] Mover a memória cache L2 do domínio da memória para o domínio lógico de núcleo pode melhorar o espaço livre de LDO de domínio da memória (por exemplo, regulador de LDO 220) devido ao requisito de corrente de pico inferior. A exigência de espaço livre de LDO inferior também leva à economia de energia.

[0044] Quando o subsistema de CPU 302 entra em modo de baixo consumo de energia, todos os núcleos podem ser desligados. O SMPS 204 pode permanecer ligado para fornecer energia às memórias cache L1 e L2. A tensão de saída da SMPS 204 pode ser reduzida a uma tensão de retenção que é apenas suficiente para reter o conteúdo nas memórias cache. Em comparação, se a cache L2 reside no domínio da memória, a tensão de saída de SMPS 206 não pode ser reduzida devido a outras dependências (por exemplo, LPDDR 214). Portanto, mover a memória cache L2 a partir do domínio de memória para o domínio lógico de núcleo introduz economias de energia.

[0045] Como a memória cache L2 é movida para o domínio lógico de núcleo, os deslocadores de nível que estão entre o domínio lógico de núcleo e a memória cache L2 podem ser removidos. A remoção de deslocadores de nível pode conduzir a menor área de matriz. Devido ao fato de os deslocadores de nível adicionar retardo e torná-los mais difíceis de alcançar a frequência máxima, a remoção dos deslocadores de nível também pode melhorar as restrições de temporização para a obtenção de uma frequência máxima. Em uma configuração, mover a memória cache L2 a partir do domínio de memória para o domínio lógico de núcleo pode levar a 20% de redução no consumo de energia da memória cache L2.

[0046] A Figura 4 é um fluxograma 400 de um método de fornecer uma rede elétrica. O método pode ser realizado por um IC (por exemplo, o IC 150, 250 ou 360). Em uma configuração, o IC que executa esse método pode ser um SoC. Em 402, o SoC provê um primeiro domínio de energia ao menos para uma memória SoC. A pelo menos uma memória SoC é acoplada a um primeiro subsistema do SoC. Em uma configuração, o primeiro domínio de energia pode ser o domínio de memória (por exemplo, o domínio de memória 212 ou 510). Em uma configuração, o primeiro subsistema pode ser o subsistema 350 na Figura 3 ou o subsistema 550 na figura 5. A pelo menos uma memória SoC pode ser a memória SoC 352 na Figura 3 ou a memória SoC 552 na Figura 5. Em outra configuração, o primeiro subsistema pode ser o subsistema adicional e a pelo menos uma memória SoC pode ser a memória associada ao subsistema adicional descrito acima com referência à Figura 1.

[0047] Em uma configuração, o primeiro domínio de energia alimenta energia a partir de uma fonte de energia compartilhada (por exemplo, SMPS 206 ou 508). Em tal configuração, a fonte de energia compartilhada pode ser adicionalmente configurada para fornecer energia a, pelo menos, um de um LPDDR (por exemplo, o LPDDR214) ou um componente de RF de WLAN (por exemplo, o componente de RF de WLAN 216).

[0048] Em 404, SoC fornece um segundo domínio de energia a pelo menos uma memória cache acoplada a um segundo subsistema e a circuitos lógicos do segundo subsistema. Em uma configuração, o segundo domínio de energia pode ser o domínio lógico de núcleo (por exemplo, o domínio lógico de núcleo 210 ou 506). Em uma configuração, o segundo subsistema pode ser o subsistema de CPU 302 na Figura 3 ou o subsistema de CPU 530, na figura 5. Em tal configuração, a, ao menos uma, memória cache acoplada ao segundo subsistema pode ser a mesma memória cache L1 e/ou L2 descritas com referência à Figura 3 ou Figura 5, e os circuitos lógicos do segundo subsistema podem ser os circuitos lógicos de núcleo descritos com referência à Figura 3 ou Figura 5. Em outra configuração, o segundo subsistema pode ser o subsistema de CPU 102. Em tal configuração, a pelo menos uma memória cache acoplada ao segundo subsistema pode ser a memória cache L1 descrita acima com referência à Figura 1, e os circuitos lógicos do segundo subsistema podem ser os circuitos lógicos de núcleo (e.g. 112, 114 116, 118, 132, 134, 136 e 138) descritos acima com referência à figura 1.

[0049] Em uma configuração, o segundo domínio de energia fornece energia a partir de uma fonte de energia dedicada (por exemplo, SMPS 204 ou 506). Em uma configuração, o segundo domínio de energia pode manter uma tensão mínima necessária para reter os dados na pelo menos uma memória cache quando o segundo subsistema entra em um modo de baixo consumo de energia.

[0050] Em 406, o SoC fornece um terceiro domínio de energia para circuitos lógicos do primeiro subsistema. Em uma configuração, o terceiro domínio de energia pode ser o domínio lógico de chip (por exemplo, o domínio lógico de chip 208 ou 520). Em uma configuração, os circuitos lógicos do primeiro subsistema podem ser iguais aos circuitos lógicos 354 do subsistema 350, descrito acima, com referência à Figura 3, ou os circuitos lógicos 554 do subsistema 550, descritos abaixo, com referência à Figura 5. Em outra configuração, os circuitos lógicos do primeiro subsistema podem ser iguais aos circuitos lógicos do subsistema adicional descrito acima com referência à Figura 1. Em uma configuração, o terceiro domínio de energia fontes energia de uma fonte de energia dedicada (por exemplo, SMPS 202 ou 504).

[0051] A Figura 5 é um diagrama 500 que ilustra um circuito integrado 502 configurado para implementar o método da Figura 4. Em uma configuração, cada componente do IC 502 realiza funções similares ao componente correspondente do IC 250 descrito acima com referência à Figura 2, IC 360 descrito acima com referência à Figura 3, e IC 150 descrito acima com referência à Figura 1. Em uma configuração, o IC 502 é um SoC.

[0052] Como mostrado, o IC 502 pode incluir um subsistema de CPU 530 e um subsistema adicional 550. O subsistema 550 pode ser um subsistema de GPU, um subsistema de I/O, ou qualquer subsistema diferente do subsistema de CPU 530. O subsistema de CPU 530 inclui vários circuitos lógicos de núcleo (por exemplo, circuito lógico de núcleo 536), várias memórias cache L1 (por exemplo, memória cache L1538), memórias cache L2 540 e 542, e CCI 534. O subsistema 550 inclui uma memória SoC 552. Em uma configuração, a memória SoC 552 pode ser uma SRAM no chip fora do subsistema de CPU 530. Em uma configuração, a memória SoC 552 pode ser um ou mais dentre o cache L2 do DSP L2, a cache L2 do DSP de áudio, RAM interna gráfica (SoC), RAM interna (SoC), RAM interna de câmera (SoC), RAM interna de vídeo (SoC), RAM interna de periféricos (por exemplo, USB, Crypto, eMMC) (S0C), memória compartilhada, etc. Em uma configuração, a memória SoC 552 pode ser parte do subsistema 550. Em outra configuração, a memória SoC 552 pode estar fora do subsistema 550, mas acoplada a ou associada a componentes (por exemplo, circuitos lógicos 554) do subsistema 550.

[0053] O IC 502 inclui SMPS 504, 506 e 508 que fornecem energia aos componentes em três domínios de energia (domínio lógico de chip 520, domínio lógico de núcleo 522, e domínio de memória 524). Três reguladores LDO 510, 512 e 514 fornecem energia a partir da SMPS 508. Em uma configuração, os componentes no domínio de memória 524 podem ser sub-regulados através de um regulador LDO 510 fornecido pela SMPS 508. Muitos outros componentes do IC 502 podem ser sub-regulados através de reguladores LDO 512 e 514 originados da SMPS 508.

[0054] Em uma configuração, o subsistema de CPU 530 e o subsistema 550 podem colocar componentes em três domínios de energia: domínio lógico de chip 520, domínio de memória 524, e domínio lógico de núcleo 522. Por exemplo, os circuitos lógicos de núcleo (por exemplo, 536), as memórias cache L1 (por exemplo, 538), as memórias cache L2 (540 and 542) e o CCI 534 são agrupados no domínio lógico de núcleo 522. A memória SoC 552 é colocada no domínio de memória 524. Outros componentes do subsistema de CPU 530 e do subsistema 550 (por exemplo, o invólucro de CPU 532 do subsistema de CPU 530, os circuitos lógicos 554 do subsistema 550) são agrupados no domínio lógico de chip 520.

[0055] O IC 502 pode incluir meios para fornecer um primeiro domínio de energia a, pelo menos, uma memória. A pelo menos uma memória SoC é acoplada a um primeiro subsistema do SoC. Em uma configuração, o primeiro domínio de energia pode ser o domínio de memória 524. Em uma configuração, o primeiro subsistema pode ser o subsistema 550 e a pelo menos uma memória SoC, pode ser a memória SoC 552. Em uma configuração, o meio para o fornecimento do primeiro domínio de energia para a pelo menos uma memória SoC pode ser o SMPS 508, o regulador LDO 510, e os fios de circuito que ligam o SMPS 508, o regulador LDO 510, e a pelo menos uma memória SoC. Em uma configuração, o meio para fornecer o primeiro domínio de energia realiza as operações descritas acima com relação a 402 da Figura 4.

[0056] O IC 502 pode incluir meios para fornecer um segundo domínio de energia a, pelo menos, uma memória cache acoplada a um segundo subsistema e a circuitos lógicos do segundo subsistema. Em uma configuração, o segundo domínio de energia pode ser o domínio lógico de núcleo 522. Em uma configuração, o segundo subsistema pode ser o subsistema de CPU 530. Em tal configuração, pelo menos uma memória cache acoplada ao segundo subsistema pode ser as memórias cache L2 (por exemplo, 540 e/ou 542) e/ou as memórias cache L1 (por exemplo, 538) e os circuitos lógicos do segundo subsistema podem ser circuitos lógicos de núcleo (por exemplo, 536). Em uma configuração, o meio para fornecer o segundo domínio de energia para a, pelo menos, uma memória cache acoplada ao segundo subsistema e aos circuitos lógicos do segundo subsistema pode ser o SMPS 506 e os fios de circuito que conectam O SMPS 506 a, pelo menos, uma memória cache e aos circuitos lógicos do segundo subsistema. Em uma configuração, o dispositivo para fornecer o segundo domínio de energia executa as operações descritas acima com relação a 404 da Figura 4.

[0057] O IC 502 pode incluir meios para fornecer um terceiro domínio de energia para circuitos lógicos do primeiro subsistema. Em uma configuração, o terceiro domínio de energia pode ser o domínio lógico de chip 520. Em uma configuração, os circuitos lógicos do primeiro subsistema podem ser os circuitos lógicos 554 do subsistema 550. Em uma configuração, o dispositivo para fornecer o terceiro domínio de energia para os circuitos lógicos do primeiro subsistema pode ser o SMPS 504 e os fios de circuito que ligam O SMPS 504 aos circuitos lógicos do primeiro subsistema. Em tal configuração, o meio para fornecer o terceiro domínio de energia realiza as operações descritas acima com relação a 406 da Figura 4.

[0058] Entende-se que a ordem ou hierarquia específica de blocos nos processos/fluxogramas apresentados é uma ilustração de abordagens exemplares. Com base nas preferências de projeto, entende-se que a ordem ou hierarquia específica de blocos nos processos/fluxogramas pode ser rearranjada. Além disso, alguns blocos podem ser combinados ou omitidos. O método em anexo reivindica os mesmos elementos dos vários blocos em ordem de amostra, e não se destinam a ser limitados à ordem ou hierarquia específica apresentada.

[0059] A descrição anterior é provida para permitir que aqueles versados na técnica pratiquem os vários aspectos aqui descritos. Várias modificações a esses aspectos serão prontamente evidentes para aqueles versados na técnica, e os princípios genéricos aqui definidos podem ser aplicados a outros aspectos. Assim, as reivindicações não se destinam a ser limitadas aos aspectos aqui mostrados, mas deve ser acordado o escopo completo consistente com as reivindicações de linguagem, em que referência a um elemento no singular não se destina a significar “um e apenas um”, a menos que especificamente mencionado de outra forma, mas, ao invés disso, um ou mais. A palavra “exemplar” é usada aqui como significando “servindo como um exemplo, caso ou ilustração”. Qualquer aspecto aqui descrito como “exemplar” não deve ser necessariamente considerado como preferido ou vantajoso em relação a outros aspectos. A menos que especificamente declarado de outra forma, o termo “algum” refere-se a um ou mais. Combinações tais como “pelo menos um de A, B ou C”, “pelo menos um dentre A, B e C” e A, B, C, ou qualquer combinação dos mesmos, incluindo qualquer combinação de A, B e/ou C, e pode incluir múltiplos de A, múltiplos de B, ou múltiplos de C. Especificamente, combinações tais como “pelo menos um dentre A, B ou C”, e “pelo menos um de A, B, e C”, e “A, B, C, ou qualquer combinação dos mesmos” pode ser somente A, somente B, somente C, A e B, A e C, B e C, ou A e B e C, onde quaisquer dessas combinações podem conter um ou mais membros ou membros de A, B ou C. Todos os equivalentes estruturais e funcionais aos elementos dos vários aspectos descritos por toda esta descrição que são conhecidos ou posteriormente devem ser conhecidos por aqueles versados na técnica são expressamente incorporados aqui mediante referência e destinam-se a ser abrangidos pelas reivindicações. Além disso, nada aqui revelado pretende ser dedicado ao público, independente de se tal descrição está explicitamente citada nas reivindicações. Elemento de reivindicação deve ser considerado como um meio acrescido de função, a menos que o elemento seja expressamente citado utilizando a frase, “meios para”.

Claims (14)

1. Aparelho, caracterizado pelo fato de que compreende: uma pluralidade de unidades de memória compreendendo pelo menos uma memória de sistema em um chip, SoC (352) e pelo menos uma memória cache; um primeiro subsistema (350) acoplado a pelo menos uma memória SoC (352), em que a pelo menos uma memória SoC é uma DRAM síncrona de taxa de dados dupla de baixo consumo de energia, LPDDR, associada a um primeiro domínio de energia; um segundo subsistema (302) acoplado a pelo menos uma memória cache, a pelo menos uma memória cache compreendendo pelo menos uma memória cache de nível um, L1, (322, 324, 326, 328, 342, 344, 346, 348) e pelo menos uma memória cache de nível dois, L2 (320, 340), em que a pelo menos uma memória cache L1 e a pelo menos uma memória cache L2 são associadas a um segundo domínio de energia; e uma primeira fonte de energia e uma segunda fonte de energia, em que a primeira fonte de energia (206, 508) é configurada para fornecer energia ao primeiro domínio de energia (524) e a segunda fonte de energia (204, 506) é configurada para fornecer energia para o segundo domínio de energia e em que o segundo domínio de energia mantém uma tensão necessária para reter dados na pelo menos uma memória cache quando o segundo subsistema entra em um modo de baixo consumo de energia.

2. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o segundo subsistema (350) é um subsistema de unidade central de processamento, CPU.

3. Aparelho, de acordo com a reivindicação 2, caracterizado pelo fato de que o subsistema de CPU compreende um ou mais clusters de processadores (310), em que a memória cache L2 é acoplada a um dentre os um ou mais clusters de processadores.

4. Aparelho, de acordo com a reivindicação 2, caracterizado pelo fato de que o subsistema de CPU compreende uma pluralidade de processadores, em que a memória cache L1 é acoplada a um dentre a pluralidade de processadores.

5. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro subsistema compreende um primeiro circuito lógico, o primeiro circuito lógico associado a um terceiro domínio de energia (208, 520).

6. Aparelho, de acordo com a reivindicação 5, caracterizado pelo fato de que o segundo subsistema compreende um segundo circuito lógico, o segundo circuito lógico associado ao segundo domínio de energia.

7. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o primeiro subsistema e o segundo subsistema residem em um SoC.

8. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente um componente de radiofrequência, RF, de rede de área local sem fio, WLAN, (216) em que a pluralidade de unidades de memória compreende adicionalmente uma DDR de baixo consumo de energia, LPDDR (214), em que a primeira fonte de energia é configurada adicionalmente para fornecer energia a pelo menos um entre a LPDDR ou o componente de RF de WLAN.

9. Aparelho, de acordo com a reivindicação 1, caracterizado pelo fato de que o segundo domínio de energia mantém uma tensão mínima necessária para retenção de dados na pelo menos uma memória cache quando o segundo subsistema entra em um modo de baixo consumo de energia.

10. Método de fornecimento de uma rede elétrica, caracterizado pelo fato de que compreende: fornecer (402) um primeiro domínio de energia a pelo menos uma memória de sistema em um chip, SoC, a pelo menos uma memória SoC é uma DRAM síncrona de taxa de dados dupla de baixo consumo de energia, LPDDR, e é acoplada a um primeiro subsistema (350); e fornecer (404) um segundo domínio de energia a pelo menos uma memória cache, a pelo menos uma memória cache compreendendo pelo menos uma memória cache de nível um, L1, e pelo menos uma memória cache de nível dois, L2, a pelo menos uma memória cache L1 e a pelo menos uma memória cache L2 são acopladas a um segundo subsistema (302) e fornecer uma primeira fonte de energia e uma segunda fonte de energia, em que a primeira fonte de energia (206, 508) é configurada para fornecer energia para o primeiro domínio de energia (524) e a segunda fonte de energia (204, 506) é configurada para fornecer energia para o segundo domínio de energia e em que o segundo domínio de energia mantém uma tensão necessária para reter dados na pelo menos uma memória cache quando o segundo subsistema entra em um modo de baixo consumo de energia.

11. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que o segundo subsistema é um subsistema de unidade central de processamento, CPU, e em que subsistema de CPU compreende um ou mais clusters de processadores, em que a memória cache L2 é acoplada a um dentre um ou mais clusters de processadores ou em que o subsistema de CPU compreende uma pluralidade de processadores, em que a memória cache L1 é acoplada a um processador dentre a pluralidade de processadores.

12. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que o primeiro subsistema compreende um primeiro circuito lógico, o método compreendendo adicionalmente fornecer um terceiro domínio de energia ao primeiro circuito lógico e em que o segundo subsistema compreende um segundo circuito lógico, o método compreendendo adicionalmente fornecer o segundo domínio de energia ao segundo circuito lógico.

13. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que o primeiro subsistema e o segundo subsistema residem em um SoC.

14. Método, de acordo com a reivindicação 10, caracterizado pelo fato de que a primeira fonte de energia é adicionalmente configurada para fornecer energia a pelo menos um entre uma DDR de baixo consumo de energia, LPDDR (214) ou um componente de radiofrequência, RF, de área local sem fio, WLAN, (216).