BR112018004171B1

BR112018004171B1 - PIXEL RECEIVER WITH CAPACITANCE CANCELLATION FOR ULTRASONIC IMAGING APPARATUS

Info

Publication number: BR112018004171B1
Application number: BR112018004171-8A
Authority: BR
Inventors: Lennart Karl-Axel Mathe; Sameer Wadhwa; Lingli Xia
Original assignee: Qualcomm Incorporated
Priority date: 2015-09-01
Filing date: 2016-08-15
Publication date: 2023-09-05

Abstract

RECEPTOR DE PIXEL COM CANCELAMENTO DE CAPACITÂNCIA PARA APARELHO DE FORMAÇÃO DE IMAGEM ULTRASSÔNICA. É descrito um aparelho, tal como um sensor de pixel para um aparelho de formação de imagem ultrassônica. O aparelho inclui uma primeira camada de metalização acoplada a uma camada piezelétrica, em que uma primeira voltagem é formada na primeira camada de metalização em resposta a uma onda ultrassônica refletindo a partir de um item a ter a imagem formada (por exemplo, a impressão digital de um usuário) e se propagando através da camada piezelétrica, e em que a primeira camada de metalização está situada acima de um substrato; uma segunda camada de metalização situada entre a primeira camada de metalização e o substrato; e um dispositivo configurado para aplicar uma segunda voltagem à segunda camada de metalização para reduzir uma capacitância parasita entre a primeira camada de metalização e o substrato.PIXEL RECEIVER WITH CAPACITANCE CANCELLATION FOR ULTRASONIC IMAGE FORMING APPARATUS. An apparatus such as a pixel sensor for an ultrasonic imaging apparatus is described. The apparatus includes a first metallization layer coupled to a piezoelectric layer, wherein a first voltage is formed in the first metallization layer in response to an ultrasonic wave reflecting from an item to be imaged (e.g., the fingerprint of a user) and propagating through the piezoelectric layer, and wherein the first metallization layer is situated above a substrate; a second metallization layer located between the first metallization layer and the substrate; and a device configured to apply a second voltage to the second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate.

Description

CROSS REFERENCE TO RELATED ORDERS

[0001] Este pedido reivindica prioridade e o benefício do Pedido Não-Provisório N° 14/842.826, depositado no escritório de Patentes e Marcas Registradas dos Estados Unidos em 1 setembro de 2015, cujo conteúdo inteiro é aqui incorporado mediante referência.[0001] This application claims priority and the benefit of Non-Provisional Application No. 14/842,826, filed with the United States Patent and Trademark Office on September 1, 2015, the entire contents of which are incorporated herein by reference.

BACKGROUND Field

[0002] Aspectos da presente invenção referem- se geralmente a aparelhos de formação de imagem ultrassônica, e mais particularmente, a um receptor de pixel com cancelamento de capacitância para uso em um aparelho de formação de imagem ultrassônica.[0002] Aspects of the present invention relate generally to ultrasonic imaging apparatus, and more particularly, to a capacitance canceling pixel receiver for use in an ultrasonic imaging apparatus.

Background

[0003] Um aparelho de formação de imagem ultrassônica pode ser usado para obter imagens eletrônicas ou digitais de determinados itens, tais como impressões digitais. Aparelho de formação de imagem ultrassônica tipicamente compreende um transmissor de onda ultrassônica incluindo uma camada piezelétrica de transmissão (por exemplo, tal como uma camada de fluoreto de polivinilideno (PVDF)), uma camada piezelétrica de recepção (por exemplo, uma camada PVDF) e um receptor de pixel compreendendo um conjunto bidimensional de sensores de pixel. Geralmente, o transmissor de onda ultrassônica está situado abaixo do receptor de pixel, e o receptor de pixel está situado abaixo da camada piezelétrica de recepção. A imagem de item a ser formada, tal como a impressão digital do usuário, é posicionada acima da camada piezelétrica de recepção.[0003] An ultrasonic imaging apparatus can be used to obtain electronic or digital images of certain items, such as fingerprints. Ultrasonic imaging apparatus typically comprises an ultrasonic wave transmitter including a transmitting piezoelectric layer (e.g., such as a polyvinylidene fluoride (PVDF) layer), a receiving piezoelectric layer (e.g., a PVDF layer) and a pixel receiver comprising a two-dimensional array of pixel sensors. Generally, the ultrasonic wave transmitter is situated below the pixel receiver, and the pixel receiver is situated below the receiving piezoelectric layer. The item image to be formed, such as the user's fingerprint, is positioned above the receiving piezoelectric layer.

[0004] Em operação, a camada piezelétrica de transmissão do transmissor de onda ultrassônica é excitada para gerar uma onda ultrassônica (por exemplo, uma onda ultrassônica de 10 MHz) para cima através do receptor de pixel e da camada piezelétrica de recepção até que a onda encontre a imagem a ser formada, tal como a impressão digital do usuário. A onda ultrassônica reflete a impressão digital e se propaga para baixo em direção ao receptor de pixel. A camada piezelétrica de recepção converte a onda refletida em voltagens nas respectivas entradas dos sensores de pixel do receptor de pixel. As voltagens geradas nas entradas dos sensores de pixel são uma função de se a onda correspondente encontrou um vale ou crista da impressão digital do usuário.[0004] In operation, the transmitting piezoelectric layer of the ultrasonic wave transmitter is excited to generate an ultrasonic wave (e.g., a 10 MHz ultrasonic wave) upward through the pixel receiver and the receiving piezoelectric layer until the wave finds the image to be formed, such as the user's fingerprint. The ultrasonic wave reflects the fingerprint and propagates downward toward the pixel receiver. The receiving piezoelectric layer converts the reflected wave into voltages at the respective inputs of the pixel sensors of the pixel receiver. The voltages generated at the pixel sensor inputs are a function of whether the corresponding wave encountered a trough or crest of the user's fingerprint.

[0005] Os sensores de pixel processam as respectivas voltagens de alta frequência para gerar voltagens de pixel de saída DC. Um conversor analógico/digital é provido para digitalizar as Voltagens de pixel de saída de CD. Os sinais digitalizados podem então ser processados por um processador de imagem para realizar várias operações, tal como reconhecimento de impressão digital, armazenamento de banco de dados de impressão digital, e outros.[0005] The pixel sensors process respective high frequency voltages to generate DC output pixel voltages. An analog/digital converter is provided to digitize the CD output pixel voltages. The digitized signals can then be processed by an image processor to perform various operations, such as fingerprint recognition, fingerprint database storage, and others.

[0006] No passado, o receptor de pixel foi implementado utilizando tecnologia de transistor de película fina (TFT). Entretanto, os circuitos implementados utilizando tecnologia de TFT geralmente têm menor eficiência de conversão de voltagem e mais ruído do que circuitos implementados usando outra tecnologia, tal como tecnologia de semicondutor de óxido de metal complementar (CMOS).[0006] In the past, the pixel receiver was implemented using thin film transistor (TFT) technology. However, circuits implemented using TFT technology generally have lower voltage conversion efficiency and more noise than circuits implemented using another technology, such as complementary metal oxide semiconductor (CMOS) technology.

SUMMARY

[0007] O que se segue apresenta um resumo simplificado de uma ou mais modalidades a fim de fornecer uma compreensão básica de tais modalidades. Este sumário não é uma visão geral extensiva de todas as modalidades contempladas, e não se destina a identificar elementos essenciais ou crucias de todas as modalidades nem a delinear o escopo de qualquer ou de todas as modalidades. Sua única finalidade é apresentar alguns conceitos de uma ou mais modalidades de uma forma simplificada como um prelúdio para a descrição mais detalhada que é apresentada posteriormente.[0007] The following presents a simplified summary of one or more modalities in order to provide a basic understanding of such modalities. This summary is not an extensive overview of all modalities covered, and is not intended to identify essential or crucial elements of all modalities nor to outline the scope of any or all modalities. Its sole purpose is to present some concepts of one or more embodiments in a simplified form as a prelude to the more detailed description that is presented later.

[0008] Um aspecto da invenção refere-se a um aparelho que compreende uma primeira camada de metalização acoplada a uma camada piezelétrica, em que uma primeira voltagem é formada na primeira camada de metalização em resposta a uma onda ultrassônica refletindo a partir de um item a ser convertido em imagem e se propagando através da camada piezelétrica, e em que a primeira camada de metalização está situada acima de um substrato; uma segunda camada de metalização situada entre a primeira camada de metalização e o substrato; e um dispositivo configurado para aplicar uma segunda voltagem à segunda camada de metalização para reduzir uma capacitância parasita entre a primeira camada de metalização e o substrato.[0008] One aspect of the invention relates to an apparatus comprising a first metallization layer coupled to a piezoelectric layer, wherein a first voltage is formed in the first metallization layer in response to an ultrasonic wave reflecting from an item being converted into an image and propagating through the piezoelectric layer, and wherein the first metallization layer is situated above a substrate; a second metallization layer located between the first metallization layer and the substrate; and a device configured to apply a second voltage to the second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate.

[0009] Outro aspecto da invenção refere-se a um método que compreende a geração de uma primeira voltagem em uma primeira camada de metalização em resposta a uma onda ultrassônica refletindo uma imagem de um item a ser formada e a propagação através de uma camada piezelétrica, em que a primeira camada de metalização está situada acima de um substrato; e aplicar uma segunda voltagem a uma segunda camada de metalização para reduzir uma capacitância parasita entre a primeira camada de metalização e o substrato, em que a segunda camada de metalização está situada entre a primeira camada de metalização e o substrato.[0009] Another aspect of the invention relates to a method comprising generating a first voltage in a first metallization layer in response to an ultrasonic wave reflecting an image of an item to be formed and propagating it through a piezoelectric layer , wherein the first metallization layer is situated above a substrate; and applying a second voltage to a second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate, wherein the second metallization layer is situated between the first metallization layer and the substrate.

[00010] Outro aspecto da invenção refere-se a um aparelho compreendendo meios para a geração de uma primeira voltagem em uma primeira camada de metalização em resposta a uma onda ultrassônica refletindo a partir de um item a ter a imagem formada e a propagação através da camada piezelétrica, em que a primeira camada de metalização está situada acima de um substrato; e meios para aplicar uma segunda voltagem a uma segunda camada de metalização para reduzir uma capacitância parasita entre a primeira camada de metalização e o substrato, em que a segunda camada de metalização está situada entre a primeira camada de metalização e o substrato.[00010] Another aspect of the invention relates to an apparatus comprising means for generating a first voltage in a first metallization layer in response to an ultrasonic wave reflecting from an item to be imaged and propagating through the piezoelectric layer, in which the first metallization layer is situated above a substrate; and means for applying a second voltage to a second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate, wherein the second metallization layer is situated between the first metallization layer and the substrate.

[00011] Para a realização das finalidades precedentes e afins, a uma ou mais modalidades compreendem as características daqui em diante completamente descritas e particularmente apontadas nas reivindicações. A descrição a seguir e os desenhos anexos apresentam em detalhes certos aspectos ilustrativos de uma ou mais modalidades. Esses aspectos são indicativos, no entanto, de apenas alguns dos vários modos nos quais os princípios das várias modalidades podem ser empregados e as modalidades de descrição pretendem incluir todos os tais aspectos e seus equivalentes.[00011] To achieve the foregoing and related purposes, the one or more embodiments comprise the characteristics hereinafter fully described and particularly pointed out in the claims. The following description and accompanying drawings present in detail certain illustrative aspects of one or more embodiments. These aspects are indicative, however, of only some of the various ways in which the principles of the various modalities may be employed, and the description modalities are intended to include all such aspects and their equivalents.

BRIEF DESCRIPTION OF THE DRAWINGS

[00012] A Figura 1 ilustra uma vista em seção transversal lateral de um aparelho de formação de imagem ultrassônica, exemplar de acordo com um aspecto da invenção.[00012] Figure 1 illustrates a side cross-sectional view of an exemplary ultrasonic image forming apparatus in accordance with an aspect of the invention.

[00013] A Figura 2 ilustra uma vista superior de um receptor CMOS exemplar para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção.[00013] Figure 2 illustrates a top view of an exemplary CMOS receiver for an exemplary ultrasonic imaging apparatus in accordance with another aspect of the invention.

[00014] A Figura 3 ilustra um diagrama esquemático de um receptor CMOS exemplar para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção.[00014] Figure 3 illustrates a schematic diagram of an exemplary CMOS receiver for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention.

[00015] A Figura 4A ilustra um diagrama esquemático de um sensor de pixel exemplar para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção.[00015] Figure 4A illustrates a schematic diagram of an exemplary pixel sensor for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention.

[00016] A Figura 4B ilustra um diagrama de temporização associado a uma operação exemplar do sensor de pixel da Figura 4A, de acordo com outro aspecto da revelação.[00016] Figure 4B illustrates a timing diagram associated with an exemplary operation of the pixel sensor of Figure 4A, in accordance with another aspect of the disclosure.

[00017] A Figura 4C ilustra um diagrama de temporização associado à outra operação exemplar do sensor de pixel da Figura 4A, de acordo com outro aspecto da revelação.[00017] Figure 4C illustrates a timing diagram associated with another exemplary operation of the pixel sensor of Figure 4A, in accordance with another aspect of the disclosure.

[00018] A Figura 4D ilustra um diagrama de temporização associado à ainda outra operação exemplar do sensor de pixel da Figura 4A, de acordo com outro aspecto da revelação.[00018] Figure 4D illustrates a timing diagram associated with yet another exemplary operation of the pixel sensor of Figure 4A, in accordance with another aspect of the disclosure.

[00019] A Figura 4E ilustra um diagrama de temporização associado à ainda outra operação exemplar do sensor de pixel da Figura 4A de acordo com outro aspecto da revelação.[00019] Figure 4E illustrates a timing diagram associated with yet another exemplary operation of the pixel sensor of Figure 4A in accordance with another aspect of the disclosure.

[00020] A Figura 4F ilustra uma vista em seção transversal lateral de uma porção do sensor de pixel da Figura 4A, de acordo com outro aspecto da revelação.[00020] Figure 4F illustrates a side cross-sectional view of a portion of the pixel sensor of Figure 4A, in accordance with another aspect of the disclosure.

[00021] A Figura 4G ilustra uma vista de topo do sensor de pixel da Figura 4A de acordo com outro aspecto da revelação.[00021] Figure 4G illustrates a top view of the pixel sensor of Figure 4A according to another aspect of the disclosure.

[00022] A Figura 5A ilustra um diagrama esquemático de outro sensor de pixel exemplificativo para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção.[00022] Figure 5A illustrates a schematic diagram of another exemplary pixel sensor for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention.

[00023] A Figura 5B ilustra uma vista em seção transversal lateral de uma porção do sensor de pixel, exemplar, da Figura 5, de acordo com outro aspecto da revelação.[00023] Figure 5B illustrates a side cross-sectional view of a portion of the exemplary pixel sensor of Figure 5, in accordance with another aspect of the disclosure.

[00024] A Figura 5C ilustra uma vista de topo do sensor de pixel exemplar da Figura 5 de acordo com outro aspecto da invenção.[00024] Figure 5C illustrates a top view of the exemplary pixel sensor of Figure 5 in accordance with another aspect of the invention.

[00025] A Figura 6A ilustra um diagrama esquemático de outro sensor de pixel exemplar para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção.[00025] Figure 6A illustrates a schematic diagram of another exemplary pixel sensor for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention.

[00026] A Figura 6B ilustra uma vista em seção transversal lateral de uma porção do sensor de pixel, exemplar, da Figura 6A, de acordo com outro aspecto da revelação.[00026] Figure 6B illustrates a side cross-sectional view of a portion of the exemplary pixel sensor of Figure 6A, in accordance with another aspect of the disclosure.

[00027] A Figura 6C ilustra um diagrama de temporização associado a uma operação exemplar do sensor de pixel da Figura 6A, de acordo com outro aspecto da revelação.[00027] Figure 6C illustrates a timing diagram associated with an exemplary operation of the pixel sensor of Figure 6A, in accordance with another aspect of the disclosure.

[00028] A Figura 6D ilustra um diagrama de temporização associado à outra operação exemplar do sensor de pixel da Figura 6A, de acordo com outro aspecto da revelação.[00028] Figure 6D illustrates a timing diagram associated with another exemplary operation of the pixel sensor of Figure 6A, in accordance with another aspect of the disclosure.

[00029] A Figura 6E ilustra um diagrama de temporização associado à ainda outra operação exemplar do sensor de pixel da Figura 6A, de acordo com outro aspecto da revelação.[00029] Figure 6E illustrates a timing diagram associated with yet another exemplary operation of the pixel sensor of Figure 6A, in accordance with another aspect of the disclosure.

[00030] A Figura 6F ilustra um diagrama de temporização associado à ainda outra operação exemplar do sensor de pixel da Figura 6A, de acordo com outro aspecto da revelação.[00030] Figure 6F illustrates a timing diagram associated with yet another exemplary operation of the pixel sensor of Figure 6A, in accordance with another aspect of the disclosure.

[00031] A Figura 7 ilustra um fluxograma de um método exemplar de redução da capacitância parasita para um sensor de pixel, de acordo com outro aspecto da revelação.[00031] Figure 7 illustrates a flowchart of an exemplary method of reducing parasitic capacitance for a pixel sensor, in accordance with another aspect of the disclosure.

DETAILED DESCRIPTION

[00032] A descrição detalhada apresentada abaixo, em conjunto com os desenhos anexos, é pretendida como uma descrição de várias configurações e não se destina a representar as únicas configurações nas quais os conceitos aqui descritos podem ser praticados. A descrição detalhada inclui detalhes específicos com a finalidade de proporcionar uma compreensão completa dos vários conceitos. Entretanto, será evidente para aqueles versados na técnica que estes conceitos podem ser praticados sem esses detalhes específicos. Em alguns casos, estruturas e componentes bem conhecidos são mostrados em forma de diagrama de blocos a fim de evitar obscurecer tais conceitos.[00032] The detailed description presented below, together with the accompanying drawings, is intended as a description of various configurations and is not intended to represent the only configurations in which the concepts described herein can be practiced. The detailed description includes specific details for the purpose of providing a complete understanding of the various concepts. However, it will be apparent to those skilled in the art that these concepts can be practiced without these specific details. In some cases, well-known structures and components are shown in block diagram form to avoid obscuring such concepts.

[00033] A Figura 1 ilustra uma vista em seção transversal lateral de um aparelho de formação de imagem ultrassônica, exemplar, 100, de acordo com um aspecto da invenção. O aparelho de formação de imagem ultrassônica 100 compreende um transmissor de onda ultrassônica 110 configurado para gerar uma onda ultrassônica (por exemplo, uma onda ultrassônica de 10 MHz). O transmissor ultrassônico 110 é configurado para gerar a onda ultrassônica de modo que ela se propague para cima através de várias camadas, como discutido adicionalmente aqui.[00033] Figure 1 illustrates a side cross-sectional view of an exemplary ultrasonic imaging apparatus 100, in accordance with an aspect of the invention. The ultrasonic imaging apparatus 100 comprises an ultrasonic wave transmitter 110 configured to generate an ultrasonic wave (e.g., a 10 MHz ultrasonic wave). The ultrasonic transmitter 110 is configured to generate the ultrasonic wave so that it propagates upward through several layers, as further discussed herein.

[00034] Mais especificamente, o transmissor de onda ultrassônica 110 pode compreender uma camada piezelétrica de transmissão 112, um par de eletrodos 114 e 116 acoplados à camada piezelétrica de transmissão 112, e uma fonte de excitação 118. A camada piezelétrica 112 pode compreender uma camada de fluoreto de polivinilideno (PVDF) ou outro tipo de camada piezelétrica. A fonte de excitação 118 é configurada para gerar uma voltagem de excitação para a camada piezelétrica de transmissão 112 de modo que a camada emita uma onda ultrassônica em uma frequência desejada (por exemplo, 10 MHz).[00034] More specifically, the ultrasonic wave transmitter 110 may comprise a piezoelectric transmission layer 112, a pair of electrodes 114 and 116 coupled to the piezoelectric transmission layer 112, and an excitation source 118. The piezoelectric layer 112 may comprise a polyvinylidene fluoride (PVDF) layer or other type of piezoelectric layer. The excitation source 118 is configured to generate an excitation voltage for the transmission piezoelectric layer 112 so that the layer emits an ultrasonic wave at a desired frequency (e.g., 10 MHz).

[00035] O aparelho de formação de imagem ultrassônica 100 compreende ainda um receptor de pixel 120 posicionado acima do transmissor de onda ultrassônica 110. Um espaçador (não mostrado), tal como um espaçador de vidro, pode ser encaixado entre o transmissor de onda ultrassônica 110 e o receptor de pixel 120. Conforme discutido adicionalmente aqui, o receptor de pixel 120 compreende um conjunto bidimensional de sensores de pixel configurado para receber e processar as respectivas voltagens associadas com a imagem a ser formada, tal como a impressão digital do usuário. O receptor de pixel 120 compreende uma pluralidade de blocos de metalização de entrada 122 dispostos em um conjunto bidimensional para receber as voltagens de pixel de entrada associadas com o item a ter a imagem formada.[00035] The ultrasonic image forming apparatus 100 further comprises a pixel receiver 120 positioned above the ultrasonic wave transmitter 110. A spacer (not shown), such as a glass spacer, may be fitted between the ultrasonic wave transmitter 110 and the pixel receiver 120. As further discussed herein, the pixel receiver 120 comprises a two-dimensional array of pixel sensors configured to receive and process respective voltages associated with the image to be formed, such as the user's fingerprint. The pixel receiver 120 comprises a plurality of input metallization blocks 122 arranged in a two-dimensional array to receive the input pixel voltages associated with the item to be imaged.

[00036] O aparelho de formação de imagem ultrassônica 100 compreende ainda uma camada piezelétrica de recepção 130, disposta sobre e/ou posicionada acima do receptor de pixel 120. A camada piezelétrica de recepção 130 converte a onda ultrassônica refletida a partir do item a ter a imagem formada (por exemplo, a impressão digital do usuário) em voltagens de pixel de entrada para os sensores de pixel do receptor de pixel 120. Similarmente, a camada piezelétrica de recepção 130 pode compreender uma camada de fluoreto de polivinilideno (PVDF) ou outro tipo de camada piezelétrica. Um eletrodo 132 (por exemplo, camada de metalização) pode ser provido no topo da camada piezelétrica de recepção 130 para fornecer uma operação de janela de detecção, como discutido adicionalmente aqui.[00036] The ultrasonic image forming apparatus 100 further comprises a receiving piezoelectric layer 130, disposed over and/or positioned above the pixel receiver 120. The receiving piezoelectric layer 130 converts the ultrasonic wave reflected from the item to have the image formed (e.g., the user's fingerprint) at input pixel voltages to the pixel sensors of the pixel receiver 120. Similarly, the receiving piezoelectric layer 130 may comprise a layer of polyvinylidene fluoride (PVDF) or another type of piezoelectric layer. An electrode 132 (e.g., metallization layer) may be provided on top of the receiving piezoelectric layer 130 to provide a detection window operation, as further discussed herein.

[00037] O aparelho de formação de imagem ultrassônica 100 compreende ainda uma placa 140, disposta sobre o eletrodo 132. A placa 140 serve como um revestimento protetor para os componentes do aparelho de formação de imagem ultrassônica 100, subjacentes à placa. Adicionalmente, a placa 140 serve para prover uma superfície sobre a qual a imagem de item a ser formada, tal como a impressão digital do usuário 150, pode ser colocada, conforme ilustrado na Figura 1.[00037] The ultrasonic imaging apparatus 100 further comprises a plate 140, disposed over the electrode 132. The plate 140 serves as a protective coating for the components of the ultrasonic imaging apparatus 100, underlying the plate. Additionally, the plate 140 serves to provide a surface upon which the item image to be formed, such as the user's fingerprint 150, can be placed, as illustrated in Figure 1.

[00038] Em operação, o transmissor de onda ultrassônica 110 é operado para gerar uma rajada de onda ultrassônica (por exemplo, uma onda ultrassônica de 10 MHz) se propagando para cima em direção ao dedo do usuário 150 por meio do receptor de pixel 120, recebendo a camada piezelétrica 130, e a placa 140. A onda ultrassônica incidente sobre o dedo do usuário 150 produz uma onda ultrassônica refletida, que se propaga para baixo através da camada piezelétrica de recepção 130. A camada piezelétrica 130 converte a onda refletida em voltagens nas respectivas entradas dos sensores de pixel do receptor 120. A amplitude de cada uma das voltagens depende de se a parte de onda ultrassônica refletida correspondente encontrou uma crista ou um vale da impressão digital. Os sensores de pixel processam as voltagens de pixel de entrada para gerar voltagens de pixel de saída para digitalização e processamento adicionais de acordo com a aplicação de formação de imagem desejada.[00038] In operation, the ultrasonic wave transmitter 110 is operated to generate a burst of ultrasonic wave (e.g., a 10 MHz ultrasonic wave) propagating upward toward the user's finger 150 via the pixel receiver 120 , receiving piezoelectric layer 130, and plate 140. The ultrasonic wave incident on the user's finger 150 produces a reflected ultrasonic wave, which propagates downward through the receiving piezoelectric layer 130. The piezoelectric layer 130 converts the reflected wave into voltages at the respective inputs of the pixel sensors of the receiver 120. The amplitude of each of the voltages depends on whether the corresponding reflected ultrasonic wave portion encountered a crest or a trough of the fingerprint. Pixel sensors process input pixel voltages to generate output pixel voltages for further scanning and processing according to the desired imaging application.

[00039] A Figura 2 ilustra uma vista superior de um receptor CMOS exemplar 200 para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção. O receptor CMOS 200 pode ser uma implementação detalhada exemplar do receptor de pixel 120 do aparelho de formação de imagem ultrassônica 100, previamente discutido.[00039] Figure 2 illustrates a top view of an exemplary CMOS receiver 200 for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention. The CMOS receiver 200 may be an exemplary detailed implementation of the pixel receiver 120 of the ultrasonic imaging apparatus 100 previously discussed.

[00040] O receptor CMOS 200 compreende um circuito integrado de CMOS (IC) 220 incluindo um conjunto de sensores de pixel. Uma porção superior do IC de CMOS 220 inclui uma pluralidade de blocos de metalização de entrada 222 dispostos em um arranjo bidimensional. Embora não mostrado na Figura 2, o receptor CMOS 200 pode incluir uma camada de passivação dielétrica disposta sobre o conjunto de blocos de metalização de entrada 222. A camada piezelétrica de recepção 130 pode ser fixada à superfície superior do IC de CMOS 220 utilizando, por exemplo, um material adesivo. Os blocos de metalização 222 servem como as respectivas entradas para os sensores de pixel do receptor CMOS 200, onde são desenvolvidas as voltagens de pixel de entrada relacionadas à onda ultrassônica refletida correspondente.[00040] The CMOS receiver 200 comprises a CMOS integrated circuit (IC) 220 including an array of pixel sensors. An upper portion of the CMOS IC 220 includes a plurality of input plating blocks 222 arranged in a two-dimensional arrangement. Although not shown in Figure 2, the CMOS receiver 200 may include a dielectric passivation layer disposed over the set of input metallization blocks 222. The receiving piezoelectric layer 130 may be attached to the top surface of the CMOS IC 220 using, e.g. example, an adhesive material. The metallization blocks 222 serve as the respective inputs to the pixel sensors of the CMOS receiver 200, where input pixel voltages related to the corresponding reflected ultrasonic wave are developed.

[00041] A Figura 3 ilustra um diagrama esquemático de um receptor CMOS exemplar 300 para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção. O receptor CMOS 300 pode ser uma implementação detalhada exemplar de qualquer um ou de ambos, receptor 120 e receptor CMOS 200, previamente discutidos.[00041] Figure 3 illustrates a schematic diagram of an exemplary CMOS receiver 300 for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention. CMOS receiver 300 may be an exemplary detailed implementation of either or both receiver 120 and CMOS receiver 200 previously discussed.

[00042] Especificamente, o receptor CMOS 300 compreende um conjunto bidimensional de sensores de pixel 310-11 a 310-MN. Neste exemplo, o tamanho da matriz de sensor de pixel é MxN. Isto é, a matriz de sensor de pixel tem M fileiras de sensores de pixel e N colunas de sensores de pixel. Sensores de pixel 310-11 a 310-1N estão na primeira fileira do conjunto; os sensores de pixel 310-21 a 310-2N estão na segunda fileira do arranjo; os sensores de pixel 310-13 a 310-3N estão na terceira fileira do arranjo; e os sensores de pixel 310-1N a 310-MN estão na última fileira do arranjo. Similarmente, os sensores de pixel 310- 11 a 310-Ml estão na primeira coluna do arranjo; os sensores de pixel 310-12 a 310-M2 estão na segunda coluna do arranjo; os sensores de pixel 310-13 a 310-M3 estão na terceira coluna do arranjo; e os sensores de pixel 310-N a 310-MN estão na enésima coluna do arranjo. Conforme mostrado, todos os sensores de pixel 310-11 a 310-MN são acoplados à camada piezelétrica (PZ) para receber respectivas voltagens de pixel de entrada a partir daí.[00042] Specifically, the CMOS receiver 300 comprises a two-dimensional array of pixel sensors 310-11 to 310-MN. In this example, the size of the pixel sensor array is MxN. That is, the pixel sensor array has M rows of pixel sensors and N columns of pixel sensors. Pixel sensors 310-11 to 310-1N are in the first row of the array; pixel sensors 310-21 to 310-2N are in the second row of the array; pixel sensors 310-13 to 310-3N are in the third row of the array; and pixel sensors 310-1N to 310-MN are in the last row of the array. Similarly, pixel sensors 310-11 to 310-Ml are in the first column of the array; pixel sensors 310-12 to 310-M2 are in the second column of the array; pixel sensors 310-13 to 310-M3 are in the third column of the array; and pixel sensors 310-N to 310-MN are in the nth column of the array. As shown, all pixel sensors 310-11 to 310-MN are coupled to the piezoelectric layer (PZ) to receive respective input pixel voltages from there.

[00043] O receptor CMOS 300 compreende ainda um seletor de fileira 320, um multiplexador de leitura de coluna 330, um conversor analógico/digital (ADC) 340, um processador de imagem 350, e um controlador 3606. O seletor de fileira 320, sob o controle do controlador 360, ativa uma fileira de sensores de pixel com o propósito de gerar voltagens de pixel de saída, correspondentes. A esse respeito, o seletor de fileira 320 gera três sinais CS1/DB1/SS1 a CSM/DBM/SSM para as fileiras 310-11/310-1N a 310-1M1/310-MN, respectivamente.[00043] The CMOS receiver 300 further comprises a row selector 320, a column read multiplexer 330, an analog/digital converter (ADC) 340, an image processor 350, and a controller 3606. The row selector 320, under the control of controller 360, activates a row of pixel sensors for the purpose of generating corresponding output pixel voltages. In this regard, row selector 320 generates three signals CS1/DB1/SS1 to CSM/DBM/SSM for rows 310-11/310-1N to 310-1M1/310-MN, respectively.

[00044] Como discutido em maiores detalhes aqui, os sinais CS1 a CSM liberam as portas dos transistores de efeito de campo (FETs) nos sensores de pixel correspondentes da carga que pode estar presente a partir de um ciclo de ativação ou leitura anterior. Os sinais DB1 a DBM são usados para habilitar detectores de pico nos sensores de pixel correspondentes para gerar uma voltagem relacionada à energia ou voltagem de pico recebida a partir da camada piezelétrica. Os sinais SS1 a SSM fazem com que as voltagens de pixel de saída geradas pelos sensores de pixel correspondentes sejam aplicadas às linhas de leitura de coluna correspondentes CR1 a CRN. Além disso, como relacionado a uma modalidade específica, os sinais SS1 a SSM são usados para efetuar o cancelamento de capacitância parasita para aumentar a sensibilidade nos sensores de pixel, correspondentes.[00044] As discussed in greater detail here, signals CS1 to CSM free the gates of field effect transistors (FETs) on the corresponding pixel sensors from the charge that may be present from a previous activation or readout cycle. Signals DB1 to DBM are used to enable peak detectors in the corresponding pixel sensors to generate a voltage related to the power or peak voltage received from the piezoelectric layer. Signals SS1 to SSM cause the output pixel voltages generated by the corresponding pixel sensors to be applied to the corresponding column readout lines CR1 to CRN. Furthermore, as related to a specific embodiment, signals SS1 to SSM are used to effect stray capacitance cancellation to increase sensitivity in the corresponding pixel sensors.

[00045] Sob o controle do controlador 360, o multiplexador de leitura de coluna 330 lê as voltagens de pixel de saída dos sensores de pixel da fileira ativada. O multiplexador 330 pode emitir as voltagens de pixel de saída de uma maneira serial para o ADC 340. Deve ser entendido que o multiplexador 330 pode ser configurado para emitir pelo menos uma porção das voltagens de pixel de saída em paralelo a uma pluralidade de ADCs, respectivamente. O ADC 340 digitaliza as voltagens de pixel de saída e as fornece ao processador de imagem 350. O processador de imagem 350 pode executar qualquer número de operações com base nas voltagens de pixel digitalizadas, recebidas. Por exemplo, o processador de imagem 350 pode executar o reconhecimento de impressão digital com base em uma imagem de impressão digital autenticada previamente armazenada.[00045] Under the control of the controller 360, the column read multiplexer 330 reads the output pixel voltages of the pixel sensors of the activated row. The multiplexer 330 may output the output pixel voltages in a serial manner to the ADC 340. It is to be understood that the multiplexer 330 may be configured to output at least a portion of the output pixel voltages in parallel to a plurality of ADCs, respectively. The ADC 340 digitizes the output pixel voltages and provides them to the image processor 350. The image processor 350 may perform any number of operations based on the received digitized pixel voltages. For example, image processor 350 may perform fingerprint recognition based on a previously stored authenticated fingerprint image.

[00046] Além disso, como ilustrado, o controlador 360 pode gerar uma voltagem de controle de Rbias para controlar uma voltagem de voltagem aplicada ao eletrodo, tal como o eletrodo 132, situado em uma superfície superior da camada piezelétrica de recepção. Conforme discutido em maiores detalhes aqui, a voltagem de Rbias pode ser usada para permitir que os detectores de pico dos sensores de pixel ativados detectem um ou mais picos da energia ou voltagem recebidos da camada piezelétrica.[00046] Furthermore, as illustrated, the controller 360 can generate a Rbias control voltage to control a voltage voltage applied to the electrode, such as electrode 132, located on an upper surface of the receiving piezoelectric layer. As discussed in greater detail here, the Rbias voltage can be used to allow the peak detectors of activated pixel sensors to detect one or more peaks of the energy or voltage received from the piezoelectric layer.

[00047] A Figura 4A ilustra um diagrama esquemático de um sensor de pixel exemplar 400 para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção. O sensor de pixel 400 pode ser uma implementação detalhada exemplar de qualquer um dos sensores de pixel 310-11 a 310-MN, previamente discutidos. Como ilustrado, o sensor de pixel 400 é acoplado a uma camada piezelétrica de recepção 440, eletrodo correspondente 442, e a placa 446, sobre a qual uma imagem de item a ser formada, tal como uma impressão digital, é colocada. O eletrodo 442 é configurado para receber uma voltagem de polarização gerada por uma fonte de voltagem de polarização 448 com base em um sinal de controle Rbias gerado, por exemplo, pelo controlador 360, previamente discutido.[00047] Figure 4A illustrates a schematic diagram of an exemplary pixel sensor 400 for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention. Pixel sensor 400 may be an exemplary detailed implementation of any of the previously discussed pixel sensors 310-11 to 310-MN. As illustrated, the pixel sensor 400 is coupled to a receiving piezoelectric layer 440, corresponding electrode 442, and the plate 446, upon which an image of the item to be formed, such as a fingerprint, is placed. The electrode 442 is configured to receive a bias voltage generated by a bias voltage source 448 based on an Rbias control signal generated, for example, by the controller 360, previously discussed.

[00048] Especificamente, o sensor de pixel 400 compreende um detector de pico 420 incluindo um transistor N3 e um diodo D1. O transistor N3 pode ser configurado como um transistor de efeito de campo (FET), tal como um FET de semicondutor de óxido metálico de n canais (MOSFET) (referido daqui por diante como um “NMOS”). O NMOS N3 compreende um dreno acoplado a um bloco de metalização de entrada 410 do sensor de pixel 400, uma fonte configurada para receber uma voltagem de polarização de diodo, e uma porta configurada para receber um sinal de liberar. O diodo D1 inclui um ânodo configurado para receber a voltagem de polarização do diodo e um cátodo também acoplado à placa de metalização de entrada 410.[00048] Specifically, the pixel sensor 400 comprises a peak detector 420 including a transistor N3 and a diode D1. Transistor N3 can be configured as a field-effect transistor (FET), such as an n-channel metal-oxide semiconductor FET (MOSFET) (hereinafter referred to as an “NMOS”). The NMOS N3 comprises a drain coupled to an input metallization block 410 of the pixel sensor 400, a source configured to receive a diode bias voltage, and a gate configured to receive a release signal. Diode D1 includes an anode configured to receive the diode bias voltage and a cathode also coupled to the input plating plate 410.

[00049] O sensor de pixel 400 compreende ainda um amplificador de seguidor de fonte compreendendo o transistor N1. O Transistor N1 também pode ser configurado como um FET, tal como um NMOS, incluindo um dreno acoplado a uma voltagem de trilho (por exemplo, Vdd) e uma porta acoplada ao bloco de metalização de entrada 410 do sensor de pixel 400. O sensor de pixel 400 compreende ainda um transistor de leitura N2, que também pode ser configurado como um FET, tal como um NMOS, incluindo um dreno acoplado a uma fonte do NMOS N1 e uma porta configurada para receber um sinal de selecionar. O sensor de pixel 400 compreende ainda uma fonte de corrente I acoplada entre a fonte de NMOS N2 e outra voltagem de trilho (por exemplo, terra).[00049] The pixel sensor 400 further comprises a source follower amplifier comprising transistor N1. Transistor N1 may also be configured as a FET, such as an NMOS, including a drain coupled to a rail voltage (e.g., Vdd) and a gate coupled to the input metallization block 410 of the pixel sensor 400. The sensor pixel 400 further comprises a readout transistor N2, which may also be configured as a FET, such as an NMOS, including a drain coupled to a source of the NMOS N1 and a gate configured to receive a select signal. The pixel sensor 400 further comprises a current source I coupled between the NMOS source N2 and another rail voltage (e.g., ground).

[00050] O sinal de liberar, polarização de diodo, e o sinal de selecionar são exemplos de um conjunto de sinais de CS1/DB1/SS1 para CSM/DBM/SSM, previamente discutidos. Além disso, a placa de metalização de entrada 410 do sensor de pixel 400 é por si um exemplo de um dos blocos de metalização de entrada 122 e 222, previamente discutidos. A operação do sensor de pixel 400 é discutida abaixo com referência a uns poucos diagramas de temporização, exemplares.[00050] The release signal, diode bias, and the select signal are examples of a set of signals from CS1/DB1/SS1 to CSM/DBM/SSM, previously discussed. Furthermore, the input plating plate 410 of the pixel sensor 400 is itself an example of one of the input plating blocks 122 and 222 previously discussed. The operation of the pixel sensor 400 is discussed below with reference to a few exemplary timing diagrams.

[00051] A Figura 4B ilustra um diagrama de temporização associado a uma operação exemplar do sensor de pixel 400, de acordo com outro aspecto da invenção. O eixo horizontal ou x do diagrama de temporização representa o tempo, o eixo vertical representa as amplitudes do sinal de liberar, rajada de onda ultrassônica, polarização de diodo, sinal de selecionar e Rbias. No diagrama de temporização exemplar, dois ciclos de leitura consecutivos 1 e 2 são mostrados com propósitos ilustrativos. Deve-se entender que os ciclos de leitura não precisam ser consecutivos, e podem ser realizados a qualquer momento após a solicitação de um usuário.[00051] Figure 4B illustrates a timing diagram associated with an exemplary operation of the pixel sensor 400, in accordance with another aspect of the invention. The horizontal or x axis of the timing diagram represents time, the vertical axis represents the amplitudes of the release signal, ultrasonic wave burst, diode bias, select signal and Rbias. In the exemplary timing diagram, two consecutive read cycles 1 and 2 are shown for illustrative purposes. It should be understood that reading cycles do not need to be consecutive, and can be performed at any time after a user's request.

[00052] De acordo com o diagrama de temporização, no tempo t1, o sinal de liberar é primeiro trazido para um estado ativado (por exemplo, um nível de voltagem relativamente alto (por exemplo, Vdd)) a fim de ligar NMOS N3. A ativação do NMOS N3 libera a porta do NMOS N1 de qualquer carga que possa estar presente, por exemplo, a partir de um ciclo de leitura prévio. No tempo t2, o sinal de liberar é então trazido para um estado desativado (por exemplo, um nível de voltagem relativamente baixo (por exemplo, terra)) para desligar NMOS N3. Durante o intervalo de tempo t1-t2, o transmissor ultrassônico pode ser desabilitado (por exemplo, não gerando uma rajada de onda ultrassônica), a polarização do diodo e as voltagens de sinal de selecionar podem ser ajustadas para um estado desativado (por exemplo, uma voltagem relativamente baixa (por exemplo, terra)), e a Rbias pode ser ajustada em qualquer nível de CD (por exemplo, Vdd).[00052] According to the timing diagram, at time t1, the release signal is first brought to an activated state (e.g., a relatively high voltage level (e.g., Vdd)) in order to turn on NMOS N3. Activating NMOS N3 frees the NMOS N1 port from any load that may be present, for example, from a previous read cycle. At time t2, the release signal is then brought to an off state (e.g., a relatively low voltage level (e.g., ground)) to turn off NMOS N3. During the time interval t1-t2, the ultrasonic transmitter can be disabled (e.g., not generating a burst of ultrasonic wave), the diode bias and select signal voltages can be adjusted to a disabled state (e.g., a relatively low voltage (e.g. ground)), and the Rbias can be adjusted to any CD level (e.g. Vdd).

[00053] Então, no tempo t3, a voltagem de polarização do diodo é trazida para um nível de voltagem afirmado (por exemplo, 3 Volts) para polarizar o diodo D1 para detecção de sinal de pico. A voltagem de polarização do diodo pode ser selecionada em um ponto operacional desejado para a porta do NMOS N1. Por exemplo, a fonte de corrente I pode requerer cerca de um (1) volt através da fonte de corrente; a voltagem dreno/fonte do NMOS N2 pode requerer aproximadamente 0,2 volt; e a voltagem de porta/fonte de NMOS N1 pode requerer 0,5 volt. Assim, a voltagem de porta mínima de NMOS N1 pode ser 1,5 Volts. Ajustando-se a voltagem de polarização do diodo em três (3) Volts, e permitindo uma queda de 0,7 volts para a queda através do diodo D1, a voltagem de porta de NMOS N1 pode oscilar entre 1,5 a 2,3 Volts. Deve-se entender que a voltagem de porta de NMOS N1 pode ser ajustada para operar dentro de outras faixas.[00053] Then, at time t3, the diode bias voltage is brought to a stated voltage level (e.g., 3 Volts) to bias diode D1 for peak signal detection. The diode bias voltage can be selected at a desired operating point for the NMOS N1 gate. For example, current source I may require about one (1) volt across the current source; NMOS N2 drain/source voltage may require approximately 0.2 volt; and NMOS N1 gate/source voltage may require 0.5 volt. Thus, the minimum gate voltage of NMOS N1 can be 1.5 Volts. By adjusting the diode bias voltage to three (3) Volts, and allowing a drop of 0.7 volts to drop across diode D1, the gate voltage of NMOS N1 can swing between 1.5 to 2.3 Volts. It should be understood that the gate voltage of NMOS N1 can be adjusted to operate within other ranges.

[00054] Então, no tempo t4, o transmissor ultrassônico é habilitado para gerar uma rajada de onda ultrassônica através da camada piezelétrica de recepção 440, do eletrodo 442, e da placa 446. Conforme discutido anteriormente, as rajadas de onda ultrassônica refletem o dedo do usuário e de volta através da camada piezelétrica 440, onde uma voltagem de pixel de entrada (por exemplo, voltagem de entrada de 10 MHz) é produzida na placa de metalização de entrada 410 do sensor de pixel 400. A amplitude da voltagem de pixel de entrada é uma função de se a onda ultrassônica refletida correspondente encontrou uma crista ou vale da impressão digital do usuário.[00054] Then, at time t4, the ultrasonic transmitter is enabled to generate a burst of ultrasonic wave through the receiving piezoelectric layer 440, the electrode 442, and the plate 446. As discussed previously, the ultrasonic wave bursts reflect the finger from the user and back through the piezoelectric layer 440, where an input pixel voltage (e.g., 10 MHz input voltage) is produced at the input plating plate 410 of the pixel sensor 400. The amplitude of the pixel voltage input is a function of whether the corresponding reflected ultrasonic wave encountered a crest or valley of the user's fingerprint.

[00055] Quando a voltagem do pixel de entrada na porta do NMOS N faz com que a voltagem através do diodo D1 exceda a voltagem de diodo (por exemplo, 0,7 V), a corrente flui através do diodo D1 para carregar a porta do NMOS N1. Isto é, considerando o exemplo onde a voltagem de polarização do diodo é de três (3) Volts, quando a voltagem de pixel de entrada está em ou abaixo de 2,3 Volts, a corrente flui através do diodo D1 para carregar a porta do NMOS N1. Consequentemente, a corrente que flui através do diodo D1 é uma função do pico da voltagem de pixel de entrada.[00055] When the input pixel voltage at the NMOS N gate causes the voltage across diode D1 to exceed the diode voltage (e.g., 0.7 V), current flows through diode D1 to charge the gate of NMOS N1. That is, considering the example where the diode bias voltage is three (3) Volts, when the input pixel voltage is at or below 2.3 Volts, current flows through diode D1 to charge the diode gate. NMOS N1. Consequently, the current flowing through diode D1 is a function of the peak input pixel voltage.

[00056] Com referência de volta ao diagrama de temporização da Figura 4B, após um intervalo de tempo definido (t4-t5) para produzir uma voltagem média suficiente ou definida na porta do NMOS N1, no tempo t5, o transmissor ultrassônico é desabilitado, e no tempo t6, a voltagem de polarização do diodo é trazida de volta para seu estado desativado (por exemplo, a voltagem relativamente baixa (por exemplo, terra)). Durante o intervalo de tempo t3-t6, os sinais de liberar e selecionar estão em seus estados não asseverados, e Rbias é mantida no nível de voltagem prévio (por exemplo, Vdd).[00056] With reference back to the timing diagram of Figure 4B, after a defined time interval (t4-t5) to produce a sufficient or defined average voltage at NMOS port N1, at time t5, the ultrasonic transmitter is disabled, and at time t6, the diode bias voltage is brought back to its off state (e.g., the relatively low voltage (e.g., ground)). During the time interval t3-t6, the release and select signals are in their unasserted states, and Rbias is maintained at the previous voltage level (e.g., Vdd).

[00057] Após a voltagem de polarização de diodo ser trazida para seu estado desativado, no tempo t7, o sinal de selecionar é trazido para seu estado ativado (por exemplo, uma voltagem relativamente alta (por exemplo, Vdd)) para ligar NMOS N2. Isso habilita o amplificador de seguidor de fonte compreendendo o NMOS N1 e a fonte de corrente I. Isto é, a voltagem de porta Vg de NMOS N1, sendo relacionada ao pico da voltagem de pixel de entrada recebida por meio do bloco de metalização de entrada 410, é essencialmente produzida como a voltagem de pixel de saída VOUT do sensor de pixel 400. Mais especificamente, a corrente substancialmente constante I produzida pela fonte de corrente I através do NMOS N1 é substancialmente proporcional à voltagem de porta/fonte Vgs do NMOS N1. Consequentemente, se a voltagem de porta Vg de NMOS N1 aumenta devido à voltagem de pixel de entrada e detecção de pico da mesma, a voltagem na fonte de NMOS N1 aumenta da mesma forma. Isto porque o NMOS N1 é configurado como um amplificador de seguidor de fonte com um ganho de aproximadamente um (1). Mais exatamente, a voltagem de pixel de saída VOUT é essencialmente a voltagem de porta Vg de NMOS N1 menos a voltagem de porta/fonte Vgs de NMOS N1, uma vez que NMOS N2 está completamente ligado pelo sinal de selecionar.[00057] After the diode bias voltage is brought to its off state, at time t7, the select signal is brought to its on state (e.g., a relatively high voltage (e.g., Vdd)) to turn on NMOS N2 . This enables the source-follower amplifier comprising the NMOS N1 and the current source I. That is, the gate voltage Vg of NMOS N1, being related to the peak of the input pixel voltage received through the input metallization block 410, is essentially produced as the output pixel voltage VOUT of the pixel sensor 400. More specifically, the substantially constant current I produced by the current source I through the NMOS N1 is substantially proportional to the gate/source voltage Vgs of the NMOS N1 . Consequently, if the gate voltage Vg of NMOS N1 increases due to the input pixel voltage and peak detection thereof, the voltage at the source of NMOS N1 increases accordingly. This is because the NMOS N1 is configured as a source-follower amplifier with a gain of approximately one (1). More exactly, the output pixel voltage VOUT is essentially the gate voltage Vg of NMOS N1 minus the gate/source voltage Vgs of NMOS N1, since NMOS N2 is completely turned on by the select signal.

[00058] Como discutido anteriormente com referência à Figura 3, a voltagem de pixel de saída VOUT do sensor de pixel 400 é produzida em uma linha de leitura de coluna correspondente. Após um intervalo de tempo definido (t7-t8) suficiente para que a voltagem de pixel de saída VOUT seja lida pelo multiplexador de leitura de coluna 330, no tempo t8, o sinal de selecionar é trazido para seu estado desativado (por exemplo, uma voltagem relativamente baixa (por exemplo, terra)) para desligar NMOS N2, e terminar o ciclo de leitura 1. Durante o intervalo de tempo t7-t8, o transmissor ultrassônico é desabilitado, e os sinais de liberar e polarização de diodo estão em seus estados não asseverados, e Rbias é mantida no nível de voltagem prévio (por exemplo, Vdd).[00058] As previously discussed with reference to Figure 3, the output pixel voltage VOUT of the pixel sensor 400 is output on a corresponding column readout line. After a defined time interval (t7-t8) sufficient for the output pixel voltage VOUT to be read by the column read multiplexer 330, at time t8, the select signal is brought to its off state (e.g., a relatively low voltage (e.g., ground)) to turn off NMOS N2, and finish read cycle 1. During the time interval t7-t8, the ultrasonic transmitter is disabled, and the release and diode bias signals are in their unasserted states, and Rbias is maintained at the previous voltage level (e.g., Vdd).

[00059] O ciclo de leitura 2 a seguir pode ser configurado substancialmente igual ou diferente, similar ao primeiro ciclo de leitura 1. Novamente, conforme mencionado anteriormente, o ciclo de leitura 2 seguinte não precisa ser realizado imediatamente após o primeiro ciclo de leitura 1, mas conforme necessário tal como mediante solicitação do usuário.[00059] The following reading cycle 2 can be configured substantially the same or different, similar to the first reading cycle 1. Again, as mentioned previously, the following reading cycle 2 does not need to be performed immediately after the first reading cycle 1 , but as necessary such as upon user request.

[00060] A Figura 4C ilustra outro diagrama de temporização associado a uma operação exemplar do sensor de pixel 400, de acordo com outro aspecto da invenção. A operação do sensor de pixel 400 de acordo com o diagrama de sincronização da Figura 4C é similar à operação do sensor de pixel por meio do diagrama de temporização da Figura 4B, exceto que o sinal de Rbias é configurado para habilitar e desativar o circuito de detecção de pico 420 ao invés da voltagem de polarização de diodo.[00060] Figure 4C illustrates another timing diagram associated with an exemplary operation of the pixel sensor 400, in accordance with another aspect of the invention. Operation of the pixel sensor 400 according to the timing diagram of Figure 4C is similar to the operation of the pixel sensor according to the timing diagram of Figure 4B, except that the Rbias signal is configured to enable and disable the timing circuit. 420 peak detection instead of diode bias voltage.

[00061] Mais especificamente, com relação ao ciclo de leitura 1, no tempo t1, o sinal de liberar é afirmado (por exemplo, trazido para uma voltagem relativamente alta (por exemplo, Vdd)) para ligar NMOS N3, e liberar a porta do NMOS N1 de qualquer carga remanescente de um ciclo de leitura prévio. No tempo t2, o sinal de liberar é desativado (por exemplo, trazido para uma voltagem relativamente baixa (por exemplo, terra)) para desligar NMOS N3. Durante o intervalo de tempo t1-t2, o transmissor ultrassônico é desabilitado (por exemplo, não gerando uma onda ultrassônica), o sinal de selecionar é desativado (por exemplo, em uma voltagem relativamente baixa (por exemplo, terra)), e a polarização de diodo e Rbias estão em níveis de voltagem relativamente altos (por exemplo, 3 Volts e Vdd, respectivamente).[00061] More specifically, with respect to read cycle 1, at time t1, the release signal is asserted (e.g., brought to a relatively high voltage (e.g., Vdd)) to turn on NMOS N3, and release the gate of NMOS N1 of any remaining charge from a previous read cycle. At time t2, the release signal is deactivated (e.g., brought to a relatively low voltage (e.g., ground)) to turn off NMOS N3. During the time interval t1-t2, the ultrasonic transmitter is disabled (e.g., not generating an ultrasonic wave), the select signal is disabled (e.g., at a relatively low voltage (e.g., ground)), and the Diode bias and Rbias are at relatively high voltage levels (e.g., 3 Volts and Vdd, respectively).

[00062] No tempo t3, a voltagem de polarização é transitada a partir do nível de voltagem relativamente alto (por exemplo, Vdd) para um nível de voltagem relativamente baixo (por exemplo, terra). Através da capacitância de sensor da camada piezelétrica de recepção 440, a transição da voltagem de polarização de relativamente alta para relativamente baixa faz com que a voltagem de porta de NMOS N1 mude de forma similar a partir de uma voltagem relativamente alta para uma voltagem relativamente baixa. Uma vez que a voltagem de polarização do diodo é mantida em um nível de voltagem relativamente alto (por exemplo, 3 Volts), a voltagem de porta do NMOS N1 sendo trazida para a voltagem relativamente baixa habilita o detector de pico 420.[00062] At time t3, the bias voltage is transitioned from the relatively high voltage level (e.g. Vdd) to a relatively low voltage level (e.g. ground). Through the sensing capacitance of the receiving piezoelectric layer 440, the transition of the bias voltage from relatively high to relatively low causes the gate voltage of NMOS N1 to similarly change from a relatively high voltage to a relatively low voltage. . Since the diode bias voltage is maintained at a relatively high voltage level (e.g., 3 Volts), the gate voltage of the NMOS N1 being brought to the relatively low voltage enables the peak detector 420.

[00063] No tempo t4, o transmissor ultrassônico é habilitado para gerar uma rajada de onda ultrassônica através da camada piezelétrica de recepção 440, do eletrodo 442, e da placa 446. Conforme discutido anteriormente, as rajadas de onda ultrassônica refletem a partir do dedo de um usuário e de volta através da camada piezelétrica 440, onde uma voltagem de entrada de pixel (por exemplo, voltagem de entrada de 10 MHz) é produzida na placa de metalização de entrada 410 do sensor de pixel 400. A amplitude da voltagem de pixel de entrada é uma função de se a onda ultrassônica refletida correspondente encontrou uma crista ou vale da impressão digital do usuário.[00063] At time t4, the ultrasonic transmitter is enabled to generate a burst of ultrasonic wave through the receiving piezoelectric layer 440, the electrode 442, and the plate 446. As discussed previously, the ultrasonic wave bursts reflect from the finger from a user and back through the piezoelectric layer 440, where a pixel input voltage (e.g., 10 MHz input voltage) is produced at the input metallization plate 410 of the pixel sensor 400. The amplitude of the input voltage input pixel is a function of whether the corresponding reflected ultrasonic wave encountered a crest or valley of the user's fingerprint.

[00064] Quando a voltagem do pixel de entrada na porta do NMOS N1 faz com que a voltagem através do diodo D1 exceda a voltagem do diodo (por exemplo, 0,7 V), a corrente flui através do diodo D1 para carregar a porta do NMOS N1. Após um intervalo de tempo definido (t4-t5) para produzir uma voltagem média suficiente ou definida na porta do NMOS N1, no tempo t5, o transmissor ultrassônico é desabilitado, e no tempo t6, a Rbias é trazida de volta para o nível de voltagem prévio (por exemplo, Vdd). Durante o intervalo de tempo t3-t6, os sinais de liberar e selecionar estão em seus estados não asseverados, e a polarização do diodo é mantida no nível de voltagem relativamente alto (por exemplo, 3 Volts).[00064] When the input pixel voltage at NMOS gate N1 causes the voltage across diode D1 to exceed the diode voltage (e.g., 0.7 V), current flows through diode D1 to charge the gate of NMOS N1. After a defined time interval (t4-t5) to produce a sufficient or defined average voltage at NMOS port N1, at time t5, the ultrasonic transmitter is disabled, and at time t6, the Rbias is brought back to the set level. previous voltage (e.g. Vdd). During the time interval t3-t6, the release and select signals are in their unasserted states, and the bias of the diode is maintained at the relatively high voltage level (e.g., 3 Volts).

[00065] No tempo t7, o sinal de selecionar é trazido para seu estado ativado (por exemplo, uma voltagem relativamente alta (por exemplo, Vdd)) para ligar NMOS N2. Isto habilita o amplificador de seguidor de fonte compreendendo o NMOS N1 E a fonte de Corrente I consequentemente, a voltagem de Porta v de NMOS N1, sendo relacionado ao pico da voltagem de pixel de entrada recebida por meio do bloco de metalização de entrada 410, é essencialmente produzida na voltagem de pixel de saída VOUT do sensor de pixel 400.[00065] At time t7, the select signal is brought to its activated state (e.g., a relatively high voltage (e.g., Vdd)) to turn on NMOS N2. This enables the source follower amplifier comprising the NMOS N1 and the current source I consequently, the Port v voltage of NMOS N1, being related to the peak of the input pixel voltage received through the input metallization block 410, is essentially produced at the output pixel voltage VOUT of the pixel sensor 400.

[00066] A voltagem de pixel de saída VOUT do sensor de pixel 400 é produzida em uma linha de leitura de coluna correspondente. Após um intervalo de tempo definido (t7-t8) suficiente para que a voltagem de pixel de saída VOUT seja lida pelo multiplexador de leitura de coluna 330, no tempo t8, o sinal de selecionar é trazido para seu estado desativado (por exemplo, uma voltagem relativamente baixa (por exemplo, terra)) para desligar o NMOS N2, e terminar o ciclo de leitura 1. Durante o intervalo de tempo t7-t8, o transmissor ultrassônico é desabilitado, o sinal de liberar está no estado desativado, e a polarização de diodo e Rbias são mantidas no nível de voltagem relativamente alto (por exemplo, Vdd).[00066] The output pixel voltage VOUT of the pixel sensor 400 is output in a corresponding column readout line. After a defined time interval (t7-t8) sufficient for the output pixel voltage VOUT to be read by the column read multiplexer 330, at time t8, the select signal is brought to its off state (e.g., a relatively low voltage (e.g., ground)) to turn off NMOS N2, and finish read cycle 1. During the time interval t7-t8, the ultrasonic transmitter is disabled, the enable signal is in the off state, and the diode bias and Rbias are maintained at the relatively high voltage level (e.g. Vdd).

[00067] O ciclo de leitura 2 a seguir pode ser configurado substancialmente igual ou diferente similar ao primeiro ciclo de leitura 1. Novamente, conforme mencionado anteriormente, o ciclo de leitura 2 a seguir não precisa ser realizado imediatamente após o primeiro ciclo de leitura 1, mas conforme necessário tal como na solicitação do usuário.[00067] The following read cycle 2 can be configured substantially the same or different similar to the first read cycle 1. Again, as mentioned previously, the following read cycle 2 need not be performed immediately after the first read cycle 1 , but as needed as per user request.

[00068] A Figura 4D ilustra um diagrama de temporização associado a uma operação exemplar do sensor de pixel 400 de acordo com outro aspecto da invenção. A operação do sensor de pixel 400 de acordo com o diagrama de sincronização da Figura 4D é similar à operação do sensor de pixel por meio do diagrama de temporização da Figura 4B, exceto que o sinal de polarização de diodo é ativado por um intervalo de tempo configurado para detectar um único pico negativo ou positivo da voltagem de pixel de entrada.[00068] Figure 4D illustrates a timing diagram associated with an exemplary operation of the pixel sensor 400 in accordance with another aspect of the invention. The operation of the pixel sensor 400 according to the timing diagram of Figure 4D is similar to the operation of the pixel sensor according to the timing diagram of Figure 4B, except that the diode bias signal is activated for a time interval. configured to detect a single negative or positive peak of the input pixel voltage.

[00069] De acordo com o diagrama de temporização, no tempo t1, o sinal de liberar é primeiramente trazido para um estado ativado (por exemplo, um nível de voltagem relativamente alto (por exemplo, Vdd)) a fim de ligar NMOS N3. A ativação do NMOS N3 libera a porta do NMOS N1 de qualquer carga que possa estar presente, por exemplo, a partir de um ciclo de leitura prévio. No tempo t2, o sinal de liberar é então trazido para um estado desativado (por exemplo, um nível de voltagem relativamente baixo (por exemplo, terra)) para desligar NMOS N3. Durante o intervalo de tempo t1-t2, o transmissor ultrassônico pode ser desabilitado (por exemplo, não gerando uma rajada de onda ultrassônica), a polarização do diodo e as voltagens de sinal de selecionar podem ser ajustadas para um estado desativado (por exemplo, uma voltagem relativamente baixa (por exemplo, terra)), e a Rbias pode ser ajustada em qualquer nível de voltagem DC (por exemplo, Vdd).[00069] According to the timing diagram, at time t1, the release signal is first brought to an activated state (e.g., a relatively high voltage level (e.g., Vdd)) in order to turn on NMOS N3. Activating NMOS N3 frees the NMOS N1 port from any load that may be present, for example, from a previous read cycle. At time t2, the release signal is then brought to an off state (e.g., a relatively low voltage level (e.g., ground)) to turn off NMOS N3. During the time interval t1-t2, the ultrasonic transmitter can be disabled (e.g., not generating a burst of ultrasonic wave), the diode bias and select signal voltages can be adjusted to a disabled state (e.g., a relatively low voltage (e.g., ground)), and the Rbias can be adjusted at any DC voltage level (e.g., Vdd).

[00070] Então, no tempo t3, o transmissor ultrassônico é habilitado para gerar uma rajada de onda ultrassônica através da camada piezelétrica de recepção 440, do eletrodo 442, e da placa 446. Conforme discutido anteriormente, as rajadas de onda ultrassônica refletem a partir do dedo de um usuário e de volta através da camada piezelétrica 440, onde uma voltagem de entrada de pixel (por exemplo, voltagem de entrada de 10 MHz) é produzida na placa de metalização de entrada 410 do sensor de pixel 400. A amplitude da voltagem de pixel de entrada é uma função de se a onda ultrassônica refletida correspondente encontrou uma crista ou vale da impressão digital do usuário.[00070] Then, at time t3, the ultrasonic transmitter is enabled to generate a burst of ultrasonic wave through the receiving piezoelectric layer 440, the electrode 442, and the plate 446. As discussed previously, the ultrasonic wave bursts reflect from from a user's finger and back through the piezoelectric layer 440, where a pixel input voltage (e.g., 10 MHz input voltage) is produced at the input metallization plate 410 of the pixel sensor 400. The amplitude of the Input pixel voltage is a function of whether the corresponding reflected ultrasonic wave encountered a crest or valley of the user's fingerprint.

[00071] Durante o intervalo de tempo t4-t5, que pode coincidir com um único pico negativo ou positivo da rajada de onda ultrassônica ou voltagem de pixel de entrada, a polarização do diodo é trazida para um nível de voltagem relativamente alto (por exemplo, 3 Volts) para habilitar o detector de pico 420. Com relação à detecção de um único pico negativo, quando a voltagem de pixel de entrada faz com que a voltagem através do diodo D1 exceda a voltagem do diodo (por exemplo, 0,7 V), a corrente flui através do diodo D1 para carregar a porta do NMOS N1. Com relação à detecção de um único pico positivo, mesmo que a voltagem através do diodo D1 não possa exceder a voltagem do diodo durante um pico positivo da voltagem de pixel de entrada, a característica não ideal do diodo D1 ainda produz corrente através do diodo com base no pico positivo único para carregar a porta do NMOS N1.[00071] During the time interval t4-t5, which may coincide with a single negative or positive peak of the ultrasonic wave burst or input pixel voltage, the bias of the diode is brought to a relatively high voltage level (e.g. , 3 Volts) to enable peak detector 420. With respect to detecting a single negative peak, when the input pixel voltage causes the voltage across diode D1 to exceed the diode voltage (e.g., 0.7 V), current flows through diode D1 to charge the NMOS gate N1. With regard to detecting a single positive spike, even though the voltage across diode D1 cannot exceed the diode voltage during a positive spike of the input pixel voltage, the non-ideal characteristic of diode D1 still produces current through the diode with based on single positive peak to charge the NMOS N1 gate.

[00072] Após o intervalo de tempo (t4-t5), no tempo t5, a voltagem de polarização do diodo é trazida de volta para seu estado desativado (por exemplo, a voltagem relativamente baixa (por exemplo, terra)), e no tempo t6, o transmissor ultrassônico é desabilitado. Durante o intervalo de tempo t3-t6, os sinais de liberar e selecionar estão em seus estados não asseverados, e Rbias é mantida no nível de voltagem prévio (por exemplo, Vdd).[00072] After the time interval (t4-t5), at time t5, the diode bias voltage is brought back to its off state (e.g., the relatively low voltage (e.g., ground)), and at time t6, the ultrasonic transmitter is disabled. During the time interval t3-t6, the release and select signals are in their unasserted states, and Rbias is maintained at the previous voltage level (e.g., Vdd).

[00073] Após o transmissor ultrassônico ser desabilitado, no tempo t7, o sinal de selecionar é trazido para seu estado ativado (por exemplo, uma voltagem relativamente alta (por exemplo, Vdd)) para ligar NMOS N2. Isso habilita o amplificador de seguidor de fonte compreendendo o NMOS N1 e a fonte de corrente I. Isto é, a voltagem de porta V de NMOS N1, sendo relacionada ao pico negativo ou positivo detectado da voltagem de pixel de entrada, é essencialmente produzida como a voltagem de pixel de saída VOUT do sensor de pixel 400. A voltagem de pixel de saída VOUT do sensor de pixel 400 é produzida em uma linha de leitura de coluna correspondente.[00073] After the ultrasonic transmitter is disabled, at time t7, the select signal is brought to its activated state (e.g., a relatively high voltage (e.g., Vdd)) to turn on NMOS N2. This enables the source follower amplifier comprising the NMOS N1 and the current source I. That is, the gate voltage V of NMOS N1, being related to the detected negative or positive peak of the input pixel voltage, is essentially produced as the output pixel voltage VOUT of the pixel sensor 400. The output pixel voltage VOUT of the pixel sensor 400 is output in a corresponding column readout line.

[00074] Após um intervalo de tempo definido (t7-t8) suficiente para que a voltagem de pixel de saída VOUT seja lida pelo multiplexador de leitura de coluna 330, no tempo t8, o sinal de selecionar é trazido para seu estado desativado (por exemplo, uma voltagem relativamente baixa (por exemplo, terra)) para desligar o NMOS N2, e terminar o ciclo de leitura 1. Durante o intervalo de tempo t7-t8, o transmissor ultrassônico é desabilitado, os sinais de polarização de diodo e claro estão em seus estados não asseverados, e Rbias é mantida no nível de voltagem prévio (por exemplo, Vdd).[00074] After a defined time interval (t7-t8) sufficient for the output pixel voltage VOUT to be read by the column read multiplexer 330, at time t8, the select signal is brought to its off state (e.g. example, a relatively low voltage (e.g., ground)) to turn off NMOS N2, and finish read cycle 1. During the time interval t7-t8, the ultrasonic transmitter is disabled, the diode bias signals and clear are in their unasserted states, and Rbias is maintained at the previous voltage level (e.g., Vdd).

[00075] O ciclo de leitura 2 a seguir pode ser configurado substancialmente igual ou diferente similar ao primeiro ciclo de leitura 1. Novamente, conforme mencionado anteriormente, o ciclo de leitura 2 a seguir não precisa ser realizado imediatamente após o primeiro ciclo de leitura 1, mas conforme necessário tal como na solicitação do usuário.[00075] The following read cycle 2 can be configured substantially the same or different similar to the first read cycle 1. Again, as mentioned previously, the following read cycle 2 does not need to be performed immediately after the first read cycle 1 , but as needed as per user request.

[00076] A Figura 4E ilustra outro diagrama de temporização associado a uma operação exemplar do sensor de pixel 400, de acordo com outro aspecto da invenção. A operação do sensor de pixel 400, de acordo com o diagrama de sincronização da Figura 4E, é similar à operação do sensor de pixel por meio do diagrama de temporização da Figura 4D, exceto pelo fato de que o sinal de polarização é configurado para habilitar e desativar o circuito de detecção de pico 420 para um intervalo de tempo de um único pico negativo ou positivo de uma voltagem de pixel de entrada.[00076] Figure 4E illustrates another timing diagram associated with an exemplary operation of the pixel sensor 400, in accordance with another aspect of the invention. The operation of the pixel sensor 400 according to the timing diagram of Figure 4E is similar to the operation of the pixel sensor according to the timing diagram of Figure 4D, except that the bias signal is configured to enable and disabling the peak detection circuit 420 for a time interval of a single negative or positive peak of an input pixel voltage.

[00077] De acordo com o diagrama de temporização, no tempo t1, o sinal de liberar é afirmado (por exemplo, trazido para uma voltagem relativamente alta (por exemplo, Vdd)) para ligar NMOS N3, e liberar a porta do NMOS N1 de qualquer carga remanescente de um ciclo de leitura prévio. No tempo t2, o sinal de liberar é desativado (por exemplo, trazido para uma voltagem relativamente baixa (por exemplo, terra)) para desligar NMOS N3. Durante o intervalo de tempo t1-t2, o transmissor ultrassônico é desabilitado (por exemplo, não gerando uma onda ultrassônica), o sinal de selecionar é desativado (por exemplo, em uma voltagem relativamente baixa (por exemplo, terra), e a polarização de diodo e Rbias estão em níveis de voltagem relativamente altos (por exemplo, 3 Volts e Vdd, respectivamente).[00077] According to the timing diagram, at time t1, the release signal is asserted (e.g., brought to a relatively high voltage (e.g., Vdd)) to turn on NMOS N3, and release the gate of NMOS N1 of any charge remaining from a previous reading cycle. At time t2, the release signal is deactivated (e.g., brought to a relatively low voltage (e.g., ground)) to turn off NMOS N3. During the time interval t1-t2, the ultrasonic transmitter is disabled (e.g., not generating an ultrasonic wave), the select signal is disabled (e.g., at a relatively low voltage (e.g., ground), and the polarization diode and Rbias are at relatively high voltage levels (e.g., 3 Volts and Vdd, respectively).

[00078] No tempo t3, o transmissor ultrassônico é habilitado para gerar uma rajada de onda ultrassônica através da camada piezelétrica de recepção 440, do eletrodo 442, e da placa 446. Conforme discutido anteriormente, as rajadas de onda ultrassônica a partir do dedo de um usuário e de volta através da camada piezelétrica 440, onde uma voltagem de entrada de pixel (por exemplo, voltagem de entrada de 10 MHz) é produzida na placa de metalização de entrada 410 do sensor de pixel 400. A amplitude da voltagem de pixel de entrada é uma função de se a onda ultrassônica refletida correspondente encontrou uma crista ou vale da impressão digital do usuário.[00078] At time t3, the ultrasonic transmitter is enabled to generate a burst of ultrasonic wave through the receiving piezoelectric layer 440, the electrode 442, and the plate 446. As discussed previously, the ultrasonic wave bursts from the finger of a user and back through the piezoelectric layer 440, where a pixel input voltage (e.g., 10 MHz input voltage) is produced at the input metallization plate 410 of the pixel sensor 400. The amplitude of the pixel voltage input is a function of whether the corresponding reflected ultrasonic wave encountered a crest or valley of the user's fingerprint.

[00079] Durante o intervalo de tempo t4-t5, que pode coincidir com um único pico negativo ou positivo da rajada de onda ultrassônica ou voltagem de pixel de entrada, a voltagem de polarização é transitada para uma voltagem relativamente baixa (por exemplo, terra) no tempo t4 e então transitada para uma voltagem relativamente alta (por exemplo, Vdd) no tempo t5 para permitir que o detector de pico 420 detecte um único pico negativo ou positivo da rajada de onda ultrassônica ou da voltagem de pixel de entrada. Com relação à detecção de um pico negativo, quando a voltagem de pixel de entrada faz com que a voltagem através do diodo D1 exceda a voltagem do diodo (por exemplo, 0,7 V), a corrente flui através do diodo D1 para carregar a porta do NMOS N1. Com relação à detecção de um pico positivo, mesmo que a voltagem através do diodo D1 não possa exceder a voltagem do diodo durante um pico positivo da voltagem de pixel de entrada, a característica não ideal do diodo D1 ainda produz corrente através do diodo com base no pico positivo detectado para carregar a porta (NMOS N1.[00079] During the time interval t4-t5, which may coincide with a single negative or positive peak of the ultrasonic wave burst or input pixel voltage, the bias voltage is transitioned to a relatively low voltage (e.g., ground ) at time t4 and then transitioned to a relatively high voltage (e.g., Vdd) at time t5 to allow peak detector 420 to detect a single negative or positive peak of the ultrasonic wave burst or input pixel voltage. With regard to detecting a negative peak, when the input pixel voltage causes the voltage across diode D1 to exceed the diode voltage (e.g., 0.7 V), current flows through diode D1 to charge the NMOS N1 port. With regard to detecting a positive spike, even though the voltage across diode D1 cannot exceed the diode voltage during a positive spike in the input pixel voltage, the non-ideal characteristic of diode D1 still produces current through the based diode. on the positive peak detected to charge the gate (NMOS N1.

[00080] Após o intervalo de tempo (t4-t5), no tempo t6, o transmissor ultrassônico é desabilitado. Durante o intervalo de tempo t3-t6, os sinais de liberar e selecionar estão em seus estados não asseverados, e a polarização do diodo é mantida no nível de voltagem relativamente alto (por exemplo, 3 Volts).[00080] After the time interval (t4-t5), at time t6, the ultrasonic transmitter is disabled. During the time interval t3-t6, the release and select signals are in their unasserted states, and the bias of the diode is maintained at the relatively high voltage level (e.g., 3 Volts).

[00081] No tempo t7, o sinal de selecionar é trazido para seu estado ativado (por exemplo, uma voltagem relativamente alta (por exemplo, Vdd)) para ligar NMOS N2. Isto habilita o amplificador de seguidor de fonte compreendendo o NMOS N1 e a fonte de corrente I consequentemente, a voltagem de porta Vg de NMOS N1, sendo relacionada ao pico da voltagem de pixel de entrada recebido por meio do bloco de metalização de entrada 410, é essencialmente produzida na voltagem de pixel de saída VOUT do sensor de pixel 400.[00081] At time t7, the select signal is brought to its activated state (e.g., a relatively high voltage (e.g., Vdd)) to turn on NMOS N2. This enables the source follower amplifier comprising the NMOS N1 and the current source I consequently, the gate voltage Vg of NMOS N1, being related to the peak input pixel voltage received through the input metallization block 410, is essentially produced at the output pixel voltage VOUT of the pixel sensor 400.

[00082] A voltagem de pixel de saída VOUT do sensor de pixel 400 é produzida em uma linha de leitura de coluna. Após um intervalo de tempo definido (t7-t8) suficiente para que a voltagem de pixel de saída VOUT seja lida pelo multiplexador de leitura de coluna 330, no tempo t8, o sinal de selecionar é trazido para seu estado desativado (por exemplo, uma voltagem relativamente baixa (por exemplo, terra)) para desligar NMOS N2 e terminar o ciclo de leitura 1. Durante o intervalo de tempo t7-t8, o transmissor ultrassônico é desabilitado, o sinal de liberar está no estado desativado, e a polarização de diodo e Rbias são mantidas no nível de voltagem relativamente alto (por exemplo, 3V e Vdd, respectivamente).[00082] The output pixel voltage VOUT of pixel sensor 400 is output on a column readout line. After a defined time interval (t7-t8) sufficient for the output pixel voltage VOUT to be read by the column read multiplexer 330, at time t8, the select signal is brought to its off state (e.g., a relatively low voltage (e.g., ground)) to turn off NMOS N2 and finish read cycle 1. During the time interval t7-t8, the ultrasonic transmitter is disabled, the release signal is in the off state, and the polarization of diode and Rbias are maintained at relatively high voltage level (e.g. 3V and Vdd, respectively).

[00083] O ciclo de leitura 2 a seguir pode ser configurado substancialmente igual ou diferente similar ao primeiro ciclo de leitura 1. Novamente, conforme mencionado anteriormente, o ciclo de leitura 2 a seguir não precisa ser realizado imediatamente após o primeiro ciclo de leitura 1, mas conforme necessário tal como na solicitação do usuário.[00083] The following read cycle 2 can be configured to be substantially the same or different similar to the first read cycle 1. Again, as previously mentioned, the following read cycle 2 does not need to be performed immediately after the first read cycle 1 , but as needed as per user request.

[00084] A Figura 4F ilustra uma vista em seção transversal lateral de uma porção do sensor de pixel 400, de acordo com outro aspecto da invenção. Conforme ilustrado, a camada piezelétrica de recepção 440 é disposta no receptor de pixel incluindo o sensor de pixel exemplar 400, que, conforme discutido é parte de um arranjo de sensores de pixel de um receptor CMOS formado em um substrato de IC (por exemplo, substrato de silício (Si). Além disso, como ilustrado, o sensor de pixel 400 compreende o NMOS N1 incluindo um dreno (D), porta (G), e fonte (S). Como costume, a porta é formada acima do substrato e, especificamente, acima de um canal situado entre o dreno (D) e fonte (s), pelo que o dreno (D), o canal e a fonte (S) são formados dentro do substrato.[00084] Figure 4F illustrates a side cross-sectional view of a portion of the pixel sensor 400, in accordance with another aspect of the invention. As illustrated, the receiving piezoelectric layer 440 is disposed on the pixel receiver including the exemplary pixel sensor 400, which as discussed is part of a pixel sensor array of a CMOS receiver formed on an IC substrate (e.g., silicon substrate (Si). Furthermore, as illustrated, the pixel sensor 400 comprises the NMOS N1 including a drain (D), gate (G), and source (S). As usual, the gate is formed above the substrate and specifically above a channel situated between the drain (D) and source (s), whereby the drain (D), channel and source (S) are formed within the substrate.

[00085] O sensor de pixel 400 compreende ainda uma pluralidade de camadas de metalização situadas acima do substrato. Neste exemplo, existem três camadas de metalização (3) Ml, M2 e M3, em que é mostrada apenas uma porção relevante das camadas de metalização Ml e M2. Deve ser entendido que o sensor de pixel 400 pode ser configurado com qualquer número de camadas de metalização. A camada de metalização mais baixa Ml (mais próxima do substrato) é eletricamente isolada do substrato por uma primeira camada de isolamento I1 (por exemplo, um óxido) Similarmente, a segunda camada de metalização M2 (imediatamente acima da primeira camada de metalização Ml) é eletricamente isolada da primeira camada de metalização Ml por uma segunda camada de isolamento I2 (por exemplo, um óxido). De maneira similar, a terceira camada de metalização M3 (imediatamente acima da segunda camada de metalização M2) é eletricamente isolada da segunda camada de metalização M2 por uma terceira camada de isolamento I3 (por exemplo, um óxido). Uma camada de passivação 14 (por exemplo, um óxido) pode ser disposta sobre a camada de metalização superior M3 para proteger a camada M3.[00085] The pixel sensor 400 further comprises a plurality of metallization layers located above the substrate. In this example, there are three metallization layers (3) Ml, M2 and M3, where only a relevant portion of the metallization layers Ml and M2 is shown. It should be understood that the pixel sensor 400 can be configured with any number of metallization layers. The lowest metallization layer Ml (closest to the substrate) is electrically isolated from the substrate by a first insulating layer I1 (e.g., an oxide). Similarly, the second metallization layer M2 (immediately above the first metallization layer Ml) is electrically isolated from the first metallization layer M1 by a second insulation layer I2 (e.g., an oxide). Similarly, the third metallization layer M3 (immediately above the second metallization layer M2) is electrically isolated from the second metallization layer M2 by a third insulation layer I3 (e.g., an oxide). A passivation layer 14 (e.g., an oxide) may be disposed on top of the upper metallization layer M3 to protect the M3 layer.

[00086] A camada de metalização superior M3 serve como o bloco de metalização de entrada 410 para o sensor de pixel 402. Conforme ilustrado na Figura 4G (vista de topo da região de pixel), a área da camada de metalização superior M3 é configurada relativamente grande (por exemplo, aproximadamente 80 por cento da região de pixel inteira do sensor de pixel). A razão para isto é maximizar essencialmente a capacitância de sensor entre a superfície superior da camada piezelétrica 440 e a camada de metalização superior M3. A capacitância de sensor é essencialmente maximizada para aumentar a voltagem de pixel de entrada desenvolvida na camada de metalização superior M3, em resposta a uma onda ultrassônica refletida a partir do dedo do usuário.[00086] The top metallization layer M3 serves as the input metallization block 410 for the pixel sensor 402. As illustrated in Figure 4G (top view of the pixel region), the area of the top metallization layer M3 is configured relatively large (for example, approximately 80 percent of the entire pixel region of the pixel sensor). The reason for this is to essentially maximize the sensor capacitance between the top surface of the piezoelectric layer 440 and the top metallization layer M3. The sensor capacitance is essentially maximized to increase the input pixel voltage developed in the M3 top metallization layer in response to an ultrasonic wave reflected from the user's finger.

[00087] Entretanto, a camada de metalização superior M3, sendo feita relativamente grande, produz uma capacitância parasita relativamente grande CP entre a camada de metalização superior M3 e o substrato, que é geralmente aterrado. Conforme ilustrado na Figura 4A, a capacitância parasita CP é acoplada entre a porta do NMOS N1 e a terra. Isto é adicionalmente ilustrado na Figura 4F, onde a camada de metalização superior M3 é acoplada à porta de N1 por intermédio de um furo de passagem metalizado V2, um elemento metalizado da segunda camada de metalização M2 é metalizado através do furo V1, um elemento metalizado da primeira camada de metalização Ml, e um contato de porta.[00087] However, the top metallization layer M3, being made relatively large, produces a relatively large parasitic capacitance CP between the top metallization layer M3 and the substrate, which is generally grounded. As illustrated in Figure 4A, the parasitic capacitance CP is coupled between the NMOS N1 gate and ground. This is further illustrated in Figure 4F, where the upper metallization layer M3 is coupled to the port of N1 through a metallized through hole V2, a metallized element of the second metallization layer M2 is metallized through hole V1, a metallized element of the first layer of Ml metallization, and a gate contact.

[00088] A capacitância da capacitância parasita CP é grande comparada com a capacitância de sensor da camada piezelétrica 440. Por exemplo, por causa da espessura relativamente grande da camada piezelétrica 440, a capacitância da capacitância de sensor pode ser de aproximadamente 5 femto Farads (5fF). Entretanto, por causa da espessura relativamente pequena do sensor de pixel CMOS 400, a capacitância da capacitância parasita CP pode ser de aproximadamente 50fF. A capacitância de sensor e a capacitância parasita CP formam um divisor de voltagem que reduz a voltagem de pixel de entrada gerada na camada de metalização superior M3 por intermédio de uma relação da capacitância de sensor em relação à capacitância parasita CP mais a capacitância de sensor (por exemplo, por 5/(50 +5) ou 1/11). Assim, para aumentar a sensibilidade do sensor de pixel 400, técnicas de cancelamento de capacitância parasita são empregadas nas modalidades exemplares a seguir.[00088] The capacitance of the parasitic capacitance CP is large compared to the sensor capacitance of the piezoelectric layer 440. For example, because of the relatively large thickness of the piezoelectric layer 440, the capacitance of the sensor capacitance can be approximately 5 femto Farads ( 5fF). However, because of the relatively small thickness of the CMOS 400 pixel sensor, the capacitance of the CP parasitic capacitance can be approximately 50fF. The sensor capacitance and parasitic capacitance CP form a voltage divider that reduces the input pixel voltage generated in the upper metallization layer M3 through a ratio of the sensor capacitance to the parasitic capacitance CP plus the sensor capacitance ( for example, by 5/(50 +5) or 1/11). Thus, to increase the sensitivity of the pixel sensor 400, parasitic capacitance cancellation techniques are employed in the following exemplary embodiments.

[00089] A Figura 5A ilustra um diagrama esquemático de outro sensor de pixel exemplar 500 para um aparelho de formação de imagem ultra-sônico exemplar de acordo com outro aspecto da invenção. Conforme mencionado anteriormente, o sensor de pixel 500 é similar àquele do sensor de pixel 400, exceto que o sensor de pixel 500 compreende ainda elementos para reduzir a capacitância parasita CP entre a camada de metalização superior e o substrato para aumentar a sensibilidade do sensor de pixel 500.[00089] Figure 5A illustrates a schematic diagram of another exemplary pixel sensor 500 for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention. As mentioned previously, the pixel sensor 500 is similar to that of the pixel sensor 400, except that the pixel sensor 500 further comprises elements for reducing the parasitic capacitance CP between the upper metallization layer and the substrate to increase the sensitivity of the sensor. pixel 500.

[00090] Especificamente, o sensor de pixel 500 compreende um bloco de metalização de entrada 510 acoplado a uma porta de um FET NMOS N1. Uma camada piezelétrica de recepção 540 pode ser disposta diretamente sobre o elemento de metalização de entrada 510 ou disposta sobre o elemento de metalização de entrada 510 por intermédio de uma camada de passivação. Adicionalmente, um eletrodo 542 (camada de metalização) pode ser disposto na camada piezelétrica 540 para fornecer função de janela como descrito anteriormente. Além disso, uma placa 546 pode ser disposta sobre o eletrodo 542, que provê uma camada protetora para o eletrodo 542 e a camada piezelétrica 540. A placa 546 também pode servir como uma superfície sobre a qual a imagem de item a ser formada, tal como a impressão digital do usuário, pode ser disposta.[00090] Specifically, the pixel sensor 500 comprises an input metallization block 510 coupled to a gate of an NMOS FET N1. A piezoelectric receiving layer 540 may be disposed directly on the input metallization element 510 or disposed on the input metallization element 510 via a passivation layer. Additionally, an electrode 542 (metallization layer) may be disposed on the piezoelectric layer 540 to provide window function as previously described. Furthermore, a plate 546 may be disposed over the electrode 542, which provides a protective layer for the electrode 542 and the piezoelectric layer 540. The plate 546 may also serve as a surface upon which the item image to be formed, such as such as the user's fingerprint, can be arranged.

[00091] O sensor de pixel 500 compreende ainda um detector de pico 520 incluindo um NMOS N3 e um diodo D1. O NMOS N3 inclui um dreno acoplado à porta do NMOS N1, uma porta configurada para receber um sinal de liberar, e uma fonte configurada para receber uma voltagem de polarização de diodo. O diodo D1 inclui um ânodo configurado para receber a voltagem de polarização do diodo e um cátodo acoplado à porta do NMOS N1. O NMOS N1 inclui um dreno acoplado a um primeiro trilho de voltagem (por exemplo, Vdd).[00091] The pixel sensor 500 further comprises a peak detector 520 including an NMOS N3 and a diode D1. NMOS N3 includes a drain coupled to the gate of NMOS N1, a gate configured to receive a release signal, and a source configured to receive a diode bias voltage. Diode D1 includes an anode configured to receive the diode's bias voltage and a cathode coupled to the NMOS N1 gate. NMOS N1 includes a drain coupled to a first voltage rail (e.g., Vdd).

[00092] O sensor de pixel 500 compreende ainda um NMOS N2 incluindo um dreno acoplado a uma fonte de NMOS N1, uma porta configurada para receber um sinal de selecionar, e uma fonte configurada para gerar uma voltagem de pixel de saída VOUT para o sensor de pixel 500. Adicionalmente, o sensor de pixel 500 compreende uma fonte de corrente I acoplada entre a fonte de NMOS N2 e um segundo trilho de voltagem (por exemplo, terra). O NMOS N1, o NMOS N2 e a fonte de corrente I são configurados como um amplificador de seguidor de fonte com um ganho de aproximadamente um (1), em que o amplificador de seguidor de fonte é ativado em resposta ao sinal de selecionar sendo afirmado. O sensor de pixel 500 pode ser operado de qualquer maneira, tal como aquelas discutidas com referência aos diagramas de temporização das Figuras 4B-4E.[00092] Pixel sensor 500 further comprises an NMOS N2 including a drain coupled to an NMOS N1 source, a gate configured to receive a select signal, and a source configured to generate an output pixel voltage VOUT for the sensor. pixel sensor 500. Additionally, pixel sensor 500 comprises a current source I coupled between the NMOS source N2 and a second voltage rail (e.g., ground). The NMOS N1, NMOS N2, and current source I are configured as a source follower amplifier with a gain of approximately one (1), where the source follower amplifier is activated in response to the select signal being asserted. . The pixel sensor 500 may be operated in any manner, such as those discussed with reference to the timing diagrams of Figures 4B-4E.

[00093] Conforme discutido anteriormente, o sensor de pixel 500 compreende ainda um conjunto de circuitos para reduzir a capacitância parasita CP entre o bloco de metalização de entrada 510 (por exemplo, a camada de metalização superior M3) e o substrato aterrado associado ao sensor de pixel. Em resumo, tal circuito inclui uma camada de metalização intermediária (por exemplo, a segunda camada de metalização M2) configurada para atuar como uma proteção entre o bloco de metalização de entrada 510 e o substrato aterrado. O sensor de pixel 500 compreende ainda uma memória intermediária 530 incluindo uma entrada acoplada à placa de metalização de entrada 510 e uma saída acoplada à camada de metalização intermediária.[00093] As discussed previously, the pixel sensor 500 further comprises a set of circuitry to reduce the parasitic capacitance CP between the input metallization block 510 (e.g., the top metallization layer M3) and the grounded substrate associated with the sensor of pixels. In summary, such a circuit includes an intermediate metallization layer (e.g., the second metallization layer M2) configured to act as a shield between the input metallization block 510 and the grounded substrate. The pixel sensor 500 further comprises an intermediate memory 530 including an input coupled to the input metallization plate 510 and an output coupled to the intermediate metallization layer.

[00094] Em tal configuração, duas capacitâncias parasitas CPl e CP2 são criadas; a primeira capacitância parasita CPl sendo acoplada entre a elemento de metalização de entrada 510 e a camada de metalização intermediária, e a segunda capacitância parasita CP2 sendo acoplada entre a camada de metalização intermediária e o substrato aterrado. O armazenamento temporário 530 é configurado para aplicar uma voltagem à camada de metalização intermediária sendo substancialmente igual à voltagem no bloco de metalização de entrada 510. Conformemente, a capacitância parasita equivalente acoplada entre o elemento de metalização de entrada e o substrato aterrado é substancialmente reduzida uma vez que tanto a elemento de metalização de entrada 510 como a camada de metalização intermediária está substancialmente no mesmo potencial ou voltagem. Uma vez que a segunda capacitância parasita CP2 não está acoplada à placa de metalização de entrada 510, a segunda capacitância parasita CP2 não afeta significativamente a sensibilidade do sensor de pixel 500. Essa técnica de cancelamento de capacitância é adicionalmente descrita com referência às Figuras 5B-5C.[00094] In such a configuration, two parasitic capacitances CPl and CP2 are created; the first parasitic capacitance CPl being coupled between the input metallization element 510 and the intermediate metallization layer, and the second parasitic capacitance CP2 being coupled between the intermediate metallization layer and the grounded substrate. The temporary storage 530 is configured to apply a voltage to the intermediate metallization layer being substantially equal to the voltage at the input metallization block 510. Accordingly, the equivalent parasitic capacitance coupled between the input metallization element and the grounded substrate is substantially reduced by one. since both the input metallization element 510 and the intermediate metallization layer are at substantially the same potential or voltage. Since the second parasitic capacitance CP2 is not coupled to the input plating plate 510, the second parasitic capacitance CP2 does not significantly affect the sensitivity of the pixel sensor 500. This capacitance cancellation technique is further described with reference to Figures 5B- 5C.

[00095] A Figura 5B ilustra uma vista em seção transversal lateral de uma porção do sensor de pixel exemplar 500 de acordo com outro aspecto da invenção. Conforme ilustrado, a camada piezelétrica 540 é disposta em um receptor de pixel que inclui o sensor de pixel exemplar 500, que, conforme discutido é parte de um arranjo de sensores de pixel de um receptor CMOS formado em um substrato de IC (por exemplo, substrato de Silício (Si). Além disso, como ilustrado, o sensor de pixel 500 compreende o NMOS N1 incluindo um dreno (D), porta (G), e fonte (S). Como costume, a porta é formada acima do substrato e, especificamente, acima de um canal situado entre o dreno (D) e fonte (s), pelo que o dreno (D), o canal e a fonte (S) são formados dentro do substrato.[00095] Figure 5B illustrates a side cross-sectional view of a portion of the exemplary pixel sensor 500 in accordance with another aspect of the invention. As illustrated, the piezoelectric layer 540 is disposed on a pixel receiver that includes the exemplary pixel sensor 500, which as discussed is part of a pixel sensor array of a CMOS receiver formed on an IC substrate (e.g., Silicon (Si) substrate. Furthermore, as illustrated, the pixel sensor 500 comprises the NMOS N1 including a drain (D), gate (G), and source (S). As usual, the gate is formed above the substrate and specifically above a channel situated between the drain (D) and source (s), whereby the drain (D), channel and source (S) are formed within the substrate.

[00096] O sensor de pixel 500 compreende ainda uma pluralidade de camadas de metalização situadas acima do substrato. Neste exemplo, existem três camadas de metalização (3) Ml, M2 e M3, em que somente uma porção relevante das camadas de metalização Ml é mostrada. Deve ser entendido que o sensor de pixel 500 pode ser configurado com qualquer número de camadas de metalização. A camada de metalização mais baixa Ml (mais próxima do substrato) é eletricamente isolada do substrato por uma primeira camada de isolamento I1 (por exemplo, um óxido). Similarmente, a segunda camada de metalização M2 (imediatamente acima da primeira camada de metalização Ml) é eletricamente isolada da primeira camada de metalização M1 por uma segunda camada de isolamento I2 (por exemplo, um óxido). De maneira similar, a terceira camada de metalização M3 (imediatamente acima da segunda camada de metalização M2) é eletricamente isolada da segunda camada de metalização M2 por uma terceira camada de isolamento I3 (por exemplo, um óxido). Uma camada de passivação 14 (por exemplo, um óxido) pode ser disposta sobre a camada de metalização superior M3 para proteger a camada M3.[00096] The pixel sensor 500 further comprises a plurality of metallization layers located above the substrate. In this example, there are three metallization layers (3) Ml, M2 and M3, in which only a relevant portion of the Ml metallization layers is shown. It should be understood that the pixel sensor 500 can be configured with any number of metallization layers. The lowest metallization layer Ml (closest to the substrate) is electrically isolated from the substrate by a first insulating layer I1 (e.g. an oxide). Similarly, the second metallization layer M2 (immediately above the first metallization layer M1) is electrically isolated from the first metallization layer M1 by a second insulation layer I2 (e.g., an oxide). Similarly, the third metallization layer M3 (immediately above the second metallization layer M2) is electrically isolated from the second metallization layer M2 by a third insulation layer I3 (e.g., an oxide). A passivation layer 14 (e.g., an oxide) may be disposed on top of the upper metallization layer M3 to protect the M3 layer.

[00097] A camada de metalização superior M3 serve como o bloco de metalização de entrada 510 para o sensor de pixel 500. Conforme ilustrado na Figura 5C (vista superior da região de pixel), a área da camada de metalização superior M3 é configurada relativamente grande (por exemplo, aproximadamente 80 por cento da região de pixel inteira do sensor de pixel). Novamente, a razão para isto é maximizar essencialmente a capacitância de sensor entre a superfície superior da camada piezelétrica 540 e a camada de metalização superior M3. A capacitância de sensor é essencialmente maximizada para aumentar a voltagem de pixel de entrada desenvolvida na camada de metalização superior M3, em resposta a uma onda ultrassônica refletida a partir do dedo do usuário.[00097] The top metallization layer M3 serves as the input metallization block 510 for the pixel sensor 500. As illustrated in Figure 5C (top view of the pixel region), the area of the top metallization layer M3 is configured relatively large (for example, approximately 80 percent of the entire pixel region of the pixel sensor). Again, the reason for this is to essentially maximize the sensor capacitance between the top surface of the piezoelectric layer 540 and the top metallization layer M3. The sensor capacitance is essentially maximized to increase the input pixel voltage developed in the M3 top metallization layer in response to an ultrasonic wave reflected from the user's finger.

[00098] Nesta modalidade exemplar, a segunda camada de metalização M2 é configurada como a blindagem para reduzir a capacitância parasita CP entre o bloco de metalização de entrada 510 (por exemplo, a camada de metalização superior M3) e o substrato aterrado. Conforme melhor ilustrado na Figura 5C, a área da segunda camada de metalização M2 é maior do que a área da camada de metalização superior M3. Por exemplo, a área da segunda camada de metalização M2 pode ser de 90 por cento da região de pixel, enquanto que a área da camada de metalização superior M3 pode ser de 80 por cento da região de pixel. Além disso, conforme ilustrado, a posição da segunda camada de metalização M2 é tal que todos os caminhos lineares verticais entre a camada de metalização superior M3 e o substrato se cruzam com a segunda camada de metalização M2. Isto maximiza as propriedades de blindagem da segunda camada de metalização M2.[00098] In this exemplary embodiment, the second metallization layer M2 is configured as the shield to reduce the parasitic capacitance CP between the input metallization block 510 (e.g., the upper metallization layer M3) and the grounded substrate. As best illustrated in Figure 5C, the area of the second metallization layer M2 is larger than the area of the upper metallization layer M3. For example, the area of the second metallization layer M2 may be 90 percent of the pixel region, while the area of the upper metallization layer M3 may be 80 percent of the pixel region. Furthermore, as illustrated, the position of the second metallization layer M2 is such that all vertical linear paths between the upper metallization layer M3 and the substrate intersect with the second metallization layer M2. This maximizes the shielding properties of the second M2 metallization layer.

[00099] Além disso, como melhor ilustrado na Figura 5C, a segunda camada de metalização M2 pode incluir um elemento metalizado e uma folga, em que a elemento metalizado é eletricamente acoplado à camada de metalização superior M3 por intermédio de um furo de passagem metalizado V2, e acoplado à porta do NMOS N1 por meio de outro furo de passagem metalizado V1, um bloco metalizado correspondente na primeira camada de metalização Ml, e um contato de porta. O espaço é configurado para isolar eletricamente o elemento metalizado da segunda camada de metalização M2 a partir da parte de blindagem da segunda camada de metalização M2. Deve-se entender que a segunda camada de metalização M2 pode incluir um ou mais elementos/folgas adicionais para facilitar conexões elétricas através da porção de blindagem da segunda camada de metalização M2, como pode ser exigido pelo sensor de pixel 500.[00099] Furthermore, as best illustrated in Figure 5C, the second metallization layer M2 may include a metallized element and a gap, wherein the metallized element is electrically coupled to the upper metallization layer M3 through a metallized through hole. V2, and coupled to the NMOS gate N1 through another metallized through hole V1, a corresponding metallized block in the first metallization layer Ml, and a gate contact. The space is configured to electrically isolate the metallized element of the second metallization layer M2 from the shielding part of the second metallization layer M2. It should be understood that the second metallization layer M2 may include one or more additional elements/gaps to facilitate electrical connections through the shielding portion of the second metallization layer M2, as may be required by the pixel sensor 500.

[000100] Com referência de volta à Figura 5B, conforme discutido anteriormente, o armazenamento temporário 530 inclui uma entrada acoplada à camada de metalização superior M3 e uma saída acoplada a segunda camada de metalização M2. Consequentemente, o armazenador 530 garante que a voltagem na porção de blindagem da segunda camada de metalização M2 é substancialmente a mesma que a voltagem na camada de metalização superior M3. Isto reduz substancialmente a capacitância parasita equivalente acoplada entre a placa de metalização de entrada e o substrato aterrado. Além disso, conforme ilustrado na Figura 5B, a segunda capacitância parasita CP2 entre a segunda camada de metalização M2 e o substrato aterrado não é acoplada à camada de metalização superior M3; e, portanto, não reduz significativamente a voltagem de pixel de entrada na camada de metalização superior M3. Assim, a sensibilidade do sensor de pixel 500 é melhorada pela configuração da segunda camada de metalização M2 como uma blindagem através do uso do armazenamento temporário 530.[000100] Referring back to Figure 5B, as discussed previously, temporary storage 530 includes an input coupled to the upper metallization layer M3 and an output coupled to the second metallization layer M2. Consequently, the store 530 ensures that the voltage at the shielding portion of the second metallization layer M2 is substantially the same as the voltage at the upper metallization layer M3. This substantially reduces the equivalent parasitic capacitance coupled between the input plating plate and the grounded substrate. Furthermore, as illustrated in Figure 5B, the second parasitic capacitance CP2 between the second metallization layer M2 and the grounded substrate is not coupled to the upper metallization layer M3; and therefore does not significantly reduce the input pixel voltage in the M3 top metallization layer. Thus, the sensitivity of the pixel sensor 500 is improved by configuring the second metallization layer M2 as a shield through the use of temporary storage 530.

[000101] Embora o armazenamento temporário 530 seja configurado para aplicar uma voltagem à segunda camada de metalização M2 sendo substancialmente igual à voltagem na camada de metalização superior M3, deve ser entendido que algum cancelamento de capacitância pode ocorrer se a voltagem aplicada à segunda camada de metalização M2 não for substancialmente idêntica, mas com base na voltagem na camada de metalização superior M3. Por exemplo, a capacitância equivalente CP entre a camada de metalização superior M3 e o substrato aterrado pode ser dada pela seguinte equação: Onde G é o ganho de armazenamento, e CPI é a capacitância entre as camadas de metalização M3 e M2. Se o ganho de armazenamento temporário for 0,75, a capacitância CP é de 25% de CPI, que é um cancelamento de capacitância de 75%. Se o ganho de armazenamento temporário for 1, então CP é zero (0), que é um cancelamento de capacitância de 100%.[000101] Although the temporary storage 530 is configured to apply a voltage to the second metallization layer M2 being substantially equal to the voltage at the top metallization layer M3, it should be understood that some capacitance cancellation may occur if the voltage applied to the second metallization layer M2 metallization is not substantially identical, but based on the voltage across the M3 top metallization layer. For example, the equivalent capacitance CP between the top metallization layer M3 and the grounded substrate can be given by the following equation: Where G is the storage gain, and CPI is the capacitance between the M3 and M2 metallization layers. If the temporary storage gain is 0.75, the CP capacitance is 25% of CPI, which is a 75% capacitance cancellation. If the temporary storage gain is 1, then CP is zero (0), which is 100% capacitance cancellation.

[000102] A Figura 6A ilustra um diagrama esquemático de outro sensor de pixel exemplar 600 para um aparelho de formação de imagem ultrassônica, exemplar, de acordo com outro aspecto da invenção. O sensor de pixel 600 é similar àquele do sensor de pixel 500, exceto que nenhum armazenamento temporário é necessário para gerar uma voltagem na camada de metalização de blindagem substancialmente igual à voltagem no bloco de metalização de entrada do sensor de pixel 600. Em vez disso, a fonte de NMOS N1 é acoplada à camada de metalização de blindagem. Conforme discutido anteriormente, o NMOS N1 é configurado como um amplificador de seguidor de fonte com um ganho de substancialmente um (1) no ciclo de leitura. Consequentemente, a voltagem na fonte de NMOS N1 é substancialmente a mesma que a voltagem na porta do NMOS N1. Mediante acoplamento da fonte de N1 NMOS à camada de metalização de blindagem, a voltagem na camada de metalização de blindagem é substancialmente a mesma que a voltagem na camada de metalização superior. Como resultado, a capacitância parasita equivalente acoplada entre o elemento de metalização de entrada e o substrato aterrado é substancialmente reduzida.[000102] Figure 6A illustrates a schematic diagram of another exemplary pixel sensor 600 for an exemplary ultrasonic image forming apparatus in accordance with another aspect of the invention. Pixel sensor 600 is similar to that of pixel sensor 500, except that no temporary storage is required to generate a voltage at the shield metallization layer substantially equal to the voltage at the input metallization block of pixel sensor 600. Instead , the NMOS N1 source is coupled to the shield metallization layer. As discussed previously, the NMOS N1 is configured as a source-follower amplifier with a gain of substantially one (1) in the readout cycle. Consequently, the voltage at the source of NMOS N1 is substantially the same as the voltage at the gate of NMOS N1. Upon coupling the N1 NMOS source to the shield metallization layer, the voltage at the shield metallization layer is substantially the same as the voltage at the top metallization layer. As a result, the equivalent parasitic capacitance coupled between the input metallization element and the grounded substrate is substantially reduced.

[000103] Especificamente, o sensor de pixel 600 compreende um bloco de metalização de entrada 610 acoplado a uma porta de um FET NMOS N1. Uma camada piezelétrica de recepção 640 pode ser disposta diretamente sobre o elemento de metalização de entrada 610 ou disposta sobre o elemento de metalização de entrada 610 por intermédio de uma camada de passivação. Adicionalmente, um eletrodo 642 (camada de metalização) pode ser disposto na camada piezelétrica 640 para fornecer função de janela como descrito anteriormente. Além disso, um cilindro 646 pode ser disposto no eletrodo 642, que provê uma camada protetora para o eletrodo 642 e a camada piezelétrica 640. A placa 646 também pode servir como uma superfície sobre a qual o artigo tendo a imagem formada, tal como a impressão digital do usuário, pode ser disposto.[000103] Specifically, the pixel sensor 600 comprises an input metallization block 610 coupled to a gate of an NMOS FET N1. A piezoelectric receiving layer 640 may be disposed directly on the input metallization element 610 or disposed on the input metallization element 610 via a passivation layer. Additionally, an electrode 642 (metallization layer) may be disposed on the piezoelectric layer 640 to provide window function as previously described. Furthermore, a cylinder 646 may be disposed on the electrode 642, which provides a protective layer for the electrode 642 and the piezoelectric layer 640. The plate 646 may also serve as a surface upon which the article having the image formed, such as the user's fingerprint, can be disposed.

[000104] O sensor de pixel 600 compreende ainda um detector de pico 620 que inclui um NMOS N3 e um diodo D1. O NMOS N3 inclui um dreno acoplado à porta do NMOS N1, uma porta configurada para receber um sinal de liberar, e uma fonte configurada para receber uma voltagem de polarização de diodo. O diodo D1 inclui um ânodo configurado para receber a voltagem de polarização do diodo e um cátodo acoplado à porta do NMOS N1. O NMOS N1 inclui um dreno acoplado a um primeiro trilho de voltagem (por exemplo, Vdd).[000104] The pixel sensor 600 further comprises a peak detector 620 that includes an NMOS N3 and a diode D1. NMOS N3 includes a drain coupled to the gate of NMOS N1, a gate configured to receive a release signal, and a source configured to receive a diode bias voltage. Diode D1 includes an anode configured to receive the diode's bias voltage and a cathode coupled to the NMOS N1 gate. NMOS N1 includes a drain coupled to a first voltage rail (e.g., Vdd).

[000105] O sensor de pixel 600 compreende ainda um NMOS N2 incluindo um dreno acoplado a uma fonte de NMOS N1, uma porta configurada para receber um sinal de selecionar, e uma fonte configurada para gerar uma voltagem de pixel de saída VOUT para o sensor de pixel 600. Adicionalmente, o sensor de pixel 600 compreende uma fonte de corrente I acoplada entre a fonte de NMOS N2 e um segundo trilho de voltagem (por exemplo, terra). O NMOS N1, o NMOS N2 e a fonte de corrente I são configurados como um amplificador de seguidor de fonte com um ganho de substancialmente um (1), em que o amplificador de seguidor de fonte é ativado em resposta ao sinal de selecionar sendo afirmado.[000105] The pixel sensor 600 further comprises an NMOS N2 including a drain coupled to an NMOS source N1, a gate configured to receive a select signal, and a source configured to generate an output pixel voltage VOUT for the sensor pixel sensor 600. Additionally, pixel sensor 600 comprises a current source I coupled between the NMOS source N2 and a second voltage rail (e.g., ground). The NMOS N1, the NMOS N2, and the current source I are configured as a source follower amplifier with a gain of substantially one (1), wherein the source follower amplifier is activated in response to the select signal being asserted. .

[000106] Conforme discutido anteriormente, o sensor de pixel 600 compreende ainda um conjunto de circuitos para reduzir a capacitância parasita CP entre a placa de metalização de entrada 610 (por exemplo, a camada de metalização superior M3) e o substrato aterrado associado ao sensor de pixel. Em resumo, tal circuito inclui uma camada de metalização intermediária (por exemplo, a segunda camada de metalização M2) configurada para atuar como uma proteção entre o elemento de metalização de entrada 610 e o substrato aterrado. O sensor de pixel 600 compreende ainda uma conexão elétrica acoplando a fonte de NMOS N1 à Camada de metalização intermediária.[000106] As discussed previously, the pixel sensor 600 further comprises a set of circuitry to reduce the parasitic capacitance CP between the input metallization plate 610 (e.g., the top metallization layer M3) and the grounded substrate associated with the sensor of pixels. In summary, such a circuit includes an intermediate metallization layer (e.g., the second metallization layer M2) configured to act as a shield between the input metallization element 610 and the grounded substrate. The pixel sensor 600 further comprises an electrical connection coupling the NMOS source N1 to the intermediate metallization layer.

[000107] Em tal configuração, duas capacitâncias parasitas CPl e CP2 são criadas; a primeira capacitância parasita CPl sendo acoplada entre a placa de metalização de entrada 610 e a camada de metalização intermediária, e a segunda capacitância parasita CP2 sendo acoplada entre a camada de metalização intermediária e o substrato aterrado. A fonte de NMOS N1 sendo acoplada à camada de metalização intermediária, resulta na voltagem na camada de metalização intermediária sendo substancialmente igual à voltagem na placa de metalização de entrada 610. Consequentemente, a capacitância parasita equivalente acoplada entre o elemento de metalização de entrada e o substrato aterrado é substancialmente reduzida uma vez que tanto o elemento de metalização de entrada 610 quanto à camada de metalização intermediária estão substancialmente no mesmo potencial ou voltagem. Uma vez que a segunda capacitância parasita CP2 não é significativamente acoplada ao bloco de metalização de entrada 610, a segunda capacitância parasita CP2 não afeta significativamente a sensibilidade do sensor de pixel 600. Essa técnica de cancelamento de capacitância é adicionalmente descrita com referência à Figura 6B.[000107] In such a configuration, two parasitic capacitances CPl and CP2 are created; the first parasitic capacitance CPl being coupled between the input metallization plate 610 and the intermediate metallization layer, and the second parasitic capacitance CP2 being coupled between the intermediate metallization layer and the grounded substrate. The NMOS source N1 being coupled to the intermediate metallization layer results in the voltage at the intermediate metallization layer being substantially equal to the voltage at the input metallization plate 610. Consequently, the equivalent parasitic capacitance coupled between the input metallization element and the grounded substrate is substantially reduced since both the input metallization element 610 and the intermediate metallization layer are at substantially the same potential or voltage. Since the second parasitic capacitance CP2 is not significantly coupled to the input metallization block 610, the second parasitic capacitance CP2 does not significantly affect the sensitivity of the pixel sensor 600. This capacitance cancellation technique is further described with reference to Figure 6B .

[000108] A Figura 6B ilustra uma vista em seção transversal lateral de uma porção do sensor de pixel exemplar 600 de acordo com outro aspecto da invenção. Conforme ilustrado, a camada piezelétrica de recepção 640 é disposta em um receptor de pixel que inclui o sensor de pixel exemplar 600, que, conforme discutido é parte de um arranjo de sensores de pixel de um receptor CMOS formado em um substrato IC (por exemplo, substrato de Silício (Si). Além disso, como ilustrado, o sensor de pixel 600 compreende o NMOS N1 incluindo um dreno (D), porta (G), e fonte (S). Como costume, a porta é formada acima do substrato e, especificamente, acima de um canal situado entre o dreno (D) e fonte (s), pelo que o dreno (D), o canal e a fonte (S) são formados dentro do substrato.[000108] Figure 6B illustrates a side cross-sectional view of a portion of the exemplary pixel sensor 600 in accordance with another aspect of the invention. As illustrated, the receiving piezoelectric layer 640 is disposed in a pixel receiver that includes the exemplary pixel sensor 600, which as discussed is part of a pixel sensor array of a CMOS receiver formed on an IC substrate (e.g. , Silicon (Si) substrate. Furthermore, as illustrated, the pixel sensor 600 comprises the NMOS N1 including a drain (D), gate (G), and source (S). As usual, the gate is formed above the substrate and specifically above a channel situated between the drain (D) and source (s), whereby the drain (D), channel and source (S) are formed within the substrate.

[000109] O sensor de pixel 600 compreende ainda uma pluralidade de camadas de metalização situadas acima do substrato. Neste exemplo, existem três camadas de metalização (3) Ml, M2 e M3, em que somente uma porção relevante das camadas de metalização Ml é mostrada. Deve ser entendido que o sensor de pixel 600 pode ser configurado com qualquer número de camadas de metalização. Camada de metalização mais baixa Ml (mais próxima do substrato) é eletricamente isolada do substrato por uma primeira camada de isolamento I1 (por exemplo, um óxido). Similarmente, a segunda camada de metalização M2 (imediatamente acima da primeira camada de metalização Ml) é eletricamente isolada da primeira camada de metalização Ml por uma segunda camada de isolamento I2 (por exemplo, um óxido). De maneira similar, a terceira camada de metalização M3 (imediatamente acima da segunda camada de metalização M2) é eletricamente isolada da segunda camada de metalização M2 por uma terceira camada de isolamento I3 (por exemplo, um óxido). Uma camada de passivação 14 (por exemplo, um óxido) pode ser disposta sobre a camada de metalização superior M3 para proteger a camada M3.[000109] The pixel sensor 600 further comprises a plurality of metallization layers located above the substrate. In this example, there are three metallization layers (3) Ml, M2 and M3, in which only a relevant portion of the Ml metallization layers is shown. It should be understood that the pixel sensor 600 can be configured with any number of metallization layers. Lower metallization layer Ml (closest to the substrate) is electrically isolated from the substrate by a first insulating layer I1 (e.g., an oxide). Similarly, the second metallization layer M2 (immediately above the first metallization layer Ml) is electrically isolated from the first metallization layer Ml by a second insulating layer I2 (e.g., an oxide). Similarly, the third metallization layer M3 (immediately above the second metallization layer M2) is electrically isolated from the second metallization layer M2 by a third insulation layer I3 (e.g., an oxide). A passivation layer 14 (e.g., an oxide) may be disposed on top of the upper metallization layer M3 to protect the M3 layer.

[000110] A camada de metalização superior M3 serve como o bloco de metalização de entrada 610 para o sensor de pixel 600. Similar ao sensor de pixel 500, a área da camada de metalização superior M3 é configurada relativamente grande (por exemplo, aproximadamente 80 por cento da região de pixel inteira do sensor de pixel). Novamente, a razão para isto é maximizar essencialmente a capacitância de sensor entre a superfície superior da camada piezelétrica 640 e a camada de metalização superior M3. A capacitância de sensor é essencialmente maximizada para aumentar a voltagem de pixel de entrada desenvolvida na camada de metalização superior M3, em resposta a uma onda ultrassônica refletida a partir do dedo do usuário.[000110] The top metallization layer M3 serves as the input metallization block 610 for the pixel sensor 600. Similar to the pixel sensor 500, the area of the top metallization layer M3 is configured relatively large (e.g., approximately 80 percent of the entire pixel region of the pixel sensor). Again, the reason for this is to essentially maximize the sensor capacitance between the top surface of the piezoelectric layer 640 and the top metallization layer M3. The sensor capacitance is essentially maximized to increase the input pixel voltage developed in the M3 top metallization layer in response to an ultrasonic wave reflected from the user's finger.

[000111] Nessa modalidade exemplar, a segunda camada de metalização M2 é configurada como a segunda camada blindagem para reduzir a capacitância parasita CP entre a placa de metalização de entrada 610 (por exemplo, a camada de metalização superior M3) e o substrato aterrado. Similar ao sensor de pixel 600, a área da segunda camada de metalização M2 é maior do que a área da camada de metalização superior M3. Por exemplo, a área da segunda camada de metalização M2 pode ser de 90 por cento da região de pixel, enquanto que a área da camada de metalização superior M3 pode ser de 80 por cento da região de pixel. Além disso, similar ao sensor de pixel 500, a posição da segunda camada de metalização M2 é tal que todos os trajetos lineares verticais entre a camada de metalização superior M3 e o substrato se cruzam com a segunda camada de metalização M2. Isso maximiza as propriedades de blindagem da segunda camada de metalização M2.[000111] In this exemplary embodiment, the second metallization layer M2 is configured as the second shielding layer to reduce the parasitic capacitance CP between the input metallization plate 610 (e.g., the upper metallization layer M3) and the grounded substrate. Similar to the 600 pixel sensor, the area of the second metallization layer M2 is larger than the area of the upper metallization layer M3. For example, the area of the second metallization layer M2 may be 90 percent of the pixel region, while the area of the upper metallization layer M3 may be 80 percent of the pixel region. Furthermore, similar to pixel sensor 500, the position of the second metallization layer M2 is such that all vertical linear paths between the upper metallization layer M3 and the substrate intersect with the second metallization layer M2. This maximizes the shielding properties of the second M2 metallization layer.

[000112] Além disso, similar ao sensor de pixel, a segunda camada de metalização M2 pode incluir um elemento metalizado e uma folga, em que a elemento metalizado é eletricamente acoplado à camada de metalização superior M3 por intermédio de um furo de passagem metalizado V2 e acoplado à porta do NMOS N1 por meio de outro furo de passagem metalizado V1A, um bloco metalizado correspondente na primeira camada de metalização M1, e um contato de porta. O espaço é configurado para isolar eletricamente o elemento metalizado da segunda camada de metalização M2 a partir da parte de blindagem da segunda camada de metalização M2. Deve-se entender que a segunda camada de metalização M2 pode incluir um ou mais elementos/folgas adicionais para facilitar conexões elétricas através da porção de blindagem da segunda camada de metalização M2, como pode ser exigido pelo sensor de pixel 600.[000112] Furthermore, similar to the pixel sensor, the second metallization layer M2 may include a metallized element and a gap, wherein the metallized element is electrically coupled to the upper metallization layer M3 through a metallized through hole V2 and coupled to the gate of the NMOS N1 through another metallized through hole V1A, a corresponding metallized block in the first metallization layer M1, and a gate contact. The space is configured to electrically isolate the metallized element of the second metallization layer M2 from the shielding part of the second metallization layer M2. It is to be understood that the second metallization layer M2 may include one or more additional elements/gaps to facilitate electrical connections through the shielding portion of the second metallization layer M2, as may be required by the pixel sensor 600.

[000113] Com referência novamente à Figura 6B, a fonte de NMOS N1 é acoplada a segunda camada de metalização M2 por intermédio de um contato de fonte, a primeira camada de metalização M1, e um furo de passagem metalizado V1B entre a primeira e a segunda camada de metalização Ml e M2. Consequentemente, tal conexão elétrica entre a fonte de NMOS N1 e a segunda camada de metalização M2 garante que a voltagem na porção de blindagem da segunda camada de metalização M2 seja substancialmente a mesma que a voltagem na camada de metalização superior M3. Isso reduz substancialmente a capacitância parasita equivalente acoplada entre a placa de metalização de entrada e o substrato aterrado. Como no sensor de pixel 500, a voltagem na segunda camada de metalização M2 não precisa ser substancialmente idêntica à voltagem na camada de metalização superior M3 para que ocorra algum cancelamento de capacitância. Em tal caso, a voltagem na segunda camada de metalização M2 deve ser baseada na voltagem na camada de metalização superior M3.[000113] Referring again to Figure 6B, the NMOS source N1 is coupled to the second metallization layer M2 through a source contact, the first metallization layer M1, and a metallized through hole V1B between the first and second layer of Ml and M2 metallization. Consequently, such electrical connection between the NMOS source N1 and the second metallization layer M2 ensures that the voltage on the shielding portion of the second metallization layer M2 is substantially the same as the voltage on the upper metallization layer M3. This substantially reduces the equivalent parasitic capacitance coupled between the input plating plate and the grounded substrate. As in the pixel sensor 500, the voltage at the second metallization layer M2 does not need to be substantially identical to the voltage at the top metallization layer M3 for some capacitance cancellation to occur. In such a case, the voltage on the second metallization layer M2 should be based on the voltage on the upper metallization layer M3.

[000114] Além disso, conforme ilustrado na Figura 6B, a segunda capacitância parasita CP2 entre a segunda camada de metalização M2 e o substrato aterrado não é significativamente acoplada à camada de metalização superior M3; e, portanto, não reduz significativamente a voltagem de pixel de entrada na camada de metalização superior M3. Assim, a sensibilidade do sensor de pixel 600 é melhorada mediante configuração da segunda camada de metalização M2 como uma blindagem através do uso da conexão elétrica da fonte de NMOS N1 para segunda camada de Metalização M2.[000114] Furthermore, as illustrated in Figure 6B, the second parasitic capacitance CP2 between the second metallization layer M2 and the grounded substrate is not significantly coupled to the upper metallization layer M3; and therefore does not significantly reduce the input pixel voltage in the M3 top metallization layer. Thus, the sensitivity of the pixel sensor 600 is improved by configuring the second metallization layer M2 as a shield through the use of electrical connection from the NMOS source N1 to the second metallization layer M2.

[000115] As Figuras 6C-6F ilustram diagramas de temporização associados a operações exemplares do sensor de pixel 600, de acordo com outro aspecto da invenção. Os diagramas de temporização associados com as operações do sensor de pixel 600 são similares aos diagramas de temporização associados ao sensor de pixel 400 como representado nas Figuras 4B-4E, exceto que o sinal de selecionar é afirmado durante um primeiro intervalo de tempo para propósitos de cancelamento de capacitância, e durante um segundo intervalo de tempo com propósitos de leitura de voltagem de saída.[000115] Figures 6C-6F illustrate timing diagrams associated with exemplary operations of the pixel sensor 600, in accordance with another aspect of the invention. The timing diagrams associated with the operations of the pixel sensor 600 are similar to the timing diagrams associated with the pixel sensor 400 as depicted in Figures 4B-4E, except that the select signal is asserted during a first time interval for purposes of capacitance cancellation, and during a second time interval for output voltage reading purposes.

[000116] Especificamente, o sinal de selecionar é afirmado durante o intervalo de tempo t3-t1 t6 de modo que o NMOS N1 é configurado como um amplificador de seguidor de fonte. Como tal, a voltagem de fonte de NMOS N1, que rastreia a voltagem de porta do NMOS N1, é aplicada à camada de metalização de blindagem M2 para reduzir a capacitância parasita CP como previamente discutido. Esse intervalo de tempo t3-t6 coincide com a geração da rajada de onda ultrassônica, de modo que a sensibilidade do receptor de pixel 600 é aumentada durante este intervalo para uma melhor detecção da voltagem de pixel de entrada. Entre os tempos t6-t7, o sinal de selecionar pode ser desativado. Então, durante o intervalo de tempo t7-t8, o sinal de selecionar é reativado para permitir uma leitura da voltagem de pixel de saída VOUT.[000116] Specifically, the select signal is asserted during the time interval t3-t1 t6 so that NMOS N1 is configured as a source follower amplifier. As such, the NMOS N1 source voltage, which tracks the NMOS N1 gate voltage, is applied to the shield metallization layer M2 to reduce the parasitic capacitance CP as previously discussed. This time interval t3-t6 coincides with the generation of the ultrasonic wave burst, so that the sensitivity of the pixel receiver 600 is increased during this interval for better detection of the input pixel voltage. Between times t6-t7, the select signal can be deactivated. Then, during the time interval t7-t8, the select signal is reactivated to allow a reading of the output pixel voltage VOUT.

[000117] A Figura 7 ilustra um fluxograma de um método exemplar 700 para reduzir a capacitância parasita para um sensor de pixel de acordo com outro aspecto da revelação. De acordo com o método 700, uma primeira voltagem é gerada em uma primeira camada de metalização em resposta a uma onda ultrassônica refletindo a partir de um item a ter a imagem formada e se propagando através da camada piezelétrica, em que a primeira camada de metalização está situada acima de um substrato (bloco 710). Ainda, de acordo com o método 700, uma segunda voltagem é aplicada a uma segunda camada de metalização para reduzir uma capacitância parasita entre a primeira camada de metalização e o substrato, em que a segunda camada de metalização está situada entre a primeira camada de metalização e o substrato (bloco 720).[000117] Figure 7 illustrates a flowchart of an exemplary method 700 for reducing parasitic capacitance for a pixel sensor in accordance with another aspect of the disclosure. According to method 700, a first voltage is generated in a first metallization layer in response to an ultrasonic wave reflecting from an imaged item and propagating through the piezoelectric layer, wherein the first metallization layer is situated above a substrate (block 710). Further, according to method 700, a second voltage is applied to a second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate, wherein the second metallization layer is situated between the first metallization layer and the substrate (block 720).

[000118] A descrição anterior da revelação é provida para permitir que aqueles versados na técnica fabriquem ou utilizem a descrição. Várias modificações na descrição serão prontamente evidentes para aqueles versados na técnica, e os princípios genéricos aqui definidos podem ser aplicados a outras variações sem se afastar do espírito ou escopo da revelação. Assim, a presente invenção não se destina a ser limitada aos exemplos aqui descritos, mas deve ser concedido o escopo mais amplo consistente com os princípios, e características, inovadores aqui descritos.[000118] The foregoing description of the disclosure is provided to allow those skilled in the art to manufacture or use the description. Various modifications to the description will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations without departing from the spirit or scope of the disclosure. Accordingly, the present invention is not intended to be limited to the examples described herein, but should be granted the broadest scope consistent with the innovative principles, and features, described herein.

Claims

1. Apparatus comprising: a first metallization layer (M3) coupled to a piezoelectric layer (540), wherein a first voltage is formed in the first metallization layer in response to an ultrasonic wave reflecting from an item to be imaged formed and propagating through the piezoelectric layer, and wherein the first metallization layer is situated above a substrate; a second metallization layer (M2) located between the first metallization layer and the substrate; and a device configured to apply a second voltage to the second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate, characterized in that the device comprises a temporary storage amplifier (530) including an input coupled to the first metallization layer and an output coupled to the second metallization layer.

2. Apparatus according to claim 1, characterized by the fact that the device is implemented in a CMOS IC comprising the substrate and the first and second metallization layers, and wherein the first and second metallization layers comprise the metallization layers from the top and the second from the top of the CMOS IC, respectively.

3. Apparatus comprising: a first metallization layer (M3) coupled to a piezoelectric layer (440), wherein a first voltage is formed in the first metallization layer in response to an ultrasonic wave reflecting from an item to be imaged formed and propagating through the piezoelectric layer, and wherein the first metallization layer is situated above a substrate; a second metallization layer (M2) located between the first metallization layer and the substrate; and a device configured to apply a second voltage to the second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate, characterized by the fact that the device comprises a source follower amplifier including a field effect transistor, FET, (N3) having a gate coupled to the first metallization layer and a source coupled to the second metallization layer.

4. Apparatus according to claim 3, characterized by the fact that the FET gate is coupled to the first metallization layer through a metallization element formed in the second metallization layer, wherein the metallization element is electrically isolated from another portion of the second metallization layer.

5. Apparatus, according to claim 3, characterized by the fact that the FET source is coupled to the second metallization layer through a metallized through hole.

6. Apparatus according to claim 3, characterized by the fact that the FET source is coupled to the second metallization layer through a metallization element formed in a third metallization layer, in which the third metallization layer is located between the second metallization layer and the substrate.

7. Apparatus comprising: a first metallization layer (M3) coupled to a piezoelectric layer (640), wherein a first voltage is formed in the first metallization layer in response to an ultrasonic wave reflecting from an item to be imaged formed and propagating through the piezoelectric layer, and wherein the first metallization layer is situated above a substrate; a second metallization layer (M2) located between the first metallization layer and the substrate; and a device configured to apply a second voltage to the second metallization layer to reduce a parasitic capacitance between the first metallization layer and the substrate, characterized by the fact that the second voltage is substantially equal to the first voltage.

8. Apparatus according to claim 1, characterized by the fact that the first metallization layer (542) has a first area smaller than a second area of the second metallization layer.

9. Apparatus according to claim 1, characterized by the fact that the second metallization layer is configured so that all vertical linear paths from the first metallization layer to the substrate intersect with the second metallization layer.

10. Method comprising: generating (710) a first voltage in a first metallization layer (M3) in response to an ultrasonic wave reflecting from an imaged item and propagating through a piezoelectric layer (540), wherein the first metallization layer is situated above a substrate; and applying (720) a second voltage to a second metallization layer (M2) to reduce a parasitic capacitance between the first metallization layer and the substrate, wherein the second metallization layer is situated between the first metallization layer and the substrate , characterized by the fact that applying the second voltage to the second metallization layer comprises amplifying the first voltage using a temporary storage amplifier (530) to generate the second voltage.

11. The method of claim 10, wherein a CMOS IC comprises the substrate and the first and second metallization layers, and wherein the first and second metallization layers comprise the top metallization layers. and the second from the top of the CMOS IC, respectively.

12. Method comprising: generating (710) a first voltage in a first metallization layer (M3) in response to an ultrasonic wave reflecting from an imaged item and propagating through a piezoelectric layer (440), wherein the first metallization layer is situated above a substrate; and applying (720) a second voltage to a second metallization layer (M2) to reduce a parasitic capacitance between the first metallization layer and the substrate, wherein the second metallization layer is situated between the first metallization layer and the substrate , characterized by the fact that applying the second voltage to the second metallization layer comprises amplifying the first voltage using a source follower amplifier including a field effect transistor, FET, (N3), wherein the FET includes a gate receiving the first voltage and a source that generates the second voltage.

13. Method according to claim 12, characterized by the fact that the gate of the FET is coupled to the first metallization layer through a metallization element formed in the second metallization layer, wherein the metallization element is electrically isolated from another portion of the second metallization layer; or wherein the FET source is coupled to the second metallization layer through a metallized through hole; or wherein the source of the FET is coupled to the second metallization layer via a metallization element formed in a third metallization layer, wherein the third metallization layer is situated between the second metallization layer and the substrate.

14. Method comprising: generating (710) a first voltage in a first metallization layer (M3) in response to an ultrasonic wave reflecting from an imaged item and propagating through a piezoelectric layer (640), wherein the first metallization layer is situated above a substrate; and applying (720) a second voltage to a second metallization layer (M2) to reduce a parasitic capacitance between the first metallization layer and the substrate, wherein the second metallization layer is situated between the first metallization layer and the substrate , characterized by the fact that the second voltage is substantially equal to the first voltage.

15. Method according to claim 14, characterized by the fact that the first metallization layer has a first area smaller than a second area of the second metallization layer; or wherein the second metallization layer is configured such that all vertical linear paths from the first metallization layer to the substrate intersect with the second metallization layer.