BR112017018164B1

BR112017018164B1 - Método de transmissão de sinal de radiodifusão de um aparelho de transmissão de sinal de radiodifusão que pode ser operado em um modo dentre uma pluralidade de modos, e aparelho de transmissão de sinal de radiodifusão que é operável em um modo dentre uma pluralidade de modos

Info

Publication number: BR112017018164B1
Application number: BR112017018164-9A
Authority: BR
Inventors: Kyung-Joong Kim; Se-Ho Myung; Hong-Sil Jeong
Original assignee: Samsung Electronics Co., Ltd
Priority date: 2015-02-25
Filing date: 2016-02-25
Publication date: 2024-01-02
Also published as: CA3128609A1; CA3057642C; US20190296773A1; CA2975989A1; MX2017010906A; KR20160103905A; MX367264B; CA3057642A1; CA3128609C; MX2019009591A; CN107408949A; KR101776273B1; KR102325403B1; KR20170104134A; BR112017018164A2; US11128319B2; CN107408949B; CA2975989C

Abstract

transmissor, e método para gerar uma paridade adicional. um transmissor é fornecido. o transmissor inclui: um codificador de verificação de paridade de baixa densidade (ldpc) configurado para codificar os bits de entrada para gerar uma palavra de código ldpc incluindo os bits de entrada e bits de paridade a serem transmitidos em um quadro atual; um permutador de paridade configurado para realizar a permutação de paridade através de intercalação os bits de paridade e intercalação em grupo da pluralidade de grupos de bit configurando os bits de paridade intercalados com base em um padrão de intercalação em grupo incluindo um primeiro padrão e um segundo padrão; um perfurador configurado para perfurar alguns dos bits de paridade permutados por paridade; e um gerador de paridade adicional configurado para selecionar pelo menos alguns dos bits de paridade perfurados para gerar os bits de paridade adicionais a serem transmitidos em um quadro anterior do quadro atual, com base no primeiro padrão e o segundo padrão, em que o primeiro padrão determina os bits de paridade para permanecer após a perfuração e, em seguida, serem transmitidos no quadro atual.

Description

Campo Técnico

[0001] Aparelhos e métodos consistentes com as modalidades exemplares do conceito inventivo se referem a transmissor e um método para a geração de uma paridade adicional para transmissão de sinal.

Fundamentos da Técnica

[0002] Os serviços de comunicação de transmissão em uma sociedade orientada para a informação do século XXI estão entrando em uma era de digitalização, multi-canalização, ampliação de largura de banda e qualidade elevada. Em particular, como uma televisão (TV) digitial de alta definição e dispositivos de recepção de sinal de transmissão portáteis, serviços de transmissão digital têm uma demanda aumentada para um suporte de vários esquemas de recepção.

[0003] De acordo com tal demanda, grupos de padronização definem padrões de comunicação de transmissão para fornecer vários serviços de transmissão e recepção de sinal que satisfazem as necessidades de um usuário. Ainda, no entanto, um método para fornecer melhores serviços a um usuário com mais desempenho aprimorado é requerido.

Divulgação Problema Técnico

[0004] As modalidades exemplares do conceito inventivo podem superar as desvantagens do transmissor e receptor de sinal da técnica relegada e métodos do mesmo. No entanto, estas modalidades não são necessárias para ou podem não superar tais desvantagens.

[0005] As modalidades exemplares fornecem um transmissor e um método para gerar uma paridade adicional usando padrões de intercalação.

Solução para o Problema

[0006] De acordo com um aspecto de uma modalidade exemplar, é fornecido um transmissor que pode incluir: um codificador de Verificação de paridade de baixa densidade (LDPC) configurado para codificar bits de entrada para gerar uma palavra de código LDPC incluindo os bits de entrada e bits de paridade a serem transmitidos em um quadro atual; um permutador de paridade configurado para realizar permutação de paridade através de intercalação dos bits de paridade e intercalação em grupo de uma pluralidade de grupos de bit configurando os bits de paridade intercalados com base em um padrão de intercalação em grupo incluindo um primeiro padrão e um segundo padrão; um perfurador configurado para perfurar alguns dos bits de paridade permutados por paridade; e um gerador de paridade adicional configurado para selecionar pelo menos alguns dos bits de paridade perfurados para gerar bits de paridade adicionais a serem transmitidos em um quadro anterior do quadro atual, com base no primeiro padrão e o segundo padrão, em que o primeiro padrão determina bits de paridade para permanecer após a perfuração e, em seguida, serem transmitidos no quadro atual.

[0007] O segundo padrão pode determinar grupos de bit a serem sempre perfurados na pluralidade de grupos de bit independentemente de um número de bits de paridade a ser perfurado por meio do perfurador, e os bits de paridade adicionais podem ser gerados por meio da seleção de pelo menos alguns dos bits incluídos nos grupos de bit a serem sempre perfurados de acordo com uma ordem dos grupos de bit a serem sempre perfurados como indicado no segundo padrão.

[0008] O primeiro padrão pode determinar alguns dos bits de paridade a serem perfurados, além dos grupos de bit a serem sempre perfurados, com base em um número total de bits de paridade na palavra de código LDPC a serem transmitidos no quadro atual.

[0009] O primeiro padrão pode determinar uma ordem de seleção de bits, de entre os alguns dos bits de paridade a serem perfurados determinados pelo primeiro padrão, para gerar os bits de paridade adicionais.

[0010] O primeiro padrão pode determinar uma ordem de bits de perfuração dentro de alguns dos bits de paridade a serem perfurados determinada pelo primeiro padrão, e o segundo padrão pode determinar os grupos de bit a serem sempre perfurados sem qualquer ordem de bits de perfuração dentro dos grupos de bit a serem sempre perfurados.

[0011] De acordo com um aspecto de outra modalidade exemplar, é fornecido um método para a geração de uma paridade adicional. O método pode incluir: codificar bits de entrada para gerar bits de paridade a serem transmitidos em um quadro atual junto com os bits de entrada; realizar a permutação de paridade através de intercalação os bits de paridade e intercalação em grupo da pluralidade de grupos de bit configurando os bits de paridade intercalados com base em um padrão de intercalação em grupo incluindo um primeiro padrão e um segundo padrão; perfurar alguns dos bits de paridade permutados por paridade; e selecionar pelo menos alguns dos bits de paridade perfurados para gerar bits de paridade adicionais a serem transmitidos em um quadro anterior do quadro atual, com base no primeiro padrão e o segundo padrão, em que o primeiro padrão determina bits de paridade para permanecer após a perfuração e, em seguida, serem transmitidos no quadro atual.

[0012] O segundo padrão pode determinar grupos de bit a serem sempre perfurados entre a pluralidade de grupos de bit independentemente de um número de bits de paridade a ser perfurado pela perfuração, e os bits de paridade adicionais podem ser gerados por meio da seleção pelo menos alguns dos bits incluídos nos grupos de bit a serem sempre perfurados de acordo com uma ordem dos grupos de bit a serem sempre perfurados como indicado no segundo padrão.

[0013] A intercalação em grupo pode ser realizada com base na Equação 11 e uma ordem para a permutação de paridade com relação ao segundo padrão com base na Tabela 4.

[0014] Na codificação, 9720 bits de paridade podem ser gerados pela codificação de 6480 bits de entrada em uma taxa de código de 6/15.

[0015] A palavra de código LDPC após a perfuração pode ser mapeada para os símbolos de constelação por 64-QAM a serem transmitidos a um receptor.

[0016] Vários aspectos e vantagens das modalidades exemplares serão estabelecidos em parte na descrição que se segue e, em parte, será claro a partir da descrição, ou podem ser aprendidos pela prática das modalidades exemplares.

Efeitos Vantajosos da Invenção

[0017] Como descrito acima, de acordo com as modalidades exemplares, bits de paridade LDPC específicos podem ser selecionados dos bits de paridade adicionais para melhorar desempenho de um receptor.

Descrição dos Desenhos

[0018] Os aspectos acima e/ou outros das modalidades exemplares serão descritos aqui com referência aos desenhos que acompanham, em que: A FIG. 1 é um diagrama de bloco para descrever uma configuração de um transmissor, de acordo com uma modalidade exemplar; As FIGs. 2 e 3 são diagramas para descrever matrizes de verificação de paridade, de acordo com as modalidades exemplares; A FIG. 4 é um diagrama que ilustra um exemplo de dividir uma palavra de código LDPC em uma pluralidade de grupos de bit, de acordo com uma modalidade exemplar; As FIGs. 5 e 6 são diagramas para descrever métodos para gerar bits de paridade adicionais, de acordo com uma modalidade exemplar; A FIG. 7 é um diagrama que ilustra uma matriz de verificação de paridade tendo uma estrutura quase cíclica, de acordo com uma modalidade exemplar; A FIG. 8 é um diagrama para descrever uma estrutura de quadro, de acordo com uma modalidade exemplar; As FIGs. 9 e 10 são diagramas de bloco para descrever configurações detalhadas de um transmissor, de acordo com as modalidades exemplares; As FIGs. 11 a 24 são diagramas para descrever métodos para processar sinalização de acordo com as modalidades exemplares; As FIGs. 25 e 26 são diagramas de bloco para descrever configurações de um receptor de acordo com as modalidades exemplares; As FIGs. 27 e 28 são diagramas para descrever exemplos de combinação de valores de proporção de probabilidade de log (LLR) em um receptor, de acordo com as modalidades exemplares; A FIG. 29 é um diagrama que ilustra um exemplo de fornecer informações em um comprimento de sinalização L1 de acordo com uma modalidade exemplar; e A FIG. 30 é um fluxograma para descrever um método para a geração de uma paridade adicional, de acordo com uma modalidade exemplar.

Melhor Modo para Realizar a Invenção - Modo para a Invenção

[0019] Doravante, as modalidades exemplares do conceito inventivo serão descritas em mais detalhes com referência aos desenhos que acompanham.

[0020] A FIG. 1 é um diagrama de bloco para descrever uma configuração de um transmissor de acordo com uma modalidade exemplar.

[0021] Com referência à FIG. 1, um transmissor 100 inclui um codificador LDPC 110, um permutador de paridade 120, um perfurador 130 e um gerador de paridade adicional 140.

[0022] O codificador LDPC 110 pode codificar bits de entrada. Em outras palavras, o codificador LDPC 110 pode realizar a Verificação de paridade de baixa densidade (LDPC) que codifica nos bits de entrada para gerar bits de paridade, ou seja, bits de paridade LDPC.

[0023] Aqui, os bits de entrada são bits de paridade LDPC para a codificação LDPC, e podem incluir bits codificados exteriores e bits zero. Os bits codificados exteriores incluem bits de informação e bits de paridade (ou bits de verificação de paridade) gerados por codificação exterior de bits de informação.

[0024] Os bits de informação podem ser sinalização (alternativamente referidos como “bits de sinalização” ou “informação de informação”). Os bits de informação podem incluir informações requeridas para um receptor 200 (como ilustrado na FIG. 25 ou 26) para receber e processar dados de serviço (por exemplo, dados de transmissão) transmitidos a partir do transmissor 100.

[0025] A codificação externa é uma operação de codificação que é realizada antes da codificação interna em uma operação de codificação concatenada, e pode usar vários esquemas de codificação como codificação Bose, Chaudhuri, Hocquenghem (BCH) e/ou codificação de verificação de redundância cíclica (CRC). Neste caso, um código interno para codificação interna pode ser um código LDPC.

[0026] Para a codificação LDPC, um número predeterminado de bits de paridade LDPC dependendo de uma taxa de código e um comprimento de código são requeridos. Portanto, quando o número de bits codificados exteriores gerados pela codificação externa de bits de informação é menor do que o número requerido de bits de informação LDPC, um número apropriado de bits zero é preenchido para obter o número requerido de bits de paridade LDPC para a codificação LDPC. Portanto, os bits codificados exteriores e os bits zero preenchidos podem configurar os bits de paridade LDPC tanto quanto o número de bits requerido para a codificação LDPC.

[0027] Uma vez que os bits zero preenchidos são bits requeridos para obter o número de bits predeterminado para a codificação LDPC, os bits zero preenchidos são codificados em LDPC, e em seguida, não são transmitidos para o receptor 200. Como tal, um procedimento de preenchimento de bits zero, e, em seguida, não transmitir os bits zero preenchidos para o receptor 200 pode ser chamado de encurtamento. Neste caso, os bits zero preenchidos podem ser chamados de bits de encurtamento (ou bits encurtados).

[0028] Por exemplo, é assumido que o número de bits de informação é Ksig e o número de bits quando Mouter bits de paridade são adicionados aos bits de informação pela codificação externa, ou seja, o número de bits codificados exteriores incluindo os bits de informação e os bits de paridade é Nouter(=Ksig+Mouter).

[0029] Neste caso, quando o número Nouter de bits codificados exteriores é menos do que o número Kldpc de bits de informação LDPC, Kldpc-Nouter bits zero são preenchidos de modo que os bits codificados exteriores e os bits zero preenchidos podem configurar os bits de paridade LDPC juntos.

[0030] O exemplo anterior descreve que bits zero são preenchidos, que é apenas um exemplo.

[0031] Quando os bits de informação estão sinalização para dados ou dados de serviço, um comprimento dos bits de informação pode variar dependendo da quantidade dos dados. Portanto, quando o número de bits de informação é maior do que o número de bits de paridade LDPC requerido para a codificação LDPC, os bits de informação podem ser segmentos abaixo e um valor específico.

[0032] Portanto, quando o número de bits de informação ou o número de bits de informação segmentados é menor do que um número obtido pela subtração do número de bits de paridade (ou seja, Mouter) gerado pela codificação externa a partir do número de bits de informação LDPC, bits zero são preenchidos tanto quanto o número obtido pela subtração do número de bits codificados exteriores a partir do número de bits de paridade LDPC de modo que os bits de paridade LDPC podem ser formados dos bits codificados exteriores e os bits zero preenchidos.

[0033] No entanto, quando o número de bits de informação ou o número de bits de informação segmentados é igual ao número obtido pela subtração do número de bits de paridade gerado pela codificação externa a partir do número de bits de informação LDPC, os bits de paridade LDPC podem ser formados dos bits codificados exteriores sem bits zero preenchidos.

[0034] O exemplo a seguir descreve que os bits de informação são codificados externos, que é apenas um exemplo. No entanto, os bits de informação podem não ser codificados exteriores e configuram os bits de paridade LDPC junto com os bits zero preenchidos dependendo do número de bits de informação ou apenas os bits de informação podem configurar os bits de paridade LDPC sem separadamente preenchimento de bits zero.

[0035] Para conveniência da explicação, a codificação externa será descrita abaixo sob a suposição que é realizada pela codificação em BCH.

[0036] Em detalhes, os bits de entrada serão descritos sob uma suposição que eles incluem bits codificados em BCH e os bits zero, os bits codificados em BCH incluindo os bits de informação e os bits de verificação de paridade em BCH (ou bits de paridade em BCH) gerados pela codificação em BCH dos bits de informação.

[0037] Ou seja, é assumido que o número dos bits de informação é Ksig e o número de bits quando Mouter bits de verificação de paridade em BCH pela codificação BCH são adicionados aos bits de informação, ou seja, o número de bits codificados em BCH incluindo os bits de informação e os bits de verificação de paridade em BCH é Nouter(=Ksig+Mouter). Aqui, Mouter=168.

[0038] O exemplo anterior descreve que os bits zero, que serão encurtados, são preenchidos, que é apenas um exemplo. Ou seja, uma vez que bits zero são bits tendo um valor pré-definido pelo transmissor 100 e o receptor 200 e preenchidos apenas para formar bits de paridade LDPC junto com bits de informação incluindo informação para ser substantcialmente transmitido para o receptor 200, bits tendo outro valor (por exemplo, 1) pré-definido pelo transmissor 100 e o receptor 200 ao invés de bits zero podem ser preenchidos para encurtamento.

[0039] O codificador LDPC 110 pode sistematicamente codificar bits de paridade LDPC para gerar bits de paridade LDPC, e emitir uma palavra de código LDPC (ou bits codificados em LDPC) formada dos bits de paridade LDPC e os bits de paridade LDPC. Ou seja, o código LDPC é um código sistemático, e portanto, a palavra de código LDPC pode ser formada dos bits de paridade LDPC antes de serem codificados em LDPC e os bits de paridade LDPC gerados pela codificação LDPC.

[0040] Por exemplo, o codificador LDPC 110 pode codificar em LDPC Kidpc bits de paridade LDPC para gerar bits de paridade LDPC Nidpc_parity e emitir uma palavra de código LDPC formada de Ninner(=Kldpc+Nldpc_parity) bits.

[0041] Neste caso, o codificador LDPC 110 pode realizar a codificação LDPC nos bits de entrada (ou seja, bits de informação LDPC) em várias taxas de código para gerar uma palavra de código LDPC tendo um comprimento predeterminado.

[0042] Por exemplo, o codificador LDPC 110 pode realizar a codificação em LDPC em 3240 bits de entrada em uma taxa de código de 3/15 para gerar uma palavra de código LDPC formada de 16200 bits. Como outro exemplo, o codificador LDPC 110 pode realizar a codificação em LDPC em 6480 bits de entrada em uma taxa de código de 6/15 para gerar uma palavra de código LDPC formada de 16200 bits.

[0043] Um processo de realizar a codificação LDPC é um processo de geração de uma palavra de código LDPC para satisfazer H •• CT=0, e, assim, o codificador LDPC 110 pode usar uma matriz de verificação de paridade para realizar a codificação LDPC. Aqui, H representa a matriz de verificação de paridade e C representa a palavra de código LDPC.

[0044] Doravante, uma estrutura da matriz de verificação de paridade de acordo com as várias modalidades exemplares será descrita com referência aos desenhos anexos. Na matriz de verificação de paridade, elementes de uma porção além 1 são 0.

[0045] Por exemplo, a matriz de verificação de paridade de acordo com a modalidade exemplar pode ter uma estrutura como ilustrado na FIG. 2.

[0046] Com referência à FIG. 2, a matriz de verificação de paridade 20 pode ser formada de cinco submatrizes A, B, C, Z e D. Doravante, para descrever a estrutura da matriz de verificação de paridade 20, cada estrutura de matriz será descrita.

[0047] A submatriz A é formada de K colunas e g linhas, e a submatriz C é formada de K+g colunas e N-K-g linhas. Aqui, K (ou Kldpc) representa um comprimento de bits de paridade LDPC e N (ou Ninner) representa um comprimento de uma palavra de código LDPC.

[0048] Ainda, nas submatrizes A e C, índices de uma linha em que 1 é posicionado em uma 0a coluna de um i° grupo de coluna podem ser definidos com base na Tabela 1 quando o comprimento da palavra de código LDPC é 16200 e a taxa de código é 3/15. O número de colunas que pertence ao mesmo grupo de colunas pode ser 360. Tabela 1

[0049] Doravante, as posições (alternativamente referidas como “índices” ou “valores de índice”) de uma linha em que 1 é posicionado nas submatrizes A e C serão descritas em detalhes com referência a, por exemplo, Tabela 1.

[0050] Quando o comprimento de uma palavra de código LDPC é 16,200 e a taxa de código é 3/15, parâmetros de codificação M1, M2, Q1 e Q2 com base na matriz de verificação de paridade 200 são cada 1080, 11880, 3 e 33.

[0051] Aqui, Q1 representa um tamanho em que as colunas que pertencem a um mesmo grupo de colunas na submatriz A são cíclicos-trocados, e Q2 representa um tamanho em que colunas que pertencem a um mesmo grupo de colunas na submatriz C são cíclicas-trocadas.

[0052] Ainda, Q1=M1/L, Q2=M2/L, M1=g, M2=N-K-g e L representam um intervalo em que padrões de uma coluna são repetidos nas submatrizes A e C, respectivamente, ou seja, o número (por exemplo, 360) de colunas que pertencem ao mesmo grupo de colunas.

[0053] Os índices da linha em que 1 está posicionado nas submatrizes A e C, respectivamente, podem ser determinados com base em um valor M1.

[0054] Por exemplo, na Tabela 1 acima, uma vez que M1=1080, a posição de uma linha em que 1 está posicionado na 0a coluna de um i° grupo de coluna na submatriz A pode ser determinada com base nos valores menores do que 1080 entre os valores de índice da Tabela 1 acima, e a posição de uma linha em que 1 está posicionado em uma 0a coluna de um i° grupo de coluna na submatriz C pode ser determinada com base nos valores iguais a ou maiores do que 1080 entre os valores de índice da Tabela 1 acima.

[0055] Em detalhes, uma sequência correspondendo ao 0° grupo de colunas na Tabela 1 acima é “8 372 841 4522 5253 7430 8542 9822 10550 11896 11988”. Portanto, em uma 0a coluna de um 0° grupo de colunas na submatriz A, 1 pode ser posicionado em uma oitava linha, uma 372a linha, e uma 841a linha, respectivamente, e em uma 0a coluna de um 0° grupo de colunas na submatriz C, 1 pode ser posicionado em uma 4522a linha, uma 5253a linha, uma 7430a linha, uma 8542a linha, uma 9822a linha, uma 10550a linha, uma 11896a linha, e uma 11988 linha, respectivamente.

[0056] Na submatriz A, quando a posição de 1 é definida em uma 0a coluna de cada grupo de colunas, esta pode ser cíclica-trocada por Q1 para definir uma posição da uma linha em que 1 está posicionado em outras colunas de cada grupo de colunas, e na submatriz C, quando a posição de 1 pe definida em uma 0a coluna de cada grupo de colunas, esta pode ser cíclica-trocada por Q2 para definir uma posição de uma linha em que 1 está posicionado em outras colunas de cada grupo de colunas.

[0057] No exemplo acima, na 0a coluna do 0° grupo de colunas na submatriz A, 1 está posicionado em uma oitava linha, uma 372a linha, e uma 841a linha. Neste caso, uma vez que Q1=3, índices de uma linha em que 1 está posicionado em uma primeira coluna de 0° grupo de colunas pode ser 11(=8+3), 375(=372+3), e 844(=841+3) e índices de uma linha em que 1 está posicionado em uma segunda coluna do 0° grupo de colunas pode ser 14(=11+3), 378(=375+3), e 847(=844+3).

[0058] Em uma 0a coluna de um 0° grupo de colunas na submatriz C, 1 está posicionado em uma 4522a linha, uma 5253a linha, uma 7430a linha, uma 8542a linha, uma 9822a linha, uma 10550a linha, uma 11896a linha, e uma 11988a linha. Neste caso, uma vez que Q2=33, os índices da linha em que 1 está posicionado em uma primeira coluna do 0° grupo de colunas pode ser 4555(=4522+33), 5286(=5253+33), 7463(=7430+33), 8575(=8542+33), 9855(=9822+33) 10583(=10550+33), 11929(=11896+33), e 12021(=11988+33) e os índices da linha em que 1 está posicionado em uma segunda coluna do 0° grupo de colunas podem ser 4588(=4555+33), 5319(=5286+33), 7496(=7463+33), 8608(=8575+33), 9888(=9855+33), 10616(=10583+33), 11962(=11929+33), e 12054(=12021+33).

[0059] De acordo com o esquema, as posições de cada linha em que 1 está posicionado em todo o grupo de colunas nas submatrizes A e C podem ser definidas.

[0060] A submatriz B é uma matriz diagonal dual, a submatriz D é uma matriz de identidade, e a submatriz Z é uma matriz zero.

[0061] Como um resultado, a estrutura da matriz de verificação de paridade 20 como ilustrado na FIG. 2 pode ser definida pelas submatrizes A, B, C, D e Z tendo a estrutura acima.

[0062] Doravante, um método para realizar, pelo codificador LDPC 110, a codificação LDPC com base na matriz de verificação de paridade 20 como ilustrado na FIG. 2 será descrito.

[0063] Um código LDPC pode ser usado para codificar um bloco de informações S=(s0, s1, ..., sK-1). Neste caso, para gerar uma palavra de código LDPC Λ=(λ0, λ1, ..., λN-1) tendo um comprimento de N=K+MI+M2, blocos de paridade a partir do bloco de informações S pode ser sistematicamente codificado.

[0064] Como um resultado, a palavra de código LDPC pode ser

[0065] Aqui, Mi e M2 cada um representa um tamanho das SubmatrizeS de paridade que correSpondem à Submatriz diagonal dual B e a matriz de identidade Sub-D, reSpectivamente, em que Mi=g e M2=N-K-g.

[0066] Um proceSSo para calcular bitS de paridade pode Ser repreSentado como a Seguir. Doravante, para conveniência de explicação, um caSo em que a matriz de verificação de paridade 20 é definida como Tabela i acima Será deScrito como um exemplo.

[0067] Etapa 1) Ài é inicializado como Sendo Si (i=q, i, ..., K-i) e pj é inicializado para Ser q (j=q, i, ..., Mi+M2-i).

[0068] Etapa 2) Um primeiro bit de informação Àq é acumulado em um endereço de bit de paridade definido na primeira linha da f Tabela i acima.

[0069] Etapa 3) Para oS SeguinteS L-i bitS de informação λm(m=i, 2, ..., L-1), λm é acumulado no endereço de bit de paridade calculado com baSe na Seguinte Equação i.

[0070] Na Equação 1 acima, x representa um endereço de um acumulador de bit de paridade que corresponde à um primeiro bit de informação λ0.

[0071] Ainda, Q1=M1/L e Q2=M2/L. Neste caso, uma vez que o comprimento da palavra de código LDPC é 16200 e a taxa de código é 3 / 15, M1=1080, M2=11880, Q1=3, Q2=33, L=360.

[0072] Etapa 4) Uma vez que o endereço do bit de paridade como a segunda linha da Tabela 1 acima é dado a um L° bit de informação λL, semelhante ao esquema acima, o endereço do bit de paridade para os próximos L-1 bits de informação λm (m=L+1, L+2, ..., 2L-1) é calculado pelo esquema descrito na etapa acima 3. Neste caso, x representa o endereço de acumulador de bit de paridade que corresponde ao bit de informação λL e pode ser obtido com base ba segunda linha da Tabela 1 acima.

[0073] Etapa 5) Para L novos bits de informação de cada grupo, as novas linhas da Tabela 1 acima são definidas como o endereço do acumulador de bit de paridade, e, assim, o processo acima é repetido.

[0074] Etapa 6) Após o processo acima é reptido a partir do bit de palavra de código X0 para λK-1, um valor para a seguinte Equação 2 é sequencialmente calculado de i=1.

[0075] Etapa 7) Os bits de paridade λK par aque correspondem à submatriz diagonal dual B são calculados com base na seguinte Equação 3.

[0076] Etapa 8) O endereço do acumulador de bit de paridade para os L novos bits de palavra de código λK par de cada grupo é calculado com base na nova linha da Tabela 1 acima e Equação 1 acima.

[0077] Etapa 9) Após os bits de palavra de código λK a serem aplicados, os bits de paridade a correspondendo à submatriz D são calculados com base na seguinte Equação 4.

[0078] Como um resultado, os bits de paridade podem ser calculados pelo esquema acima. No entanto, isto é apenas um exemplo e, portanto, o esquema para calcular os bits de paridade com base na matriz de verificação de paridade como ilustrado na FIG. 2 pode ser definido de modo variado.

[0079] Como tal, o codificador LDPC 110 pode realizar a codificação LDPC com base na Tabela 1 acima para gerar a palavra de código LDPC.

[0080] Em detalhe, o codificador LDPC 110 pode realizar a codificação LDPC em 3240 bits de entrada, ou seja, os bits de paridade LDPC em uma taxa de código de 3 / 15 com base na Tabela 1 acima para gerar 12960 bits de paridade LDPC e emitir os bits de paridade LDPC e a palavra de código LDPC formada dos bits de paridade LDPC. Neste caso, a palavra de código LDPC pode ser formada de 16200 bits.

[0081] Como outro exemplo, a matriz de verificação de paridade de acordo com a modalidade exemplar pode ter uma estrutura como ilustrado na FIG. 3.

[0082] Com referência à FIG. 3, a matriz de verificação de paridade 30 é formada de uma submatriz de informação 31 que é uma submatriz que corresponde aos bits de informação (ou seja, bits de informação LDPC) e uma submatriz de paridade 32 que é uma submatriz que corresponde aos bits de paridade (ou seja, bits de paridade LDPC).

[0083] A submatriz de informação 31 inclui Kldpc colunas e a submatriz de paridade 32 inclui Nldpc_parity=Ninner-Kldpc colunas. O número de linhas da matriz de verificação de paridade 30 é igual ao número Nldpc_parity=Ninner-Kldpc de colunas de uma submatriz de paridade 32.

[0084] Ainda, na matriz de verificação de paridade 30, Ninner representa o comprimento da palavra de código LDPC, Kldpc representa o comprimento dos bits de informação, e Nldpc_parity=Ninner- Kldpc representa o comprimento dos bits de paridade.

[0085] Doravante, as estruturas da submatriz de informação 31 e a submatriz de paridade 32 serão descritas.

[0086] A submatriz de informação 31 é uma matriz incluindo as Kidpc colunas (ou seja, 0a coluna para (Kidpc-1)a coluna) e depende da seguinte regra.

[0087] Primeiro, as Kldpc colunas configurando a submatriz de informação 31 que pertencem ao mesmo grupo por M números e são dividicas em um total de Kldpc/M grupo de colunas. As colunas que pertencem ao mesmo grupo de colunas têm uma relação que são cíclicas-trocadas por Qldpc de cada outra. Ou seja, Qldpc pode ser considerado um valor de parâmetro de troca cíclica para as colunas do grupo de colunas na submatriz de informação configurando a matriz de verificação de paridade 30.

[0088] Aqui, M representa um intervalo (por exemplo, M=360) em que o padrão de colunas na submatriz de informação 31 é repetido e Qldpc é um tamanho em que cada coluna na submatriz de informação 31 é cíclica-trocada. M é um divisor comum de Ninner e Kldpc, e é determinado de modo que Qldpc=(Ninner-Kldpc)/M é estabelecido. Aqui, M e Qldpc são números inteiros e Kldpc/M também se torna um número inteiro. M e Qldpc podem ter vários valores dependendo do comprimento da palavra de código LDPC e a taxa de código.

[0089] Por exemplo, quando M=360, o comprimento Ninner da palavra de código LDPC é 16200, e a taxa de código é 6/15, Qldpc pode ser 27.

[0090] Em segundo lugar, se um (aqui, o grau é o número de valores 1s posicionados em uma coluna e os graus de todas as colunas que pertencem a um mesmo grupo de colunas são os mesmos) de uma 0a coluna de um i° (i=0, 1, ..., Kidpc/M-1) grupo de colunas é definido para ser Di e as posições (ou índice) de cada linha em que 1 está posicionado na 0a coluna do i° grupo de coluna é definido para ser, um índice de uma linha em que um k° 1 está posicionado na ja coluna no i° grupo de coluna é determinado com base na seguinte Equação 5.

[0091] Na Equação 5 acima, k=0, 1, 2, ..., Di-1; i=0, 1, ..., Kldpc/M-1; j=1, 2, ..., M-1.

[0092] A Equação 5 acima pode ser representada como a seguinte Equação 6.

[0093] Na Equação 6 acima, k=0, 1, 2, ..., Di-1; i=0, 1, ..., Kldpc/M-1; j=1, 2, ..., M-1. Na Equação 6 acima, uma vez que j=1, 2, ..., M-1, (j mod M) pode ser considerado como j.

[0094] Nestas equações, representa o índice de uma linha em que um k° 1 está posicionado em uma ja coluna em um i° grupo de coluna, Ninner representa o comprimento de uma palavra de código LDPC, Kldpc representa o comprimento de bits de informação, Di representa o grau de colunas que pertencem ao i° grupo de coluna, M representa o número de colunas que pertencem a um grupo de colunas, e Qldpc representa o tamanho em que cada coluna é cíclica- trocada.

[0095] Como um resultado, com referência às Equações acima, se um valor é conhecido, o índice da linha em que o k° 1 está posicionado na ja coluna no i° grupo de coluna pode ser conhecido. Portanto, quando o valor de índice da linha em que o k° 1 está posicionado em uma 0a coluna de cada grupo de colunas é armazenado, as posições da coluna e a linha em que 1 está posicionado na matriz de verificação de paridade 30 (ou seja, submatriz de informação 31 da matriz de verificação de paridade 30) tendo a estrutura da FIG. 3 pode ser verificada.

[0096] De acordo com as regras acima, todos os graus de colunas que pertencem ao i° grupo de coluna são Di. Portanto, de acordo com as regras acima, um código LDPC em que as informações na matriz de verificação de paridade são armazenadas pode ser brevemente representado como a seguir.

[0097] Por exemplo, quando Ninner é 30, Kldpc é 15, e Qldpc é 3, informação de posição da linha em que 1 está posicionado na 0a coluna de três grupos de colunas pode ser representada pelas sequências como a Equação 7 a seguir, que pode ser chamada de 'sequência de posição peso-1’.

[0098] Na Equação 7 acima, representa os índices da linha em que o k° 1 está posicionado na ja coluna do i° grupo de coluna.

[0099] As sequências da posição peso-1 como acima Equação 7 representando o índice da linha em que 1 está posicionado na 0a coluna de cada grupo de colunas pode ser brevemente representado como a Tabela 2 a seguir. Tabela 2

[00100] A Tabela 2 acima representa posições de elementos tendo um valor 1 na matriz de verificação de paridade e a i° sequência de posição peso-1 é representada pelos índices da linha em que 1 está posicionado na 0a coluna que pertencem ao i° grupo de coluna.

[00101] A submatriz de informação 31 da matriz de verificação de paridade de acordo com a modalidade exemplar descrita acima pode ser definida com base na seguinte Tabela 3.

[00102] Aqui, a Tabela 3 a seguir representa os índices da linha em que 1 está posicionado em uma 0a coluna de um i° grupo de coluna na submatriz de informação 31. Ou seja, a submatriz de informação 31 é formada de uma pluralidade de grupo de colunas cad uma incluindo M colunas e as posições de 1s na 0a coluna de cada uma da pluralidade de grupo de colunas pode ser definida como a Tabela 3 a seguir.

[00103] Por exemplo, quando o comprimento Ninner da palavra de código LDPC é 16200, a taxa de código é 6/15, e o M é 360, os índices da linha em que 1 está posicionado na 0a coluna do i° grupo de coluna em uma submatriz de informação 31 são como a seguir na 3. Tabela 3

[00104] De acordo com outra modalidade exemplar, a matriz de verificação de paridade em que uma ordem de índices em cada sequência correspondendo a cada grupo de colunas na Tabela 3 acima é alterada é considerada como a mesma matriz de verificação de paridade para um código LDPC como a matriz de verificação de paridade acima descrita é outro exemplo do conceito inventivo.

[00105] De acordo com ainda outra modalidade exemplar, a matriz de verificação de paridade em que uma ordem de arranjo das ssequências do grupo de colunas na Tabela acima 3 é alterada é ainda considerada como a mesma matriz de verificação de paridade como a matriz de verificação de paridade acima descrita em que estas têm as mesmas características algébricas como as características de ciclo e distribuições de grau em um gráfico de código.

[00106] De acordo com ainda outra modalidade exemplar, a matriz de verificação de paridade em que um múltiplo de Qldpc é adicionado a todos os índices de uma sequência correspondendo ao grupo de colunas na Tabela 3 acima é ainda considerada como uma mesma matriz de verificação de paridade como a matriz de verificação de paridade acima descrita de modo que tenham as mesmas características de ciclo e distribuições de grau do código. Aqui, deve ser observado que quando um valor obtido pela adição do múltiplo de Qldpc a uma determinada sequência é igual a ou mais do que Ninner-Kldpc, o valor precisa ser mudado para um valor obtido pela realização de uma operação de módulo no Ninner-Kldpc e, em seguida aplicado.

[00107] Se uma posição da linha em que 1 está posicionado na 0a coluna do i° grupo de coluna em uma submatriz de informação 31 como mostrado na Tabela 3 acima é definida, esta pode ser cíclica-trocada por Qldpc, e, assim, a posição da linha em que 1 está posicionado em outras colunas de cada grupo de colunas pode ser definida.

[00108] Por exemplo, como mostrado na Tabela 3 acima, uma vez que a sequência que corresponde à 0a coluna do 0° grupo de colunas da submatriz de informação 31 é “27 430 519 828 1897 1943 2513 2600 2640 3310 3415 4266 5044 5100 5328 5483 5928 6204 6392 6416 6602 7019 7415 7623 8112 8485 8724 8994 9445 9667”, na 0a coluna do 0° grupo de colunas em uma submatriz de informação 31, 1 está posicionado em uma 27a linha, uma 430a linha, uma 519a linha,

[00109] Neste caso, uma vez que Qldpc=(Ninner- Kldpc)/M=(16200- 6480)/360=27, os índices da linha em que 1 está posicionado na primeira coluna do 0° grupo de colunas podem ser 54(=27+27), 457(=430+27), 546(=519+27), ..., 81(=54+27), 484(=457+27), 573(=546+27),

[00110] Pelo esquema acima, os índices da linha em que 1 está posicionado em todas as linhas de cada grupo de colunas podem ser definidos.

[00111] Doravante, o método para a realização da codificação LDPC com base na matriz de verificação de paridade 30 como ilustrado na FIG. 3 será descrito.

[00112] Em primeiro lugar, bits de informação a serem codificados são estabelecidos como sendo e bits de códigos emitidos a partir da codificação LDPC são estabelecidos como sendo

[00113] Ainda, uma vez que o código LDPC é sistemático, para k (0 < k<Kidpc-1), ck é estabelecido como sendo ik. Os bits de código restantes são estabelecidos como sendo

[00114] Doravante, um método para calcular os bits de paridade pk será descrito.

[00115] Doravante, q(i,j,0) representa uma ja entrada de uma ia linha em uma lista de índice como a Tabela 3 acima, e q(i,j,l) é estabelecida como sendo q(i,j,l)=q(i, j, 0)+Qldpcxl (mod Ninner-Kldpc) para 0 < i < 360. Todos os acúmulos podem ser realizados pelas adições em um campo de Galois (GF) (2). Ainda, na Tabela 3 acima, uma vez que o comprimento da palavra de código LDPC é 16200 e a taxa de código é 6/15, o Qldpc é 27.

[00116] Quando o q(i,j,0) e o q(i,j,l) são definidos como acima, um processo de calcular o bit de paridade é como a seguir.

[00117] Etapa 1) Os bits de paridade são inicializados para '0'. Ou seja, pk=0 para 0 < k < Ninner-Kidpc.

[00118] Etapa 2) Para todos os valores k de 0 < k < Kidpc, i e l são definidos para serem e l:=k (mod 360) . Aqui, é um número inteiro máximo que não é maior do que x.

[00119] Em seguida, para todo i, ik é acumulado em pq(i,j,l). Ou seja, pq(i,0,l)=pq(i,0,l)+ik,pq(i,1,l )=pq(i,1,l)+ik,pq(i,2,l)=pq(i,2,l)+ik, ..., pq(i,w(i)-1,l)=pq(i,w(i)-1,l)+ik são calculados.

[00120] Aqui, w(i) representa o número de valores (elementos) de uma ia linha na lista de índice como a Tabela 3 acima e representa o número de 1s em uma coluna que corresponde a ik na matriz de verificação de paridade. Ainda, na Tabela 3 acima, q(i, j, 0) que é uma ja entrada de uma ia linha é um índice de um bit de paridade e representa a posição da linha em que 1 está posicionado em uma coluna que corresponde a ik na matriz de verificação de paridade.

[00121] Em detalhe, na Tabela 3 acima, q(i,j,0) que é a ja entrada da ia linha representa a posição da linha em que 1 está posicionado na primeira (ou seja, 0a) coluna do i° grupo de coluna na matriz de verificação de paridade do código LDPC.

[00122] O q(i, j, 0) pode ainda ser considerado como o índice do bit de paridade a ser gerado por codificação LDPC de acordo com um método para permitir um aparelho real para implementar um esquema para acumular ik em pq(i, j, l) para todos os i, e pode ser ainda considerado como um índice em outra forma quando outro método de codificação é implementado. No entanto, isto é apenas um exemplo e, portanto, é aparente obter um resultado equivalente para um resultado de codificação LDPC que pode ser obtido a partir da matriz de verificação de paridade do código LDPC que pode basicamente ser gerado com base nos valores q(i,j,0) da Tabela 3 acima independente de o esquema de codificação ser aplicado.

[00123] Etapa 3) Um bit de paridade pk é calculado pelo cálculo pk=pk+pk-1 para todos os k que satisfazem 0 < k <Ninner-Kldpc.

[00124] Por conseguinte, todos os bits de código podem ser obtidos.

[00125] Como um resultado, os bits de paridade podem ser calculados pelo esquema acima. No entanto, isto é apenas um exemplo e, portanto, o esquema para calcular os bits de paridade com base na matriz de verificação de paridade como ilustrado na FIG. 3 pode ser definido de modo variado.

[00126] Como tal, o codificador LDPC 110 pode realizar a codificação em LDPC com base na Tabela 3 acima para gerar uma palavra de código LDPC.

[00127] Em detalhe, o codificador LDPC 110 pode realizar a codificação LDPC em 6480 bits de entrada, ou seja, os bits de paridade LDPC em uma taxa de código de 6 / 15 com base na Tabela 3 acima para gerar 9720 bits de paridade LDPC e emitir os bits de paridade LDPC e a palavra de código LDPC formada dos bits de paridade LDPC. Neste caso, a palavra de código LDPC pode ser formada de 16200 bits.

[00128] Como descrito acima, o codificador LDPC 110 pode codificar os bits de entrada em várias taxas de código para gerar a palavra de código LDPC e emitir a palavra de código LDPC gerada para o permutador de paridade 120.

[00129] O permutador de paridade 120 intercala os bits de paridade LDPC, e realiza a intercalação em grupo em uma pluralidade de grupos de bit configurando os bits intercalados de paridade LDPC para realizar a permutação de paridade. No entanto, o permutador de paridade 120 pode não intercalar os bits de paridade LDPC, mas pode realizar a intercalação em grupo nos bits de paridade LDPC para realizar a permutação de paridade.

[00130] O permutador de paridade 120 pode emitir a palavra de código LDPC permutada por paridade ao perfurador 130.

[00131] O permutador de paridade 120 pode ainda emitir a palavra de código LDPC permutada por paridade para um gerador de paridade adicional 140. Neste caso, o gerador de paridade adicional 140 pode usar a palavra de código LDPC permutada por paridade para gerar bits de paridade adicionais.

[00132] Para esta finalidade, o permutador de paridade 120 pode incluir um intercalador de paridade (não ilustrado) para intercalar os bits de paridade LDPC e um intercalador de paridade em grupo (não ilustrado) para intercalação em grupo dos bits de paridade LDPC ou os bits de paridade LDPC intercalados.

[00133] Em primeiro lugar, o intercalador de paridade pode intercalar os bits de paridade LDPC. Ou seja, o intercalador de paridade pode intercalar apenas os bits de paridade LDPC entre os bits de paridade LDPC e os bits de paridade LDPC configurando a palavra de código LDPC.

[00134] Em detalhe, o intercalador de paridade pode intercalary os bits de paridade LDPC com base na seguinte Equação 8.

[00135] (bits de informação não são intercalados) para

[00136] Em detalhe, dependendo da Equação 8 acima, a palavra de código LDPC é intercalada por paridade pelo intercalador de paridade e uma emissão do intervalador de paridade pode ser representada por

[00137] Pelo intercalador de paridade, a palavra de código LDPC é configurada de tal modo que um número específico de bits continuado na palavra de código LDPC tem as características de decodificação (por exemplo, distribuição de ciclo, grau de coluna, etc.). Por exemplo, a palavra de código LDPC pode ter características de decodificação semelhante por cada M bits continuados. Aqui, M pode ser 36o.

[00138] O produto dos bits da palavra de código LDPC pode ser matriz de verificação de paridade necessária para ser ‘0’. Isto significa que uma soma dos produtos dos i° bits LDPC de palavra de código ci (i=0, 1, ..., Ninner—1) pelas ia colunas da matriz de verificação de paridade precisam ser um vetor ‘0’. Portanto, os i° bits LDPC de palavra de código podem ser considerados como correspondendo à ia coluna da matriz de verificação de paridade.

[00139] Como um resultado, a estrutura da matriz de verificação de paridade 30 como ilustrado na FIG. 3, elementos incluídos em cada M coluna da a submatriz de informação 31 pertence a um mesmo grupo e têm as mesmas características em uma unidade de grupo de colunas (por exemplo, colunas de um mesmo grupo de colunas têm o mesmo grau de distribuição e as mesmas características de ciclo).

[00140] M bits continuados nos bits de paridade LDPC correspondem a um mesmo grupo de colunas em uma submatriz de informação 31, e, como um resultado, os bits de paridade LDPC podem ser formados dos M bits continuados tendo as mesmas características de palavra chave. Entretanto, se os bits de paridade da palavra de código LDPC são intercalados com base na Equação 8 acima, M bits continuados dos bits de paridade intercalados podem ter as mesmas características de palavra de código.

[00141] Como um resultado, pela intercalação de paridade, a palavra de código LDPC é configurada de tal modo que um número específico de bits continuados tem as características de decodificação semelhantes.

[00142] No entanto, quando a codificação LDPC é realizada com base na matriz de verificação de paridade 20 como ilustrado na FIG. 2, intercalação de paridade é realizada como uma parte da codificação LDPC. Portanto, uma palavra de código LDPC gerada com base na matriz de verificação de paridade 20 como ilustrado na FIG. 2 não é separadamente intercalada por paridade. Ou seja, o intercalador de paridade para a intercalação de paridade não é usado.

[00143] Por exemplo, em um modo 2 de detalhe L1 2 na Tabela 5 a ser descrito posteriormente, os bits de paridade LDPC são codificados com base na matriz de verificação de paridade 20 como ilustrado na FIG. 2, e, assim, intercalação de paridade separada não é realizada. Aqui, mesmo quando a intercalação de paridade não é realizada, os bits LDPC da palavra de código podem ser formados de M bits continuados tendo as mesmas características.

[00144] Neste caso, uma saída do intercalador de paridade pode ser representada com base na seguinte Equação 9.

[00145] Como tal, a palavra de código LDPC pode simplesmente passar através do intercalador de paridade sem intercalação de paridade. No entanto, isto é apenas um exemplo, e em alguns casos, a palavra de código LDPC não passa pelo intercalador de paridade, e em vez disso, pode ser diretamente fornecida para o intercalador em grupo a ser descrito abaixo.

[00146] O intervalador em grupo pode realizar a intercalação em grupo na saída do intercalador de paridade.

[00147] Aqui, como descrito acima, a saída do intercalador de paridade pode ser a palavra de código LDPC intercalada por paridade pelo intercalador de paridade ou pode ser a palavra de código LDPC que não é intercalada por paridade pelo intercalador de paridade.

[00148] Portanto, quando a intercalação de paridade é realizada, o intercalador em grupo pode realizar a intercalação em grupo na palavra de código LDPC intercalada por paridade, e quando a intercalação de paridade não é realizada, o intercalador em grupo pode realizar a intercalação em grupo na palavra de código LDPC.

[00149] Em detalhes, o intercalador em grupo pode intercalar a saída do intercalador de paridade em uma unidade de grupo de bit (ou em uma unidade de grupo de bit).

[00150] Para esta finalidade, o intercalador em grupo pode dividir a palavra de código LDPC emitida a partir do intercalador de paridade na pluralidade de grupos de bit. Como um resultado, os bits de paridade LDPC configurando a palavra de código LDPC podem ser divididos em uma pluralidade de grupos de bit.

[00151] Em detalhes, o intercalador em grupo pode dividir a palavra de código LDPC emitida a partir do intercalador de paridade com base na seguinte Equação 10 em Ngroup(=Ninner/360) grupos de bit.

[00152] Na Equação 10 acima, Xj representa o j° grupo de bit.

[00153] A FIG. 4 ilustra um exemplo em que a palavra de código LDPC emitida a partir do intercalador de paridade é dividida em uma pluralidade de grupos de bit, de acordo com uma modalidade exemplar.

[00154] Com referência à FIG. 4, a palavra de código LDPC é dividida em Ngroup(=Ninner/360) grupos de bit e cada grupo de bit Xj para 0 < j<Ngroup é formado de 3 60 bits.

[00155] Como um resultado, os bits de paridade LDPC formados de Kldpc bits podem ser divididos em Kldpc/360 grupos de bit e os bits de paridade LDPC formados de Ninner-Kldpc bits podem ser divididos em Ninner-Kldpc/360 grupos de bit.

[00156] Além disso, o intercalador em grupo realiza a intercalação em grupo em uma palavra de código LDPC emitida a partir do intercalador de paridade.

[00157] Neste caso, o intercalador em grupo não realiza a intercalação nos bits de informação LDPC, e pode realizar a intercalação apenas nos bits de paridade LDPC entre os bits de paridade LDPC e os bits de paridade LDPC para alterar a ordem da pluralidade de grupos de bit configurando os bits de paridade LDPC.

[00158] Em detalhes, o intercalador em grupo pode realizar a intercalação em grupo em uma palavra de código LDPC com base na seguinte Equação 11. Em detalhes, o intercalador em grupo pode realizar a intercalação em grupo na pluralidade de grupos de bit configurando os bits de paridade LDPC com base na seguinte Equação 11.

[00159] Na Equação 11 acima, Yj representa j° grupo de bit intercalado em grupo, e Xj representa um j° grupo de bit antes da intercalação em grupo (ou seja, Xj representa o j° grupo de bit entre a pluralidade de grupos de bit configurando a palavra de código LDPC, e Yj representa o j° grupo de bit intercalado em em grupo). Além disso, πp(j) representa uma ordem de permutação para a intercalação em grupo.

[00160] Além disso, Kldpc é o número de bits de entrada, ou seja, o número de bits de informação LDPC, e Ngroup é o número de grupos configurando a palavra de código LDPC formada dos bits de entrada e os bits de paridade LDPC.

[00161] A ordem de permutação pode ser definida com base em um padrão de intercalação em grupo como mostrado na seguinte Tabela 4. Ou seja, o intercalador em grupo determina πp(j) com base no padrão de intercalação em grupo como modestrado na seguinte Tabela 4, e como um resultado uma ordem da pluralidade de grupos de bit configurando os bits de paridade LDPC pode ser alterada.

[00162] Por exemplo, o padrão de intercalação em grupo pode ser como mostrado na seguinte Tabela 4. Tabela 4

[00163] A Tabela 4 acima representa um padrão de intercalação em grupo para um caso em que o codificador LDPC 110 realiza a codificação LDPC em 6480 bits de entrada em uma taxa de código de 6/15 para gerar 9720 bits de paridade LDPC e uma palavra de código LDPC gerada pelo LDPC codificado é modulado por modulação de amplitude de 64 de quadratura (64-QAM) e, em seguida é transmitido para o receptor 200.

[00164] Neste caso, uma vez que alguns dos bits de paridade LDPC em uma palavra de código LDPC devem ser perfurados a serem descritos abaixo, a palavra de código LDPC em que alguns dos bits de paridade LDPC são perfurados pode ser mapeada para os símbolos de constelação por um 64-QAM a serem transmitidos para o receptor 200.

[00165] Ou seja, quando 6480 bits de paridade LDPC são codificados em uma taxa de código de 6/15, 9720 bits de paridade LDPC são gerados, e como um resultado a palavra de código LDPC pode ser formada de 16200 bits.

[00166] Cada grupo de bit é formado de 360 bits, e a palavra de código LDPC formada de 16200 bits é dividida em 45 grupos de bit.

[00167] Aqui, uma vez que os bits de paridade LDPC são 6480 e os bits de paridade LDPC são 9720, um 0° grupo de bit a um 17° grupo de bit corresponde aos bits de paridade LDPC e um 18° grupo de bit a um 44° grupo de bit correspondem aos bits de paridade LDPC.

[00168] Neste caso, o intercalador de paridade realiza a intercalação de paridade, e o intercalador em grupo não realiza a intercalação em grupos de bit configurando os bits de informação LDPC, ou seja, o 0° grupo de bit ao 17° grupo de bit, mas pode intercalar os grupos de bit configurando os bits de paridade LDPC intercalados, ou seja, o 18° grupo de bit ao 44° grupo de bit em uma unidade de grupo para alterar uma ordem do 18° grupo de bit ao 44° grupo de bit com base na Equação 11 e Tabela 4 acimas.

[00169] Em detalhes, na Tabela 4 acima, a Equação 11 acima pode ser representada como Y0=X0, Y1=X1,..., Y16=X16, Y17=X17, Y34=Xπp(34)=X25, Y35=Xπp(35)=X42, Y36=Xπp(36)=X34,..., Y42=Xπp(42)=X28, Y43=Xπp(43)=X36, Y44=Xπp(44)=X41.

[00170] Portanto, o intercalador em grupo não atera uma ordem do 0° grupo de bit ao 17° grupo de bit incluindo os bits de paridade LDPC, mas pode mudar uma ordem do 18° grupo de bit ao 44° grupo de bit incluindo os bits de paridade LDPC.

[00171] Neste caso, o intercalador em grupo pode mudar uma ordem de 27 grupos de bit de tal modo que grupos de bit específicos entre os 27 grupos de bit configurando os bits de paridade LDPC estão posicionados em posições específicas e os grupos restantes bit são posicionados de modalidade aleatório nas posições restantes após os grupos de bit específicos são posicionados. Ou seja, o intercalador em grupo pode posicionar os grupos de bit específicos nas 34a a 44a posições e pode posicionar, de modo aleatório, os grupos de bit restantes nas 18a a 33a posições.

[00172] Em detalhes, o intercalador em grupo posiciona um 25° grupo de bit em uma 34a posição, um 42° grupo de bit em uma 35a posição, um 34° grupo de bit em uma 3 6a posição, ..., um 28° grupo de bit em uma 42a posição, um 36° grupo de bit em uma 43a posição, e um 41° grupo de bit em uma 44a posição.

[00173] Além disso, o intercalador em grupo posiciona, de modo aleatórios, os demais grupos de bit, ou seja, os grupos de bit, que são posicionados nas 19a, 20a, 21a, ..., 40a, 43a, e 44a posições antes da intercalação em grupo, nas posições restantes. Ou seja, os grupos de bit restantes são posicionados, de modo aleatório, nas posições restantes depois de os grupos de bit serem, cada um, posicionados nas 25a, 42 a, _, 36 a e 41a posições antes da intercalação em grupo ser posicionada pela intercalação em grupo. Aqui, as posições restantes pode ser as 18a a 33a posições.

[00174] Como tal, o permutador de paridade 120 pode intercalar os bits de paridade e realiza a intercalação em grupo na pluralidade de grupos de bit configurando os bits de paridade intercalados para realizar a permutação de paridade.

[00175] Ou seja, o permutador de paridade 120 pode realizar a intercalação em grupo na pluralidade de grupos de bit configurando os bits de paridade LDPC intercalados com base na Equação 11 e Tabela 4 acimas.

[00176] Em detalhes, quando o codificador LDPC 110 realiza a codificação LDPC em 6480 bits de paridade LDPC em uma taxa de código de 6/15 para gerar 9720 bits de paridade LDPC, o permutador de paridade 120 divide os bits de paridade LDPC intercalados em uma pluralidade de grupos de bit e pode realizar a intercalação em grupo com base na Equação 11 e Tabela 4 acimas para alterar a ordem da pluralidade de grupos de bit.

[00177] Enquanto isso, os bits de palavra de código LDPC permutados por paridade podem ser perfurados tal como descrito abaixo, e modulados pelo 64-QAM para a transmissão para o receptor 200.

[00178] Com referência à Tabela 4 acima, pode ser apreciado que os grupos de bit específicos entre os grupos de bit posicionados nas 18a a 44a posições antes da intercalação em grupo são posicionados nas 34a a 44a posições depois da intercalação em grupo e os grupos de bit restantes são posicionados, de modo aleatório, nas 18a a 33a posições.

[00179] Neste caso, um padrão que define o grupo de bit posicionado nas 34a a 44a posições depois da intercalação em grupo pode ser referido como um segundo padrão da intercalação em grupo, e o outro padrão pode ser referido como um primeiro padrão.

[00180] Aqui, o primeiro padrão é um padrão usado para determinar bits de paridade a serem transmitidos em um quadro atual após a perfuração, e o segundo padrão é um padrão usado para determinar bits de paridade adicionais transmitidos em um quadro anterior.

[00181] Como tal, o padrão de intercalação em grupo pode incluir o primeiro padrão e o segundo padrão, e o permutador de paridade 120 intercala os bits de paridade e pode realizar a intercalação em grupo na pluralidade de grupos de bit configurando os bits de paridade intercalados com base no padrão de intercalação em grupo incluindo o primeiro padrão e o segundo padrão para realizar a permutação de paridade.

[00182] Os bits de paridade adicionais a serem descritos abaixo são determinados de acordo com o primeiro padrão e o segundo padrão, e as descrições detalhadas dos mesmos serão fornecidas abaixo.

[00183] O perfurador 130 perfura alguns dos bits de paridade LDPC permutados por paridade. Além disso, o perfurador 130 pode fornecer informações (por exemplo, o número e as posições de bits perfurados, etc.) nos bits de paridade LDPC perfurados para o gerador de paridade adicional 140. Neste caso, o gerador de paridade adicional 140 pode gerar os bits de paridade adicionais com base nestes.

[00184] Aqui, a perfuração significa que alguns dos bits de paridade LDPC não são transmitidos para o receptor 200. Neste caso, o perfurador 130 pode remover os bits de paridade LDPC perfurados ou emitir apenas os demais bits além dos bits de paridade LDPC perfurados na palavra de código LDPC.

[00185] Para esta finalidade, o perfurador 130 pode calcular o número de bits de paridade LDPC a serem perfurados.

[00186] Em detalhes, o perfurador 130 pode calcular o número de bits de paridade LDPC a serem perfurados com base em Npunc_temp que é calculado com base na seguinte Equação 12.

[00187] Na Equação 12 acima, Npunc_temp representa um número temporário de bits de paridade LDPC a serem perfurados, e Kldpc representa o número de bits de informação LDPC. Nouter representa o número de bits codificados no exterior. Aqui, quando a codificação externa é realizada pela codificação BCH, Nouter representa o número de bits codificados em BCH.

[00188] A representa uma constante pr—definida. De acordo com uma modalidade exemplar, um valor A constante é definido em uma proporção do número de bits a serem perfurados para o número de bits a serem encurtados, mas podem ser variadamente definidos dependendo dos requisitos de um sistema. B é um valor que representa um comprimento de bits a serem perfurados mesmo quando o comprimento de encurtamento é 0 e representa um comprimento mínimo que os bits de paridade LDPC perfurados podem ter. Aqui, A=3/4 e B=4284.

[00189] Enquanto isso, os valores de A e B servem para ajustar a taxa de código em que os bits de informação são realmente transmitidos. Ou seja, para preparar para um caso em que o comprimento dos bits de informação é curto ou um caso em que o comprimento dos bits de informação é longo, os valores de A e B servem para ajustar a taxa de código realmente transmitida para ser reduzida.

[00190] Além disso, o perfurador 130 calcula NFEC com base na seguinte Equação 13.

[00191] Na Equação 13 acima, representa um número inteiro mínimo que é igual a ou maior do que x.

[00192] Além disso, NFEC_temp=Nouter+Nldpc_parity-Npunc_temp, e nMOD é Uma ordem de modulação. Por exemplo, quando uma palavra de código LDPC é modulada por chaveamento de mudança de fase de quadratura (QPSK), 16-QAM, 64-QAM ou 256-QAM, nMOD pode ser 2, 4, 6 ou 8, respectivamente.

[00193] Além disso, NFEC é o número de bits configurando uma palavra de código LDPC perfurada e encurtada (ou seja, bits de palavra de código LDPC para permanecerem depois da perfuração e do encurtamento).

[00194] Em seguida, o perfurador 130 calcula Npunc com base na seguinte Equação 14.

[00195] Na Equação 14 acima, Npunc representa o número de bits de paridade LDPC a serem perfurados.

[00196] Com referência ao processo acima, o perfurador 130 calcula o número temporário Npunc_temp de bits de paridade LDPC a serem perfurados, através da adição do inteiro constante B a um número inteiro obtido de um resultado do produto do número de bits zero preenchidos, ou seja, encurtar o comprimento (=Kldpc- Nouter) pelo valor A constante pré-definido. O valor A constante é definido como uma proporção do número de bits perfurados a ao número de bits encurtados de acordo com uma modalidade exemplar, mas pode ser variadamente definido dependendo dos requisitos de um sistema.

[00197] Além disso, o perfurador 130 calcula um número temporário NFEC_temp de bits de palavra de código LDPC para constituir a palavra de código LDPC depois da perfuração e do encurtamento com base em Npunc_temp.

[00198] Em detalhes, os bits de paridade LDPC são codificados em LDPC e os bits de paridade LDPC gerados pelo LDPC que codificam são adicionados aos bits de paridade LDPC para configurar a palavra de código LDPC. Aqui, os bits de paridade LDPC incluem os bits codificados em BCH em que os bits de informação são codificados em BCH e, em alguns casos, podem, além disso, incluir bits zero preenchidos aos bits de informação.

[00199] Neste caso, uma vez que os bits zero preenchidos são codificados em LDPC, mas não são transmitidos para o receptor 200, a palavra de código LDPC encurtada, ou seja, a palavra de código LDPC (ou seja, palavra de código LDPC encurtada) sem os bits zero preenchidos pode ser formada dos bits codificados em BCH e os bits de paridade LDPC. Quando os bits zero não são preenchidos, a palavra de código LDPC pode ainda ser formada dos bits codificados em BCH e os bits de paridade LDPC.

[00200] Portanto, o perfurador 130 subtrai o número temporário de bits de paridade LDPC perfurados a partir do valor somado do número de bits codificados em BCH e o número de bits de paridade LDPC para calcular NFEC_temp.

[00201] Os bits de palavra de código LDPC perfurados e encurtados são modulados pelo 64-QAM a serem mapeados para os símbolos de constelação e os símbolos de constelação podem ser transmitidos para o receptor 200 atraves de um quadro.

[00202] Portanto, o perfurador 130 determina o número NFEC de bits de palavra de código LDPC para constituir a palavra de código LDPC após a perfuração e o encurtamento com base em NFEC_temp, NFEC sendo um número inteiro múltiplo da ordem de modulação, e determina o número Npunc de bits que precisa ser perfurado nos bits LDPC de palavra de código encurtados para formar NFEC. Enquanto isso, quando bits zero não são preenchidos, a palavra de código LDPC pode ser formada de bits codificados em BCH e bits de paridade LDPC e o encurtamento pode ser omitido.

[00203] O perfurador 130 pode perfurar bits tanto quanto o número calculado nos bits de paridade LDPC.

[00204] Em detalhes, o perfurador 130 pode perfurar um número específico de bits em uma porção posterior dos bits de paridade LDPC permutados por paridade. Ou seja, o perfurador 130 pode perfurar Npunc bits de um úlitmo bit de paridade LDPC entre os bits de paridade LDPC permutados por paridade.

[00205] Como tal, uma vez que o perfurador 130 realiza a perfuração a partir do último bit de paridade LDPC, um grupo de bit do qual a posição é alterada para a porção traseira nos bits de paridade LDPC pela permutação de paridade pode começar a ser perfurado. Ou seja, o primeiro grupo de bit perfurado pode ser um grupo de bit intercalado para uma última posição pela permutação de paridade.

[00206] O gerador de paridade adicional 140 pode gerar bits de paridade adicionais a serem transmitidos em um quadro anterior. Os bits de paridade adicionais podem ser selecionados a partir dos bits de paridade LDPC gerados com base nos bits de informação a serem transmitidos em um quadro atual para o receptor 200.

[00207] O gerador de paridade adicional 140 seleciona pelo menos alguns dos bits de paridade LDPC perfurados para gerar os bits de paridade adicionais a serem transmitidos no quadro anterior. O gerador de paridade adicional 140 pode selecionar todos os bits de paridade LDPC perfurados e selecionar pelo menos alguns dos bits de paridade LDPC permutados por paridade para gerar os bits de paridade adicionais a serem transmitidos no quadro anterior.

[00208] Em detalhes, bits de entrada incluindo bits de informação são codificados em LDPC, e bits de paridade LDPC gerados pela codificação de LDPC são adicionados aos bits de entrada para configurar uma palavra de código LDPC.

[00209] Além disso, a perfuração e o encurtamento são realizados em uma palavra de código LDPC, e a palavra de código LDPC perfurada e encurtada pode ser mapeada para ser um quadro a ser transmitida para o receptor 200.

[00210] Neste caso, os bits de informação que correspondem a cada quadro podem ser transmitidos para o receptor 200 através de cada quadro, junto com os bits de paridade LDPC. Por exemplo, uma palavra de código LDPC perfurada e encurtada incluindo bits de informação que corresponde a um (i-1)° quadro pode ser mapeada para o (i-1)° quadro a ser transmitido para o receptor 200, e uma palavra de código LDPC perfurada e encurtada incluindo bits de informação que correspondem a um i° quadro pode ser mapeada ao i° quadro a ser transmitido para o receptor 200.

[00211] O gerador de paridade adicional 140 pode selecionar pelo menos alguns dos bits de paridade LDPC gerados com base nos bits de informação transmitidos ao i° quadro para gerar bits de paridade adicionais.

[00212] Em detalhes, alguns dos bits de paridade LDPC gerados ao realizar a codificação LDPC nos bits de informação são perfurados e, em seguida não são transmitidos para o receptor 200. Neste caso, o gerador de paridade adicional 140 pode selecionar pelo menos alguns dos bits de paridade LDPC perfurados entre os bits de paridade LDPC gerados pela realização da codificação LDPC nos bits de informação transmitidos no i° quadro, assim, gerando os bits de paridade adicionais.

[00213] Além disso, o gerador de paridade adicional 140 pode selecionar pelo menos alguns dos bits de paridade LDPC transmitidos para o receptor 200 atraves do i° quadro para gerar os bits de paridade adicionais.

[00214] Em detalhes, o gerador de paridade adicional 140 pode selecionar pelo menos alguns dos bits de paridade LDPC incluídos na palavra de código LDPC perfurada e encurtada mapeada para o i° quadro para gerar os bits de paridade adicionais.

[00215] Os bits de paridade adicionais podem ser transmitidos para o receptor 200 atraves de um quadro antes do i° quadro, ou seja, o (i-1)° quadro.

[00216] Ou seja, o transmissor 100 pode não apenas transmitir a palavra de código LDPC perfurada e encurtada incluindo os bits de informação que correspondem ao (i-1)° quadro, mas ainda transmite os bits de paridade adicionais gerados selecionados a partir dos bits de paridade LDPC gerados com base nos bits de informação transmitidos no i° quadro para o receptor 200 atraves do (i-1)° quadro.

[00217] Doravante, um método para gerar bits de paridade adicionais será descrito em detalhes.

[00218] Em primeiro lugar, o gerador de paridade adicional 140 calcula um número temporário NAP_temp de bits de paridade adicionais a serem gerados com base na seguinte Equação 15.

[00219] Na Equação 15 acima, .

[00220] Na Equação 15 acima, K representa uma proporção do número de bits de paridade adicionais a uma metade do comprimento de palavra de código LDPC transmitida, ou seja, o número total de bits de palavra de código LDPC perfurada e encurtada. No entanto, na Equação 15 acima, K=0, 1, 2, que é apenas um exemplo. Portanto, K pode ter vários valores.

[00221] Além disso, Nldpc_parity é o número de bits de paridade LDPC, e Npunc é o número de bits de paridade LDPC perfurados. Além disso, Nouter representa o número de bits codificados externamente. Neste caso, quando a codificação externa é realizada por codificação BCH, Nouter representa o número de bits codificados em BCH.

[00222] Além disso, Nouter+Nldpc_parity-Npunc é o número total de bits transmitidos no quadro atual (ou seja, o número total de bits de palavra de código LDPC depois de perfurar e encurtar), e Nldpc_parity+Npunc é um valor somado do número de bits de paridade LDPC e o número de bits de paridade LDPC perfurados.

[00223] Como tal, o número de bits de paridade adicionais a ser gerado pode ser determinado com base no número total de bits transmitidos no quadro atual.

[00224] Além disso, o gerador de paridade adicional 140 pode calcular o número NAP de bits de paridade adicionais a serem gerados com base na seguinte Equação 16.

[00225] Na Equação 16 acima, é um número inteiro máximo que não é maior do que x. Além disso, na Equação 16 acima, nMOD é uma ordem de modulação. Por exemplo, para QPSK, 16-QAM, 64-QAM e 256-QAM, nMOD pode ser 2, 4, 6 e 8, respectivamente.

[00226] Portanto, o número de bits de paridade adicionais pode ser um número inteiro múltiplo da ordem de modulação. Ou seja, uma vez que os bits de paridade adicionais são separadamente modulados a partir dos bits de informação a serem mapeados para os símbolos de constelação, o número de bits de paridade adicionais a ser gerado pode ser determinado como sendo o número inteiro múltiplo da ordem de modulação como a Equação 16 acima.

[00227] Doravante, o método para a geração de bits de paridade adicionais será descrito em mais detalhes, com referência às FIGs. 5 e 6.

[00228] As FIGs. 5 e 6 são diagramas para descrever o método para gerar os bits de paridade adicionais de acordo com as modalidades exemplares. Neste caso, a palavra de código LDPC permutada por paridade pode ser representada como

[00229] O gerador de paridade adicional 140 pode selecionar bits tanto quanto o número de bits de paridade adicionais calculados nos bits de paridade LDPC para gerar os bits de paridade adicionais.

[00230] Em detalhes, quando o número de bits de paridade adicionais calculados é igual a ou menos do que o número de bits de paridade LDPC perfurados, o gerador de paridade adicional 140 pode selecionar bits tanto quanto o número calculado a partir do número a partir do primeiro bit entre os bits de paridade LDPC perfurados para gerar os bits de paridade adicionais.

[00231] Ou seja, quando NAP é igual a ou menos do que Npunc, ou seja, NAP ≤ Npunc, o gerador de paridade adicional 14 0 pode selecionar NAP bits a partir do primeiro bit entre os bits de paridade LDPC perfurados como ilustrado na FIG. 5 para gerar os bits de paridade adicionais.

[00232] Portanto, para os bits de paridade adicionais, os bits de paridade LDPC perfurados podem ser selecionados.

[00233] Quando o número de bits de paridade adicionais calculados é maior do que o número de bits de paridade LDPC perfurados, o gerador de paridade adicional 140 seleciona todos os bits de paridade LDPC perfurados e seleciona bits que correspondem ao número obtido pela subtração do número de bits de paridade LDPC perfurados a partir do número de bits de paridade adicionais calculados a partir do primeiro bit entre os bits de paridade LDPC permutadis por paridade para gerar os bits de paridade adicionais.

[00234] Ou seja, quando o NAP é maior do que o Npunc, ou seja, NAP> Npunc, o gerador de paridade adicional 14 0 pode selecionar todos os bits de paridade LDPC perfurados como ilustrado na FIG. 6.

[00235] Portanto, para os bits de paridade adicionais, todos dos bits de paridade LDPC perfurados podem ser selecionados.

[00236] Além disso, o gerador de paridade adicional 140 pode adicionalmente selecionar NAP-Npunc bits a partir do primeiro bit entre os bits de paridade LDPC permutados em paridade.

[00237] Em detalhes, o gerador de paridade adicional 140 pode adicionalmente selecionar bits tanto quanto o número obtido pela subtração do número de bits de paridade LDPC perfurados a partir do número calculado, ou seja, NAP-Npunc bits a partir do primeiro bit entre os bits de paridade LDPC permutados em paridade.

[00238] Portanto, para os bits de paridade adicionais, os bits de paridade LDPC podem ser adicionalmente selecionados.

[00239] Como um resultado, para os bits de paridade adicionais, podem ser selecionados.

[00240] Como tal, o gerador de paridade adicional 140 pode selecionar alguns dos bits de paridade LDPC perfurados ou todos dos bits de paridade LDPC perfurados para gerar os bits de paridade adicionais.

[00241] O exemplo anterior descreve que alguns dos bits de paridade LDPC são selecionados para gerar os bits de paridade adicionais, que é apenas um exemplo. O gerador de paridade adicional 140 pode ainda selecionar alguns da palavra de código LDPC bits para gerar os bits de paridade adicionais.

[00242] Por exemplo, quando o número de bits de paridade adicionais calculados é igual a ou menos do que o número de bits de paridade LDPC perfurados, o gerador de paridade adicional 140 pode selecionar tanto quando o número calculado a partir do primeiro bit entre os bits de paridade LDPC perfurados para gerar os bits de paridade adicionais.

[00243] Quando o número de bits de paridade adicionais calculados é maior do que o número de bits de paridade LDPC perfurados, o gerador de paridade adicional 140 pode selecionar todos dos bits de paridade LDPC perfurados e selecionar bits tanto quanto o número obtido pela subtração do número de bits de paridade LDPC perfurados a partir do número de bits de paridade adicionais calculados, a partir da palavra de código LDPC, para gerar os bits de paridade adicionais. Neste caso, o gerador de paridade adicional 140 pode selecionar os bits a partir dos bits de paridade LDPC após a perfuração e/ou o encurtamento, e/ou os bits de paridade (ou bits de verificação de paridade) gerados pelos bits de informação codificados externamente.

[00244] O transmissor 100 pode transmitir os bits de paridade adicionais e a palavra de código LDPC perfurada para o receptor 200.

[00245] Em detalhes, o transmissor 100 modula bits da palavra de código LDPC excet os bits zero preenchidos na palavra de código LDPC em que os bits de paridade LDPC são perfurados (ou seja, a palavra de código LDPC perfurada), ou seja, os bits LDPC de palavra de código perfurados e encurtados por 64-QAM, mapeiam os bits modulados para símbolos de constelação a um quadro e transmitem os símbolos mapeados para o receptor 200.

[00246] Além disso, o transmissor 100 pode ainda modular os bits de paridade adicionais por 64-QAM, mapear os bits modulados para símbolos de constelação, mapear os símbolos a um quadro e transmitir os símbolos mapeados para o receptor 200.

[00247] Neste caso, o transmissor 100 pode mapear os bits de paridade adicionais gerados com base nos bits de informação transmitidos em um quadro atual a um quadro antes do quadro atual.

[00248] Ou seja, o transmissor 100 pode mapear a palavra de código LDPC perfurada e encurtada incluindo bits de informação que correspondem a um (i-1)° quadro ao (i-1)° quadro, e adicionalmente mapear os bits de paridade adicionais gerados com base nos bits de informação que correspondem ao i° quadro para o (i-1)° quadro e transmitir os bits mapeados para o receptor 200.

[00249] Portanto, os bits de informação que correspondem ao (i- 1)° quadro e os bits de paridade gerados com base nos bits de informação bem como os bits de paridade adicionais gerados com base nos bits de informação que correspondem ao i° quadro podem ser mapeados ao (i-1)° quadro.

[00250] Como descrito acima, uma vez que os bits de informação são sinalização incluindo informação de informação para datos, o transmissor 100 pode mapear os dados a um quadro junto com a sinalização para o processamento dos dados e transmissão dos dados mapeados para o receptor 200.

[00251] Em detalhes, o transmissor 100 pode processar os dados em um esquema específico para gerar os símbolos de constelação e mapear os símbolos de constelação gerados para os símbolos de dados de cada quadro. Além disso, o transmissor 100 pode mapear a sinalização para os dados mapeados para cada quadro a um preâmbulo do quadro. Por exemplo, o transmissor 100 pode mapear a sinalização incluindo a informação de informação para os dados mapeados para o i° quadro ao i° quadro.

[00252] Como um resultado, o receptor 200 pode usar a sinalização adquirida a partir do quadro para receber e processar os dados de um quadro correspondente.

[00253] Como descrito acima, o padrão de intercalação em grupo pode incluir o primeiro padrão e o segundo padrão.

[00254] Em detalhes, uma vez que o valor B da Equação 12 acima representa o valor mínimo dos bits de paridade LDPC, o número específico de bits pode ser sempre perfurado dependendo do valor de B.

[00255] Por exemplo, na Equação 12 acima, uma vez que o valor B é 4284 e um grupo de bit é formado de 360 bits, mesmo quando o encurtamento do comprimento é 0, pelo menos grupos de bit são sempre perfurados.

[00256] Neste caso, uma vez que a perfuração é realizada a partir do último bit de paridade LDPC, um número específico de grupos de bit pode ser sempre perfurado a partir do último grupo de bit entre a pluralidade de grupos de bit configurando bits de paridade LDPC intercalados de modo em grupo.

[00257] No seguinte exemplo, os últimos 11 grupos de bit entre 27 grupos de bit configurando os bits de paridade LDPC intercalados em grupo podem ser sempre perfurados.

[00258] Como um resultado, alguns dos padrões de intercalação group- representam grupos de bit a serem sempre perfurados, e, portanto, o padrão de intercalação em grupo pode ser dividido em dois padrões. Em detalhes, um padrão que representa os grupos de bit restantes além dos grupos de bit a serem sempre perfurados no padrão de intercalação em grupo pode ser referido como um primeiro padrão e um padrão que representa os grupos de bit a serem sempre perfurados pode ser referido como um segundo padrão.

[00259] No seguinte exemplo, 11 grupos de bit a partir do último grupo de bit entre os grupos de bit intercalados em grupo devem ser sempre perfurados.

[00260] Como um resultado, no padrão de intercalação em grupo definido como a Tabela 4 acima, um padrão que aleatoriamente posiciona os grupos de bit, que são posicionados nas 19a, 20a, 21a, ..., 40a, 43a e 44a posições antes da intercalação em grupo, em um 18° grupo de bit a um 33° grupo de bit depois da intercalação em grupo pode ser o primeiro padrão, e um padrão que representa os índices dos grupos de bit antes da intercalação em grupo, que são posicionados no 34° grupo de bit ao 44° group de bit, depois da intercalação em grupo, ou seja, Y34=Xπp(34)=X25, Y35=Xπp(35)=X42, Y36=Xπp(36)=X34, ..., Y42=Xπp(42)=X28, Y43=Xπp(43)=X36, Y44=Xπp(44)=X41 pode ser o segundo padrão.

[00261] Como descrito acima, o segundo padrão define grupos de bit a serem sempre perfurados em um quadro atual e o primeiro padrão define grupos de bit adicionalmente a serem perfurados, e, assim, o primeiro padrão pode ser usado para determinar os bits de paridade LDPC a serem transmitidos no quadro atual depois da perfuração. Alternativamente, quando o número de bits de paridade adicionais a serem transmitidos em um quadro anterior é maior do que o número de bits perfurados, o primeiro padrão pode ser usado para determinar os bits de paridade adicionais.

[00262] Em detalhes, dependendo do número de bits de paridade LDPC perfurados, em adição aos bits de paridade LDPC a serem sempre perfurados, mais bits de paridade LDPC podem adicionalmente ser perfurados.

[00263] Por exemplo, quando o número de bits de paridade LDPC a serem perfurados é 7200, 20 grupos de bit precisam ser perfurados, e, assim, 9 grupos de bit precisam ser adicionalmente perfurados, além dos 11 grupos de bit a serem sempre perfurados.

[00264] Neste caso, os 9 grupos de bit adicionalmente a serem perfurados correspondem aos de bit posicionados nas 25a a 33a posições depois da intercalação em grupo, e uma vez que estes grupos de bit são determinados dependendo do primeiro padrão, ou seja, pertencem ao primeiro padrão, o primeiro padrão pode ser usado para determinar os grupos de bit perfurados. Alternativamente, quando o número de bits de paridade adicionais a serem transmitidos em um quadro anterior é maior do que o número de bits perfurados, o primeiro padrão pode ser usado para determinar a paridade adicional.

[00265] Ou seja, quando os bits de paridade LDPC são perfurados mais do que um valor mínimo dos bits de paridade LDPC a serem perfurados, cujos grupos de bit são adicionalmente para serem perfurados é determinado dependendo de quais grupos de bit são posicionados depois dos grupos de bit a serem sempre perfurados. Como um resultado, com base na direção de perfuração, o primeiro padrão que define os grupos de bit posicionados depois dos grupos de bit a serem sempre perfurados pode ser considerado como determinado os grupos de bit a serem perfurados.

[00266] No exemplo seguinte, quando o número de bits de paridade LDPC a serem perfurados é 7200, além dos 11 grupos de bit a serem sempre perfurados, 9 grupos de bit, ou seja, os grupos de bit posicionados nas 33a, 32a, ..., 26a e 25a posições depois da intercalação em grupo são adicionalmente perfurados. Aqui, os grupos de bit posicionados nas 25a a 33a posições depois da intercalação em grupo são determinados dependendo do primeiro padrão.

[00267] Como um resultado, o primeiro padrão pode ser considerado como sendo usado para determinar os grupos de bit perfurados. Além disso, os demais bits de paridade LDPC além dos bits de paridade LDPC perfurados são transmitidos através do quadro atual, e portanto, o primeiro padrão pode ser considerado como sendo usado para determinar os grupos de bit transmitidos no quadro atual.

[00268] O segundo padrão pode ser usado para determinar os bits de paridade adicionais a serem transmitidos no quadro anterior.

[00269] Em detalhes, uma vez que os grupos de bit determinados a serem sempre perfurados são sempre perfurados, e, em seguida, não são transmitidos no quadro atual, estes grupos de bit precisam ser posicionados apenas onde os bits são sempre perfurados depois da intercalação em grupo. Portanto, não é importante em quais posições destes grupos de bit estão posicionados depois da intercalação em grupo.

[00270] No exemplo anterior com relação à Tabela 4 acima, os grupos de bit posicionados na 25a, 42a, 34a, ..., 28a, 36a e 41a posições antes da intercalação em grupo precisam estar posicionados nas posições do 34° grupo de bit ao 44° grupo de bit depois da intercalação em grupo. Portanto, não é importante em quais posições estes grupos de bit estão posicionados entre as posições do 34° grupo de bit ao 44° grupo de bit.

[00271] Como tal, o segundo padrão que define grupos de bit a serem sempre perfurados é usado para identificar de bit a serem perfurados. Portanto, definir uma ordem entre os grupos de bit no segundo padrão é irrelevante na perfuração, e, assim, o segundo padrão que define grupos de bit a serem sempre perfurados pode ser considerado como não sendo usado para a perfuração.

[00272] No entanto, para a determinação de bits de paridade adicionais, as posições dos grupos de bit a serem sempre perfurados dentro destes grupos de bit são relevantes.

[00273] Em detalhes, como descrito acima, os bits de paridade adicionais são gerados ao serem selecionados a partir dos bits de paridade LDPC perfurados.

[00274] Em particular, quando o número de bits de paridade adicionais a ser gerado é igual a ou menos do que o número de bits de paridade LDPC perfurados, bits de paridade LDPC tanto quanto o número de bits de paridade adicionais a serem gerados são selecionados a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados.

[00275] Como um resultado, bits de paridade LDPC incluídos em pelo menos alguns dos grupos de bit a serem sempre perfurados podem ser selecionados como pelo menos uma parte dos bits de paridade adicionais. Ou seja, os bits de paridade LDPC incluídos em pelo menos alguns dos grupos de bit a serem sempre perfurados dependendo do número de bits de paridade LDPC perfurados e o número de bits de paridade adicionais a serem gerados podem ser selecionados como os bits de paridade adicionais.

[00276] Em detalhes, se os bits de paridade adicionais são selecionados a partir dos bits de paridade LDPC perfurados ao longo do número de grupos de bit definido pelo primeiro padrão, uma vez que os bits são sequencialmente selecionados de uma porção inicial do segundo padrão, e portanto, uma ordem dos grupos de bit que pertencem ao segundo padrão é relevante em termos de seleção da paridade adicional.

[00277] Como um resultado, o segundo padrão que define os grupos de bit a serem sempre perfurados pode ser considerado como sendo usado para determinar os bits de paridade adicionais, e os bits de paridade adicionais podem ser gerados por meio da seleção pelo menos alguns dos bits incluídos nos grupos de bit a serem sempre perfurados, dependendo da ordem dos grupos de bit determinada de acordo com o segundo padrão.

[00278] Nos exemplos anteriores, o codificador LDPC 110 codifica os bits de paridade LDPC em uma taxa de código de 6/15 para gerar uma palavra de código LDPC tendo um comprimento de 16200 incluindo 9720 bits de paridade LDPC.

[00279] Neste caso, o segundo padrão pode ser usado para gerar bits de paridade adicionais dependendo de se um valor obtido pela subtração do número de bits de paridade LDPC a serem perfurados a partir do número de todos os bits de paridade LDPC e adicionando o número de bits de paridade adicionais a serem gerados a este excede 5760. Aqui, 5760 é o número de bits de paridade LDPC exceto os grupos de bit a serem sempre perfurados entre a pluralidade de grupos de bit configurando os bits de paridade LDPC. Ou seja, 5760=(27-11)x360.

[00280] Em detalhes, quando o valor obtido pela subtração do número de bits de paridade LDPC a serem perfurados de todos os bits de paridade LDPC e adicionando o número de bits de paridade adicionais a serem gerados a este é igual a ou menos do que 5760, ou seja, 972 0-Npunc+NAP < 5760, bits de paridade adicionais podem ser gerados com base no primeiro padrão.

[00281] No entanto, quando o valor obtido pela subtração do número de bits de paridade LDPC a serem perfurados de todos os bits de paridade LDPC e adicionando o número de bits de paridade adicionais a serem gerados a este excede 5760, ou seja, 9720- Npunc+NAP> 57 60, bits de paridade adicionais podem ser gerados com base no primeiro padrão e o segundo padrão.

[00282] Em detalhes, quando 972 0-Npunc+NAP > 57 60, para os bits de paridade adicionais, bits de paridade LDPC incluídos em um grupo de bit posicionado em uma 33a posição a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados podem ser selecionados e os bits de paridade LDPC incluídos em um grupo de bit posicionado em uma posição específica de uma 34a posição podem ser selecionados.

[00283] Aqui, o grupo de bit ao qual o primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados pertence e o grupo de bit (ou seja, quando sendo sequencialmente selecionado a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados, um grupo de bit ao qual os bits de paridade LDPC finalmente selecionados pertencem) na posição específica pode ser determinando dependendo do número de bits de paridade LDPC perfurados e o número de bits de paridade adicionais a serem gerados.

[00284] Neste caso, o grupo de bit posicionado na 33a posição a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados é determinada dependendo do primeiro padrão, e o grupo de bit posicionado na posição específica a partir da 34a posição é determinado dependendo do segundo padrão.

[00285] Como um resultado, os bits de paridade adicionais a serem gerados são determinados dependendo do primeiro padrão e o segundo padrão.

[00286] Como tal, o primeiro padrão pode ser usado para determinar os bits de paridade adicionais a serem gerados bem como os bits de paridade LDPC a serem perfurados, mas o segundo padrão pode ser usado para determinar os bits de paridade adicionais a serem gerados.

[00287] Portanto, de acordo com as várias modalidades exemplares, o padrão de intercalação em grupo é definido como mostrado na Tabela 4 acima, e, assim, grupos de bit posicionados em posições específicas antes da intercalação em grupo podem ser selecionados como os bits de paridade adicionais.

[00288] A razão pela qual a ordem de permutação para a intercalação em grupo de acordo com a modalidade exemplar é definida como a Tabela 4 será descrita abaixo.

[00289] A matriz de verificação de paridade (por exemplo, FIG. 3) de um código LDPC tendo uma taxa de código de 6/15 pode ser convertida em uma matriz de verificação de paridade tendo a estrutura quase cíclica formada de blocos tendo um tamanho de 360x360 (ou seja, um tamanho de MxM) como ilustrado na FIG. 7 ao realizar um processo de permutação em colina e um processo de permutação de linha apropriado que corresponde ao processo de intercalação de paridade. Aqui, o processo de permutação de coluna e o processo de permutação de linha não mudam as características algébricas do código LDPC, e portanto, foram amplamente usados para analisar teoricamente o código LDPC.

[00290] A porção de paridade de um código LDPC tendo uma taxa de código de 6/15 é formada de bits de paridade o grau do qual é 2. Neste caso, pode ser entendido que a perfuração dos bits de paridade tendo o grau de 2 funde duas linhas conectadas ao elemento 1 que está presente nas colunas correspondentes a estes bits. Isto é porque o nó de paridade tendo o grau de 2 transfere apenas uma única mensagem se o nó de paridade não recebe nenhuma informação a partir do canal. Enquanto isso, na fusão, para cada coluna emu ma linha recém criada por fusão de duas linhas, quando 1 está presente nas duas linhas existentes, o elemento é substituído por 0, e quando 1 está presente apenas em uma das duas linhas, o elemento é substituído por 1.

[00291] Quando alguns dos bits de paridade de uma palavra de código LDPC são perfurados, o número de bits de paridade ao qual a perfuração é aplicação pode ser alterado dependendo do encurtamento do comprimento e um valor A pré-definido (ou seja, uma proporção do número de bits encurtados e o número de bits perfurados) e o valor B (ou seja, o número de bits perfurados ainda se o número de bits encurtado é 0). Aqui, quando o valor B é maior do que 0, os bits de paridade a serem sempre perfurados estao presentes independente do encurtamento do comprimento. Em particular, uma vez que 360 bits contínuos formam um grupo de bit, quando o valor B é igual a ou maior do que 360, um grupo de bit a ser sempre perfurado está presente independente do encurtamento do comprimento.

[00292] Quando um código LDPC tendo uma taxa de código de 6/15 e o esquema de modulação 64-QAM são usados, o valor B pode ser 4284. Neste caso, pelo menos 11 grupos de bit a serem sempre perfurados estão presentes independente do encurtamento do comprimento (por exemplo, 18, 23, 25, 28, 30, 32, 34, 36, 38, 41 e 42° grupos de bit).

[00293] Neste caso, uma vez que 11 grupos de bit são sempre perfurados independente do encurtamento do comprimento, a ordem destes grupos de bit não afeta o desempenho do sistema geral como um todo quando a paridade adicional transmitida no quatro anterior não é usada. No entanto, no caso de uso de paridade adicional, dos quais 11 grupos de bit é relativamente mais precoce transmitidos afeta o desempenho geral do sistema. Quando a paridade adicional é transmitida usando o segundo padrão no padrão de intercalação em grupo, dos quais os 11 grupos de bit são relativamente mais precoces transmitidos podem ser determinados. Portanto, o segundo padrão precisa ser bem concebido em consideração da maximização da eficiência de transmissão da informação de controle (ou seja, bits de informação).

[00294] Doravante, um processo de concepção do segundo padrão no padrão de intercalação em grupo para a geracao da paridade adicional será descrito por um exemplo.

[00295] Um processo de codificação, pelo codificador LDPC 110, 6480 bits de entrada, ou seja, bits de paridade LDPC em uma taxa de código de 6/15 para gerar 9720 bits de paridade LDPC e induzindo o padrão de intercalação em grupo para a geração da paridade adicional no caso em que uma palavra de código LDPC gerada por codificação LDPC é modulado por 64-QAM e, em seguida é transmitido para o receptor 200 como se segue.

[00296] De acordo com uma modalidade exemplar, o segundo padrão no padrão de intercalação em grupo para determinar a ordem da transmissão de paridade adicional é determinado assumindo-se que um valor K usado para calcular o comprimento da paridade adicional é 1. Se é assumido que K=1, quando o comprimento da entrada de informação conforme a entrada de um código LDPC (aqui, o comprimento da entrada de informação como a entrada do código LDPC é um valor de soma do número de bits de informação e o número de bits de verificação de paridade em BCH gerado pela realização da codificação BCH em bits de informação) é igual a ou menos do que 2880 bits (=8 grupos de bit), uma vez que o comprimento de todas as paridades de uma palavra de código LDPC transmitida incluindo as paridades adicionais não excede 5760 (=16 grupos de bit), os bits de paridade da palavra de código LDPC transmitida usando o primeiro padrão no padrão de intercalação em grupo podem ser determinados.

[00297] No entanto, quando o comprimento da entrada de informação como a entrada do código LDPC é 3240 (=9 grupos de bit), o comprimento de todas as paridades da palavra de código LDPC transmitidas incluindo as paridades adicionais é calculado como 6126 bits, que corresponde a cerca de 17 grupos de bit. Portanto, 9 grupo de colunas são removidos dependendo da ordem de encurtamento predefinido em todas as matrizes de verificação de paridade do código LDPC tendo uma taxa de código de 6/15 e um grupo de bit não perfurado é selecionado de modo que o grau de linha da saída da matriz no momento da fusão de blocos de linha conectados aos grupos de bit restantes além de um dos 11 grupos de bit (por exemplo, 18, 23, 25, 28, 30, 32, 34, 36, 38, 41 e 42° grupos de bit) sempre perfurados independente do encurtamento do comprimento ser uniforme o máximo possível. Se o número de casos selecionando um grupo de bit de paridade para criar o grau de linha da matriz maximamente uniforme é plural, as características do ciclo e as características algébricas da matriz de verificação de paridade em que a deleção da coluna, fusão da linha e deleção da linha são realizadas nos casos necessários para serem adicionalmente considerados. Por exemplo, uma vez que um ciclo curto conectado a uma coluna tendo um grau de coluna relativamente baixo afeta de modo adverso o desempenho do código LDPC, um caso em que o número de ciclos em que um comprimento conectado a uma coluna tendo um grau de 4 ou menos é igual a ou menos do que 6 é o menor pode ser selecionado. Se o número de casos em que o número de ciclos é o menor é plural, um caso em que o desempenho da taxa de erro de Quadro real (FER) é a mas excelente entre os casos é selecionado. Por exemplo, um 25° grupo de bit pode ser selecionado.

[00298] Em alguns casos, quando muitos números de seleção são gerados dependendo das características do ciclo, um valor de previsão teórica para um mínimo de sinal para ruído (SNR) em que conjuntos de um código LDPC tendo uma distribuição do mesmo 1 depois da deleção da coluna, a fusão da linha e a deleção da coluna para cada caso pode realizar comunicação isenta de erro é derivada por uma análise de evolução de densidade, e o desempenho FER é verificado por um experimento de computação apropriadamente ajustando o número de seleção com base nos valores de SNR mínimos teoricamente previstos.

[00299] Na etapa seguinte, um dos 9 grupos de colunas removido na primeira etapa entre as porções de informação da matriz de verificação de paridade é recuperado dependendo de uma ordem pré- definida. Neste caso, o comprimento de todas as paridades do código LDPC transmitido incluindo a paridade adicional é calculado como 6714 bits, o que corresponde a cerca de 18,7 grupos de bit. Portanto, dois dos 10 grupos de bit dos quais a ordem não é ainda determinada precisam ser selecionados como os grupos de bit alguns ou todos dos quais não devem se perfurados. Neste caso, da mesma forma que como na primeira etapa, dois grupos de bit são selecionados em consideração ao grau de distribuição de linha da matriz de verificação de paridade depois da deleção do grupo de colunas e a fusão do grupo de linha e a distribuição em ciclo conectada à coluna tendo um grau baixo. Por exemplo, um 42° grupo de bit e um 34° grupo de bit podem ser selecionados.

[00300] Em um esquema semelhante à este, a ordem de grupos de bit de paridade que não são perfurados até que todos os grupos de colunas correspondendo às porções de informação sejam recuperados ou todos os grupos de colunas correspondendo à porção de paridade são selecionados é determinada. Por exemplo, a ordem de permutação correspondendo ao segundo padrão determinado pelo seguinte método pode ser πp(34)=25, πp(35)=42, πp(36)=34, πp(37)=18, πp(38)=32, πp(39)=38, πp(40)=23, πp(41)=30, πp(42)=28, πp(43)=36, e πp(44)=41.

[00301] Como um resultado, quando a intercalação em grupo é realizada usando o padrão de intercalação em grupo como mostrado na Tabela 4 acima, a paridade adicional pode ser transmitida para o receptor 200 em uma ordem específica e, assim, a eficiência de transmissão da informação de controle pode ser maximizada.

[00302] Os grupos de bit posicionados nas 19a, 20a, 21a, ..., 40a, 43a e 44a posições antes da intercalação em grupo na Tabela 4 acima são intercalados aleatoriamente em grupo em uma 18a posição até uma 33a posição. No entanto, estes grupos de bit podem ainda ser intercalados em grupo na posição específica em consideração da ordem de perfuração. O teor detalhado do mesmo será descrito abaixo.

[00303] Enquanto isso, de acordo com uma modalidade exemplar, os bits de informação acima expostos podem ser implementados por sinalização de detalhe L1. Portanto, o transmissor 100 pode gerar bits de paridade adicionais para a sinalização de detalhe L1 ao utilizar o método acima exposto e transmitir os bits gerados para o receptor 200.

[00304] Aqui, a sinalização de detalhe L1 pode ser a sinalização definida em um padrão de Advanced Television System Committee (ATSC) 3.0.

[00305] Em detalhes, um modo de processamento da sinalização de detalhe L1 é dividido em sete (7). O transmissor 100, de acordo com a modalidade exemplar, pode gerar bits de paridade adicionais de acordo com um método acima exposto quando um modo de detalhe L1 5 dos sete modos processa a sinalização de detalhe L1.

[00306] O padrão ATSC 3.0 define a sinalização básica L1 além da sinalização de detalhe L1. O transmissor 100 pode processar a sinalização básica L1 e a sinalização de detalhe L1 ao utilizar um esquema específico e transmitir a sinalização básica L1 processada e a sinalização de detalhe L1 para o receptor 200. Neste caso, um modo de processamento da sinalização básica L1 pode ainda ser dividido em sete (7).

[00307] Um método para processamento da sinalização básica L1 e a sinalização de detalhe L1 será descrito abaixo.

[00308] O O transmissor 100 pode mapear a sinalização básica L1 e a sinalização de detalhe L1 para um preambulo de um quadro e mapear os símbolos de dados para dados do quadro para a transmissão para o receptor 200.

[00309] Com referência à FIG. 8, o quadro pode ser configurado de três partes, ou seja, uma parte de bootstrap, uma parte de preâmbulo, e uma parde de dados.

[00310] A parte de bootstrap é usada para sincronização inicial e fornece um parâmetro básico necessário para o receptor 200 para decodificar a sinalização L1. Além disso, a parte de bootstrap pode incluir informação sobre um modo de processamento da sinalização básica L1 no transmissor 100, ou seja, informação sobre um modo do transmissor 100 usar para processar a sinalização básica L1.

[00311] A parte do preâmbulo inclui a sinalização L1, e pode ser configurada de duas partes, ou seja, a sinalização básica L1 e a sinalização de detalhe L1.

[00312] Aqui, a sinalização básica L1 pode incluir informação sobre a sinalização de detalhe L1, e a sinalização de detalhe L1 pode incluir informações sobre dados. Aqui, os dados são os dados de transmissão para fornecer serviços de transmissão e podem ser transmitidos por meio de pelo menos um tubo de camada física (PLPs).

[00313] Em detalhes, a sinalização básica L1 inclui informações necessárias para o receptor 200 para processar a sinalização de detalhe L1. Esta informação inclui, por exemplo, informação sobre um modo de processamento da sinalização de detalhe L1 no transmissor 100, ou seja, informações sobre um modo que o transmissor 100 usa para processar a sinalização de detalhe L1, informação sobre um comprimento da sinalização de detalhe L1, informação sobre um modo de paridade adicional, ou seja, informação sobre um valor K usado para o transmissor 100 para gerar bits de paridade adicionais usando um L1B_L1_Detail_additional_parity_mode (aqui, quando o L1B_L1_Detail_additional_parity_mode é definido como '00', K=0 e os bits de paridade adicionais não são usados), e informação sobre um comprimento de células total. Além disso, a sinalização básica L1 pode incluir informação básica da informação sobre um sistema incluindo o transmissor 100 como um tamanho de transformada rápida de Fourier (FFT), um intervalo de guarda, e um padrão piloto.

[00314] Além disso, a sinalização de detalhe L1 inclui informações necessárias para o receptor 200 para decodifir os PLPs, por exemplo, as posições iniciais das células mapeadas para os símbolos de dados para cada PLP, identificador de PLP (ID), um tamanho do PLP, um esquema de modulação, uma taxa de código, etc..

[00315] Portanto, o receptor 200 pode adquirir sincronização de quadro, adquirir a sinalização básica L1 e a sinalização de detalhe L1 a partir do preâmbulo, e receber dados de serviço necessários por um usuário a partir dos símbolos de dados utilizando a sinalização de detalhe L1.

[00316] O método para processamento da sinalização básica L1 e a sinalização de detalhe L1 será descrito abaixo em mais detalhes com relação aos desenhos que acompanham.

[00317] As FIGs. 9 e 10 são diagramas em bolocos para descrever uma configuração detalhada do transmissor 100, de acordo com uma modalidade exemplar.

[00318] Em detalhes, como ilustrado na FIG. 9, para processar a sinalização básica L1, o transmissor 100 pode incluir um misturador 211, um codificador de BCH 212, um preenchedor de zero 213, um codificador LDPC 214, um permutador de paridade 215, um repetidor 216, um perfurador 217, um removedor de zero 219, um desmultiplexador de bit 219, e um mapeador de constelação 221.

[00319] Além disso, como ilustrado na FIG. 10, para processar a sinalização de detalhe L1, o transmissor 100 pode incluir um segmentador 311, um misturador 312, um codificador BCH 313, um preenchedor de zero 314, um codificador LDPC 315, um permutador de paridade 316, um repetidor 317, um perfurador 318, um gerador de paridade adicional 319, um removedor de zero 321, desmultiplexadores de demultiplexers 322 e 323, e mapeadores de constelação 324 e 325.

[00320] Aqui, os componentes ilustrados nas FIGs. 9 e 10 são componentes para a realização da codificação e da modulação na sinalização básica L1 e a sinalização de detalhe L1, que é apenas um exemplo. De acordo com outras modalidades exemplares, alguns dos componentes ilustrados nas FIGs. 9 e 10 podem ser omitidos ou alterados e outros componentes podem ainda ser adicionados. Além disso, as posições de alguns dos componentes podem ser alteradas. Por exemplo, as posições dos repetidores 216 e 317 podem ser dispostas depois dos perfuradores 217 e 318, respectivamente.

[00321] O codificador LDPC 315, o repetidor 317, o perfurador 318, e o gerador de paridade adicional 319 ilustrados na FIG. 10 pode realizar as operações realizadas pelo codificador LDPC 110, o repetidor 120, o perfurador 130, e o gerador de paridade adicional 140 ilustrados na FIG. 1, respectivamente.

[00322] Ao descrever as FIGs. 9 e 10, para conveniência, os componentes para a realização de funcoes comuns serão descritos em conjunto.

[00323] A sinalização básica L1 e a sinalização de detalhe L1 podem ser protegidas pela concatenação de um código externo em BCH e um código interno em LDPC. No entanto, isto é apenas um exemplo. Portanto, as codificações externas realizadas antes da codificação interna na codificação concatenada, outra codificação como codificação CRC além da codificação BCH podem ser usadas. Além disso, a sinalização básica L1 e a sinalização de detalhe L1 podem ser protegidas apenas pelo código interno LDPC sem o código externo.

[00324] Primeiro, a sinalização básica L1 e a sinalização de detalhe L1 podem ser misturadas. Além disso, a sinalização básica L1 e a sinalização de detalhe L1 são codificadas em BCH, e, assim, os bits de verificação de paridade de BCH da sinalização básica L1 e da sinalização de detalhe L1 geradas a partir da codificacao BCH podem ser adicionados para a sinalização básica L1 e a sinalização de detalhe L1, respectivamente. Além disso, a sinalização concatenada e os bits de verificação de paridade de BCH podem ser adicionalmente protegidos por um código 16K LDPC encurtado e perfurado.

[00325] Para fornecer vários níveis de robustez apropriados para uma ampla faixa de sinal para ruído (SNR), um nível de proteção da sinalização básica L1 e a sinalização de detalhe L1 pode ser dividida em sete (7) modos. Ou seja, o nível de proteção da sinalização básica L1 e a sinalização de detalhe L1 podem ser divididos em sete modos com base em um código LDPC, uma ordem de modulação, parâmetros de encurtamento/perfuração (ou seja, uma proporção do número de bits a serem perfurados para o número de bits a serem encurtados), e o número de bits a serem basicamente perfurados (ou seja, o número de bits a ser basicamente perfurado quando o número de bits a ser encurtado é 0). Em cada modo, pelo menos uma combinação diferente do código LDPC, a ordem de modulação, a constelação, e o padrão de encurtamento/perfuração podem ser usados.

[00326] Um modo para o transmissor 100 para processar a sinalização pode ser ajustado em avanço dependendo de um sistema. Portanto, o transmissor 100 pode determinar parâmetros (por exemplo, taxa de modulação e de código (ModCod) para cada modo, parâmetro para a codificação BCH, paramentro para o preenchimento de zero, parâmetro de encurtamento, taxa de código /comprimento de código do código LDPC, padrão de intercalação em grupo, parâmetro para a repetição, parâmetro para a perfuração, e esquema de modulação, etc.) para o processamento da sinalização dependendo do modo ajustado, e pode processar a sinalização com base nos parâmetros determinados e transmitir a sinalização processada para o receptor 200. Para esta finalidade, o transmissor 100 pode pré-armazenar os parâmetros para o processamento dependendo do modo.

[00327] As configurações de modulação e taxa de código (configurações ModCod) para os sete modos para o processamento da sinalização básica L1 e os sete modos para o processamento da sinalização de detalhe L1 são mostradas na seguinte Tabela 5. O transmissor 100 pode codificar e modular a sinalização com base nas configurações ModCod definidas na seguinte Tabela 5 de acordo com o modo correspondente. Ou seja, o transmissor 100 pode determinar um esquema de codificação e modulação para a sinalização em cada modo com base na seguinte Tabela 5, e pode codificar e modular a sinalização de acordo com um esquema determinado. Neste caso, mesmo quando a modulação da sinalização L1 pelo mesmo esquema de modulação, o transmissor 100 pode ainda usar diferentes constelações. Tabela 5

[00328] Na Tabela 5 acima, Ksig representa o número de bits de informação para um bloco codificado. Ou seja, uma vez que bits de sinalização L1 tendo um comprimento de Ksig são codificados para gerar o bloco codificado, um comprimento da sinalização L1 em um bloco codificado se torna Ksig. Portanto, os bits de sinalização L1 tendo o tamanho de Ksig podem ser considerados como correspondendo a um bloco codificado de LDPC.

[00329] Com referência à Tabela 5 acima, o valor de Ksig para a sinalização básica L1 é fixado para 200. No entanto, uma vez que a quantidade de bits de sinalização de detalhe L1 varias, o valor de Ksig para a sinalização de detalhe L1 varia.

[00330] Em detalhes, em um caso da sinalização de detalhe L1, o número de bits de sinalização de detalhe L1 varia, e, assim, quando o número de bits de sinalização de detalhe L1 é maior do que um valor pré-definido, a sinalização de detalhe L1 pode ser segmentada para ter um comprimento que é igual a ou menos do que o valor pré-definido.

[00331] Neste caso, cada tamanho de blocos de sinalização de detalhe L1 segmentada (ou seja, segmento da sinalização de detalhe L1) pode ter o valor de Ksig definido na Tabela 5 acima. Além disso, cada um dos blocos de sinalização de detalhe L1 segmentado tendo o tamanho de Ksig pode corresponder a um bloco codificado de LDPC.

[00332] No entanto, quando o número de bits de sinalização de detalhe L1 é igual a ou menos do que o valor pré-definido, a sinalização de detalhe L1 não é segmentada. Neste caso, o tamanho da sinalização de detalhe L1 pode ter o valor de Ksig definido na Tabela 5 acima. Além disso, a sinalização de detalhe L1 segmentado tendo o tamanho de Ksig pode corresponder a um bloco codificado de LDPC.

[00333] Doravante, um método para segmentar a sinalização de detalhe L1 será descrito em detalhes.

[00334] O segmentador 311 segmenta a sinalização de detalhe L1. Em detalhes, uma vez que o comprimento da sinalização de detalhe L1 varia, quando o comprimento da sinalização de detalhe L1 é maior do que o valor pré-definido, o segmentador 311 pode segmentar a sinalização de detalhe L1 para ter o número de bits que é igual a ou menos do que o valor pré-definido e emite cada um da sinalização de detalhe L1s segmentada para o misturador 312.

[00335] No entanto, quando o comprimento da sinalização de detalhe L1 é igual a ou menos do que o valor pré-definido, o segmentador 311 não realiza uma operação de segmentação separada.

[00336] Um método para segmentação, pelo segmentador 311, da sinalização de detalhe L1 é como a seguir.

[00337] A quantidade de bits de sinalização de detalhe L1 varia e principalmente depende do número de PLPs. Portanto, para transmitir todos os da sinalização de detalhe L1, pelo menos um quadro de correção de erro para a frente (FEC) é necessário. Aqui, um quadro FEC pode representar uma forma em que a sinalização de detalhe L1 é codificada, e, assim, bits de paridade de acordo com a codificação são adicionados à sinalização de detalhe L1.

[00338] Em detalhes, quando a sinalização de detalhe L1 não é segmentada, a sinalização de detalhe L1 é codificada em BCH e codificada em LDPC para gerar um quadro FEC, e portanto, um quadro FEC é necessário para a transmissão da sinalização de detalhe L1. Por outro lado, quando a sinalização de detalhe L1 é segmentada em pelo menos duas, pelo menos duas sinalizações de detalhe L1s segmentadas, cada uma sendo codificada em BCH e codificada em LDPC para gerar pelo menos dois quadros FEC, e portanto, pelo menos dois quadros FEC são requeridos para a transmissão da sinalização de detalhe L1.

[00339] Portanto, o segmentador 311 pode calcular o número NL1D_FECFRAME de quadros FEC para a sinalização de detalhe L1 com base na seguinte Equação 17. Ou seja, o número NL1D_FECFRAME de quadros FEC para a sinalização de detalhe L1 pode ser determinado com base na seguinte Equação 17.

[00340] Na Equação 17 acima, representa um número inteiro mínimo que é igual a ou maior do que x.

[00341] Além disso, na Equação 17 acima, KL1D_ex_pad representa o comprimento da sinalização de detalhe L1 além do preenchimento de bits L1 como ilustrado na FIG. 11, e pode ser determinado por um valor de um campo L1B_L1_Detail_size_bits incluído na sinalização básica L1.

[00342] Além disso, Kseg representa um número limiar para a segmentação definida com base no número Kldpc de entrada de bits de informação para o codificador LDPC 315, ou seja, os bits de informação LDPC. Além disso, Kseg pode ser definido com base no número de bits de verificação de paridade BCH de um código BCH e um valor múltiplo de 360.

[00343] Kseg é determinado tal que, após a sinalização de detalhe L1 ser segmentada, o número Ksig de bits de informação no bloco codificado é definido como sendo igual a ou menos do que Kldpc-Mouter. Em detalhes, quando a sinalização de detalhe L1 é segmentada com base em Kseg, uma vez que o comprimento de sinalização de detalhe L1 segmentada não excede Kseg, o comprimento da sinalização de detalhe L1 segmentada é definido como sendo igual a ou menos do que Kldpc-Mouter quando Kseg é definido como na Tabela 6 como a seguir.

[00344] Aqui, Mouter e Kldpc são como as tabelas 7 e 8 a seguir. Para a robustez suficiente, o valor de Kseg para o modo de sinalização de detalhe L1 1 pode ser definido como sendo Kldpc- Mouter-720.

[00345] Kseg para cada modo de sinalização de detalhe L1 pode ser definido como a Tabela 6 a seguinte. Neste caso, o segmentador 311 pode determinar Kseg de acordo com um modo correspondente na Tabela 6 a seguir. Tabela 6

[00346] Como ilustrado na FIG. 11, uma sinalização de detalhe L1 inteira pode ser formada da sinalização de detalhe L1 e do preenchimento de bits L1.

[00347] Neste caso, o segmentador 311 pode calcular um comprimento de um L1_PADDING field para a sinalização de detalhe L1, ou seja, o número L1D_PAD do preenchimento de bits L1 com base na seguinte Equação 18.

[00348] No entanto, calcular KL1D_PAD com base na seguinte Equação 18 é apenas um exemplo. Ou seja, o segmentador 311 pode calcular o comprimento do campo L1_PADDING para a sinalização de detalhe L1, ou seja, o número KL1D_PAD do preenchimento de bits L1 com base em valores KL1D_ex_pad e NL1D_FECFRAME. Como um exemplo, o valor de KL1D_PAD pode ser obtido com base na seguinte Equação 18. Ou seja, a seguinte Equação 18 é apenas um exemplo de um método para a obtenção de um valor KL1D_PAD, e, assim, outro método com base nos valores KL1D_ex_pad e NL1D_FECFRAME pode ser aplicado para obter um resultado equivalente.

[00349] Além disso, o segmentador 311 pode preencher o campo L1_PADDING com KL1D_PAD bits zero (ou seja, bits tendo um valor de 0). Portanto, como ilustrado na FIG. 11, os KL1D_PAD bits zero podem ser preenchidos no campo L1_PADDING.

[00350] Como tal, ao calcular o comprimento do campo L1_PADDING e o preenchimento de bits zero do comprimento calculado para o campo L1_PADDING, a sinalização de detalhe L1 pode ser segmentada na pluralidade de blocos formada do mesmo número de bits quando a sinalização de detalhe L1 é segmentada.

[00351] Em seguida, o segmentador 311 pode calcular um comprimento final KL1D da sinalização de detalhe L1 inteira incluindo o preenchimento de bits zero com base na seguinte Equação 19.

[00352] Além disso, o segmentador 311 pode calcular o número Ksig de bits de informação em cada um dos blocos NL1D_FECFRAME com base na seguinte Equação 20.

[00353] Em seguida, o segmentador 311 pode segmentar a sinalização de detalhe L1 pelo Ksig número de bits.

[00354] Em detalhes, como ilustrado na FIG. 11, quando o NL1D_FECFRAME é maior do que 1, o segmentador 311 pode segmentar a sinalização de detalhe L1 pelo número de Ksig bits para segmentar a sinalização de detalhe L1 nos blocos NL1D_FECFRAME.

[00355] Portanto, a sinalização de detalhe L1 pode ser segmentada em NL1D_FECFRAME blocos, e o número de bits de sinalização de detalhe L1 em cada um dos NL1D_FECFRAME blocos pode ser Ksig. Além disso, cada sinalização de detalhe L1 segmentada é codificada. Como um resultado codificado, um bloco codificado, ou seja, um quadro FEC é formado, de tal modo que o número de bits de sinalização de detalhe L1 em cada um de blocos NL1D_FECFRAME codificados pode ser Ksig.

[00356] No entanto, quando a sinalização de detalhe L1 não é segmentada, Ksig=KL1D_ex_pad.

[00357] Os blocos de sinalização de detalhe L1 segmentada podem ser codificados pelo seguinte procedimento.

[00358] Em detalhes, todos os bits de cada um dos blocos de sinalização de detalhe L1 tendo o tamanho Ksig podem ser misturados. Em seguida, cada um dos blocos de sinalização de detalhe L1 misturados pode ser codificado por concatenação do código externo BCH e o código interno LDPC.

[00359] Em detalhes, cada um dos blocos de sinalização de detalhe L1 é codificado em BCH, e, assim, Mouter (=168) bits de verificação de paridade em BCH pode ser adicionado aos Ksig bits de sinalização de detalhe L1 de cada bloco, e, em seguida, a concatenação dos bits de sinalização de detalhe L1 e os bits de verificação de paridade BCH de cada bloco podem ser codificados por um código 16K LDPC encurtado e perfurado. Os detalhes do código BCH e o código LDPC serão abaixo descritos. No entanto, as modalidades exemplares descrevem apenas um caso em que Mouter=168, mas é aparente que Mouter pode ser alterado em um valor apropriado dependendo do requisito de um sistema.

[00360] Os misturadores 211 e 312 misturam a sinalização básica L1 e a sinalização de detalhe L1, respectivamente. Em detalhes, os misturadores 211 e 312 podem randomizar a sinalização básica L1 e a sinalização de detalhe L1, e emitir a sinalização básica L1 randomizada e a sinalização de detalhe L1 para os codificadores BCH 212 e 313, respectivamente.

[00361] Neste caso, os misturadores 211 e 312 podem misturar os bits de informação por uma unidade de Ksig.

[00362] Ou seja, uma vez que o número de bits de sinalização básicos L1 transmitidos para o receptor 200 atraves de cada quadro é 200, o misturador 211 pode misturar os bits de sinalização básicos L1 por Ksig (=200).

[00363] Uma vez que o número de bits de sinalização básicos L1 transmitidos para o receptor 200 atraves de cada quadro varia, em alguns casos, a sinalização de detalhe L1 pode ser segmentada pelo segmentador 311. Além disso, o segmentador 311 pode emitir a sinalização de detalhe L1 formada de Ksig bits ou os blocos de sinalização de detalhe L1 segmentada ao misturador 312. Como um resultado, o misturador 312 pode misturar os bits de sinalização de detalhe L1 por cada Ksig que são emitidos a partir do segmentador 311.

[00364] Os codificadores BCH 212 e 313 realizam a codificação BCH na sinalização básica L1 e a sinalização de detalhe L1 para gerar os bits de verificação de paridade em BCH.

[00365] Em detalhes, os codificadores BCH 212 e 313 podem realizar a codificação BCH na sinalização básica L1 e a sinalização de detalhe L1 emitida a partir dos misturadores 211 e 313, respectivamente, para gerar os bits de verificação de paridade BCH, e emitir os bits codificados em BCH em que os bits de verificação de paridade BCH são adicionados a cada uma da sinalização básica L1 e a sinalização de detalhe L1 para os preenchedores de zero 213 e 314, respectivamente.

[00366] Por exemplo, os codificadores BCH 212 e 313 podem realizar a codificação BCH nos Ksig bits de entrada para gerar o Mouter (ou seja, Ksig=Kpayload) bits de verificação de paridade BCH e emitir os bits codificados BCH formados de Nouter (=Ksig+Mouter) bits para os preenchedores de zero 213 e 314, respectivamente.

[00367] Os parâmetros para a codificação BCH podem ser definidos como a Tabela 7 a seguir. Tabela 7

[00368] Entretanto, com referência às FIGs. 9 e 10, pode ser apreciado que os codificadores LDPC 214 e 315 podem ser dispostos depois dos codificadores BCH 212 e 313, respectivamente.

[00369] Portanto, a sinalização básica L1 e a sinalização de detalhe L1 podem ser protegidas pela concatenação do código externo BCH e o código interno LDPC.

[00370] Em detalhes, a sinalização básica L1 e a sinalização de detalhe L1 são codificados em BCH, e, assim, os bits de verificação de paridade BCH para a sinalização básica L1 são adicionados para a sinalização básica L1 e os bits de verificação de paridade BCH ára a sinalização de detalhe L1 são adicionados para a sinalização de detalhe L1. Além disso, a sinalização básica L1 concatenada e os bits de verificação de paridade BCH são adicionalmente protegidos por um código LDPC, e a sinalização de detalhe L1 concatenada e bits de verificação de paridade BCH podem ser adicionalmente protegidos por um código LDPC.

[00371] Aqui, é assumido que um código LDPC para a codificação LDPC é um código 16K LDPC, e, assim, nos codificadores BCH 212 e 213, um código BCH sistemático para Ninner=16200 (ou seja, o comprimento do código do código 16K LDPC é 16200 e uma palavra de código LDPC gerada pela codificação LDPC podem ser formados de 16200 bits) pode ser usado para realizar a codificação externa da sinalização básica L1 e a sinalização de detalhe L1.

[00372] Os preenchedores de zero 213 e 314 preenchem bits zero. Em detalhes, para o código LDPC, um número predeterminado de bits de paridade LDPC definido de acordo com uma taxa de código e um comprimento de código é requerido, e, assim, os preenchedores de zero 213 e 314 podem preencher bits zero para a codificação LDPC para gerar o número de bits predeterminado de paridade LDPC formados dos bits codificados em BCH e bits zero, e emitir os bits gerados para os codificadores LDPC 214 e 315, respectivamente, quando o número de bits codificados por BCH é menor do que o número de bits de informação LDPC. Quando o número de bits codificados por BCH é igual ao número de bits de informação LDPC, bits zero não são preenchidos.

[00373] Aqui, bits zero preenchidos pelos preenchedores de zero 213 e 314 são preenchidos para a codificação LDPC, e portanto, os bits zero preenchidos não são transmitidos para o receptor 200 por uma operação de encurtamento.

[00374] Por exemplo, quando o número de bits de paridade LDPC do código de 16K LDPC é Kldpc, na ordem para formar Kldpc bits de informação LDPC, bits zero são preenchidos.

[00375] Em detalhes, quando o número de bits codificados por BCH é Nouter, o número de bits de paridade LDPC do código de 16K LDPC é Kldpc, e Nouter < Kldpc, os preenchedores de zero 213 e 314 podem preencher os Kldpc-Nouter bits zero e usar os Nouter bits codificados por BCH como a porção restante dos bits de paridade LDPC para gerar os bits de paridade LDPC formados de Kldpc bits. No entanto, quando Nouter=Kldpc, bits zero não são preenchidos.

[00376] Para esta finalidade, os preenchedores de zero 213 e 314 podem ser bits de paridade LDPC dividos em uma pluralidade de grupos de bit.

[00377] Por exemplo, os preenchedores de zero 213 e 314 podem dividir os Kidpc bits de paridade LDPC em Ninfo_group(=Kldpc/360) grupos de bit com base na seguinte Equação 21 ou 22. Ou seja, os preenchedores de zero 2i3 e 3i4 pode dividir os bits de paridade LDPC na pluralidade de grupos de bit de modo que o número de bits incluídos em cada grupo de bit é 36o.

[00378] Nas Equações 21 e 22 acima, Zj representa um j° grupo de bit.

[00379] Os parâmetros Nouter, Kldpc, e Ninfo_group para o preenchimento de zero para a sinalização básica L1 e a sinalização de detalhe L1 podem ser definidos como mostrado na Tabela 8 a seguir. Neste caso, os preenchedores de zero 213 e 314 pode determinar parâmetros para o preenchimento de zero de acordo com um modo correspondendo como mostrado na Tabela 8 a seguir. Tabela 8

[00380] Além disso, para 0 < j <Ninfo_group, cada grupo de bit Zj como mostrado na FIG. 12 pode ser formado de 360 bits.

[00381] Em detalhes, FIG. 12 ilustra um formato de dados depois da sinalização básica L1 e a sinalização de detalhe L1 são, cada um, codificados em LDPC. Na FIG. 12, um LDPC FEC adicionado aos Kldpc bits de paridade LDPC representa os bits de paridade LDPC gerados pela codificação LDPC.

[00382] Com referência à FIG. 12, os Kldpc bits de paridade LDPC são divididos em Ninfo_group grupos de bits e cada grupo de bit pode ser formado de 360 bits.

[00383] Quando o número Nouter(=Ksig+Mouter) de bits codificados por BCH para a sinalização básica L1 e a sinalização de detalhe L1 é menos do que Kldpc, ou seja, Nouter(=Ksig+Mouter)< Kldpc, para a codificação LDPC, os Kldpc bits de paridade LDPC podem ser preenchidos com os Nouter bits codificados por BCH e os Kldpc-Nouter bits preenchidos de zero. Neste caso, os bits zero preenchidos não são transmitidos para o receptor 200.

[00384] Doravante, um procedimento de encurtamento realizado pelos preenchedores de zero 213 e 314 será descrito em mais detalhes.

[00385] Os preenchedores de zero 213 e 314 podem calcular o número de bits zero preenchidos. Ou seja, para ajustar o número de bits requeridos para a codificação LDPC, os preenchedores de zero 213 e 314 podem calcular o número de bits zero a serem preenchidos.

[00386] Em detalhes, os preenchedores de zero 213 e 314 podem calcular uma diferença entre o número de bits de paridade LDPC e o número de bits codificados por BCH como o número de bits zero preenchidos. Ou seja, para um determinado Nouter, os preenchedores de zero 213 e 314 podem calcular o número de bits zero preenchidos como Kldpc-Nouter.

[00387] Além disso, os preenchedores de zero 213 e 314 podem calcular o número de grupos de bit em que todos os bits são preenchidos. Ou seja, os preenchedores de zero 213 e 314 poem calcular o número de grupos de bit em todos os bits dentro do grupo de bit são preenchidos por bits zero.

[00388] Em detalhes, os preenchedores de zero 213 e 314 podem calcular o número Npad de grupos aos quais todos os bits são preenchidos com base na seguinte Equação 23 ou 24.

[00389] Em seguida, os preenchedores de zero 213 e 314 podem determinar grupos de bit em que bits zero são preenchidos entre a pluralidade de grupos de bit com base em um padrão de encurtamento, e pode preencher bits zero a todos os bits dentro de alguns dos determinados grupos de bit e alguns bits dentro dos demais grupos de bit.

[00390] Neste caso, o padrão de encurtamento do grupo de bit preenchido pode ser como definido na seguinte Tabela 9. Neste caso, os preenchedores de zero 213 e 314 pode determinar os padrões de encurtamento de acordo com um modo correspondente como mostrado na seguinte Tabela 9. Tabela 9

[00391] Aqui, πs(j) é um índice de um j° group de bit preenchido. Ou seja, o πs(j) representa uma ordem de padrão de encurtamento do j° grupo de bit. Além disso, Ninfo_group é o número de grupos de bit configurando os bits de informação LDPC.

[00392] Em detalhes, os preenchedores de zero 213 e 314 podem determinar os grupos de bit em todos os bits dentro do grupo de bit são preenchidos pelos bits zero com base no padrão de encurtamento, e preenchem bits zero para todos os bits dos grupos de bit. Ou seja, os preenchedores de zero 213 e 314 podem preencher bits zero a todos os bits de um πs(0)° grupo de bit, um πs(1)° grupo de bit,....um πs(Npad-1)° grupo de bit entre a pluralidade de grupos de bit com base no padrão de encurtamento.

[00393] Como tal, quando Npad não é 0, os preenchedores de zero 213 e 314 podem determinar uma lista dos Npad grupos de bit, ou seja, com base na Tabela 9 acima, e preenchem bits zero a todos os bits dentro do grupo de bit determinado.

[00394] No entanto, quando o Npad é 0, o procedimento acima exposto pode ser omitido.

[00395] Uma vez que o número de todos os bits zero preenchidos é Kldpc-Nouter e o número de bits zero preenchidos para os Npad grupos de bit é 360*Npad, os preenchedores de zero 213 e 314 podem adicionalmente preencher bits zero a Kldpc-Nouter-360xNpad bits de informação LDPC.

[00396] Neste caso, os preenchedores de zero 213 e 314 podem determinar um grupo de bit ao qual bits zero são adicionalmente preenchidos com base no padrão de encurtamento, e podem adicionalmente preencher bits zero de uma porção de cabeça do group de bit determinado.

[00397] Em detalhes, os preenchedores de zero 213 e 314 podem determinar como um grupo de bit ao qual bits zero são adicionalmente preenchidos com base no padrão de encurtamento, e podem adicionalmente preencher bits zero aos Kldpc-Nouter-360xNpad bits posicionados na porção de cabeça de . Portanto, os Kidpc-Nouter-3 60xNpad bits zero podem ser preenchidos de um primeiro bit do πs(Npad)° grupo de bit.

[00398] Como um resultado, para , bits zero podem ser adicionalmente preenchidos aos Kldpc-Nbch-3 60xNpad bits posicionados na porção de cabeça do

[00399] O exemplo acima descreve que Kldpc-Nouter-3 60xNpad bits zero são preenchidos de um primeiro bit do, que é apenas um exemplo. Portanto, a posição em que os bits zero são preenchidos em pode ser alterada. Por exemplo, os Kidpc- Nouter-3 60xNpad bits zero podem ser preenchidos a uma porção média ou uma última porção do ou podem ainda ser preenchidas em qualquer posição de

[00400] Em seguida, os preenchedores de zero 213 e 314 podem mapear os bits codificados por BCH para as posições em que bits zero não são preenchidos para configurar os bits de informação LDPC.

[00401] Portanto, os Nouter bits codificados por BCH são sequencialmente mapeados para as posições de bit em que bits zero nos Kldpc bits de paridade LDPC não são preenchidos, e, assim, os Kldpc bits de paridade LDPC podem ser formados dos Nouter bits codificados por BCH e os Kldpc-Nouter bits de informação.

[00402] Os bits zero preenchidos não são transmitidos para o receptor 200. Como tal, um procedimento de preenchimento dos bits zero ou um procedimento de preenchimento dos bits zero e, em seguida not transmitting os bits zero preenchidos para o receptor 200 may be called shortening.

[00403] Os codificadores LDPC 214 e 315 realizam codificação LDPC na sinalização básica L1 e na sinalização de detalhe L1, respectivamente.

[00404] Em detalhes, os codificadores LDPC 214 e 315 podem realizar a codificação em LDPC nos bits de paridade LDPC emitidos a partir dos preenchedores de zero 213 e 31 para gerar bits de paridade LDPC, e emitir uma palavra de código LDPC incluindo os bits de paridade LDPC e os bits de paridade LDPC ao permutador de paridades 215 e 316, respectivamente.

[00405] Ou seja, Kldpc bits emitidos a partir do preenchedor de zero 213 podem incluir Ksig bits de sinalização básico L1, Mouter (=Nouter-Ksig ) bits de verificação de paridade em BCH, e Kldpc-Nouter bits zero preenchidos, que podem configurar Kldpc bits de paridade LDPC para o codificador LDPC 214.

[00406] Além disso, os Kldpc bits emitidos de preenchedor de zero 314 podem incluir os Ksig bits de sinalização de detalhe L1, os Mouter (=Nouter-Ksig) bits de verificação de paridade BCH, e os (Kldpc-Nouter) bits zero preenchidos, que podem configurar os Kldpc bits de paridade LDPC para o codificador LDPC 315.

[00407] Neste caso, os codificadores LDPC 214 e 315 podem sistematicamente realizar a codificação LDPC nos Kldpc bits de paridade LDPC para gerar uma palavra de código LDPC formada de Ninner bits.

[00408] Nos modos básico L1 e os modos de detalhe L1 1 e 2, os codificadores LDPC 214 e 315 podem codificar a sinalização básica L1 e a sinalização de detalhe L1 em uma taxa de código de 3/15 para gerar 162°° bits de palavra de código de LDPC. Neste caso, os codificadores LDPC 214 e 315 podem realizar a codificação LDPC com base na Tabela 1 acima.

[00409] Além disso, nos modos de detalhe L1 3, 4, 5 6, e 7, o codificador LDPC 315 pode codificar a sinalização de detalhe L1 em uma taxa de código de 6/15 para gerar a palavra de código de LDPC de 162°° bits. Neste caso, o codificador LDPC 315 pode realizar a codificação LDPC que codifica com base na Tabela 3 acima.

[00410] A taxa de código e o comprimento de código para a sinalização básica L1 e a sinalização de detalhe L1 são mostrado na Tabela 5 acima, e o número de bits de paridade LDPC são como mostrado na Tabela 8 acima.

[00411] Os permutadores de paridades 215 e 316 realizam a permutação de paridade. Ou seja, os permutadores de paridades 215 e 316 podem realizar a permutação apenas nos bits de paridade LDPC entre os bits de paridade LDPC e os bits de paridade LDPC.

[00412] Em detalhes, os permutadores de paridades 215 e 316 podem realizar a permutação apenas nos bits de paridade LDPC nas palavras de código LDPC emitidas a partir dos codificadores LDPC 214 e 315, e emitir as palavras de código LDPC permutadas em paridade aos repetidores 216 e 317, respectivamente. O permutador de paridade 316 pode emitir a palavra de código LDPC permutada por paridade a um gerador de paridade adicional 319. Neste caso, o gerador de paridade adicional 319 pode usar a palavra de código LDPC permutada por paridade emitida a partir do permutador de paridade 316 para gerar bits de paridade adicionais.

[00413] Para esta finalidade, os permutadores de paridades 215 e 316 podem incluir um intercalador de paridade (não ilustrado) e um intercalador em grupo (não ilustrado).

[00414] Em primeiro lugar, o intercalador de paridade pode intercalar apenas os bits de paridade LDPC entre os bits de paridade LDPC e os bits de paridade LDPC configurando a palavra de código LDPC. No entanto, o intercalador de paridade pode realizar a intercalação de paridade apenas nos casos dos modos de detalhe L1 3, 4, 5, 6 e 7. Ou seja, uma vez que os modos de básico L1 e os modos de detalhe L1 1 e 2 incluem a intercalação de paridade como uma porção do processo de codificação de LDPC, nos modos básicos L1 e os modos de detalhe L1 1 e 2, o intercalador de paridade pode não realizar a intercalação de paridade.

[00415] No modo de realização da intercalação de paridade, o intercalador de paridade pode intercalar os bits de paridade LDPC com base na seguinte Equação 25.

[00416] Em detalhes, com base na Equação 25 acima, a palavra de código LDPC é intercalado por paridade pelo iercalador de paridade e uma saída do intercalador de paridade pode ser representado por

[00417] Uma vez que os modos básicos Li e os modos de detalhe Li i e 2 não usado o intercalador de paridade, uma saída do intercalador de paridade pode ser representada como a seguinte Equação 26.

[00418] O intercalador em grupo pode realizar uma intercalação em grupo na saída do intercalador de paridade.

[00419] Aqui, como descrito acima, a saída do intercalador de paridade pode ser uma palavra de código LDPC intercalada por paridade pelo intercalador de paridade ou pode ser uma palavra de código LDPC que não é intercalada por paridade pelo intercalador de paridade.

[00420] Portanto, quando a intercalação de paridade é realizada, o intercalador em grupo pode realizar a intercalação em grupo na palavra de código LDPC intercalada por paridade, e quando a intercalação de paridade não é realizada, o intercalador em grupo pode realizar a intercalação em grupo na palavra de código LDPC que não é intercalada por paridade.

[00421] Em detalhes, o intercalador em grupo pode intercalar a saída do intercalador de paridade em uma unidade de grupo de bit.

[00422] Para esta finalidade, o intercalador em grupo pode dividir uma palavra de código LDPC emitida a partir do intercalador de paridade em uma pluralidade de grupos de bit. Como um resultado, os bits de paridade LDPC emitidos a partir do intercalador de paridade podem ser divididos em uma pluralidade de grupos de bit.

[00423] Em detalhes, o intercalador em grupo pode dividir os bits codificados em LDPC emitidos a partir do intercalador de paridade em Ngroup(=Ninner/360) grupos de bit com base na seguinte Equação 27.

[00424] Na Equação 27 acima, Xj representa um j° grupo de bit.

[00425] A FIG. 13 ilustra um exemplo de dividir a palavra de código LDPC emitida a partir do intercalador de paridade em uma pluralidade de grupos de bit.

[00426] Com referência à FIG. 13, a palavra de código LDPC é dividida em Ngroup(=Ninner/360) grupos de bit, e cada grupo de bit Xj para 0 < j<Ngroup é formado de 3 60 bits.

[00427] Como um resultado, os bits de paridade LDPC formados de Kldpc bits podem ser divididos em Kldpc/360 grupos de bit e os bits de paridade LDPC formados de Ninner-Kldpc bits podem ser divididos em Ninner-Kldpc/360 grupos de bit.

[00428] Além disso, o intercalador em grupo realiza a intercalação em grupo na palavra de código LDPC emitida de intercalador de paridade.

[00429] Neste caso, o intercalador em grupo não realiza a intercalação nos bits de informação LDPC, e pode realizar a intercalação apenas nos bits de paridade LDPC para alterar a ordem da pluralidade de grupos de bit configurando os bits de paridade LDPC.

[00430] Como um resultado, os bits de paridade LDPC entre os bits LDPC podem não ser intercalados pelo intercalador em grupo, mas os bits de paridade LDPC entre os bits LDPC podem ser intercalados pelo intercalador em grupo. Neste caso, os bits de paridade LDPC podem ser intercalados em uma unidade de grupo.

[00431] Em detalhes, o intercalador em grupo pode realizar uma intercalação em grupo em uma palavra de código LDPC emitida a partir do intercalador de paridade com base na seguinte Equação 28.

[00432] Aqui, Xj representa um j° grupo de bit entre a pluralidade de grupos de bit configurando a palavra de código LDPC, ou seja, o j° grupo de bit antes da intercalação em grupo e Yj representa o j° grupo de bit intercalado por em grupo. Além disso, πp(j) representa uma ordem de permutação para a intercalação em grupo.

[00433] A ordem de permutação pode ser definida com base na seguinte Tabela 10 e Tabela 11. Aqui, a Tabela 10 mostra um padrão de intercalação em grupo de uma porção de paridade nos modos básicos L1 e os modos de detalhe L1 1 e 2, e a Tabela 11 mostra um padrão de intercalação em grupo de uma porção de paridade para os modos de detalhe L1 3, 4, 5, 6 e 7.

[00434] Neste caso, o intercalador em grupo pode determinar o padrão de intercalação em grupo de acordo com um modo correspondente mostrado nas seguintes Tabelas 10 e 11. Tabela 10 Tabela 11

[00435] Doravante, para o padrão intercalação em grupo no modo de detalhe L1 2 como um exemplo, uma operação do intercalador em grupo será descrito.

[00436] No modo de detalhe L1 2, o codificador LDPC 315 realiza a codificação LDPC em 3240 bits de paridade LDPC em uma taxa de código de 3/15 para gerar 12960 bits de paridade LDPC. Neste caso, uma palavra de código LDPC pode ser formada de 16200 bits.

[00437] Cada grupo de bit é formado de 360 bits, e como um resultado a palavra de código LDPC formada de 16200 bits é dividida em 45 grupos de bit.

[00438] Aqui, uma vez que o número dos bits de paridade LDPC é 3240 e o número dos bits de paridade LDPC é 12960, um 0° grupo de bit a um 8° grupo de bit corresponde aos bits de paridade LDPC e um 9° grupo de bit a um 44° grupo de bit corresponde aos bits de paridade LDPC.

[00439] Neste caso, o intercalador em grupo não realiza a intercalação nos grupos de bit configurando os bits de informação LDPC, ou seja, um 0° grupo de bit a um 8° grupo de bit com base na Equação 28 acima e a Tabela 10, mas pode intercalar os grupos de bit configurando os bits de paridade LDPC, ou seja, um 9° grupo de bit a um 44° grupo de bit em uma unidade de grupo para alterar uma ordem do 9° grupo de bit ao 44° grupo de bit.

[00440] Em detalhes, no modo de detalhe L1 2 na Tabela 1 acima, a Equação 28 acima pode ser representada como Y0=X0, Y1=X1, ..., Y7=X7, Y8=X8, Y9=Xπp(9)=X9, Y10=Xπp(10)=X31, Y11=Xπp(11)=X23, ...,Y42=Xπp(42)=X28, Y43=Xπp(43)=X39, Y44=Xπp(44)=X42.

[00441] Portanto, o intercalador em grupo não altera uma ordem do 0° grupo de bit ao 8° grupo de bit incluindo os bits de paridade LDPC, mas pode alterar uma ordem do 9° grupo de bit ao 44° grupo de bit incluindo os bits de paridade LDPC.

[00442] Em detalhes, o intercalador em grupo pode alterar a ordem dos grupos de bit a partir do 9° grupo de bit ao 44° grupo de bit de modo que o 9° grupo de bit está posicionado na 9a posição, o 31° grupo de bit está posicionado na 1Qa posição, o 23° grupo de bit está posicionado na 11a posição,..., o 28° grupo de bit está posicionado na 42a posição, o 39° grupo de bit está posicionado na 43a posição, o 42° grupo de bit está posicionado na 44a posição.

[00443] Como descrito abaixo, uma vez que os perfuradores 217 e 318 realizam a perfuração a partir do último bit de paridade, os grupos de bit de paridade podem ser arranjados em uma ordem inversa do padrão de perfuração pela permutação de paridade. Ou seja, o primeiro grupo de bit a ser perfurado está posicionado no último grupo de bit.

[00444] O exemplo acima exposto descreve que apenas os bits de paridade são intercalados, que é apenas um exemplo. Ou seja, os permutadores de paridades 215 e 316 pode ainda intercalar os bits de informação LDPC. Neste caso, os permutadores de paridades 215 e 316 podem intercalar os bits de paridade LDPC com a identidade e a saída dos bits de paridade LDPC tendo a mesma ordem antes da intercalação de modo que a ordem dos bits de paridade LDPC não seja alterada.

[00445] Os repetidores 216 e 317 podem repetir pelo menos alguns dos bits da palavra de código LDPC permutada por paridade em uma posição subsequente aos bits de informação LDPC, e emitir a palavra de código LDPC repetida, ou seja, os bits LDPC da palavra de código incluindo os bits de repetição, aos perfuradores 217 e 318. O repetidor 317 pode ainda emitir a palavra de código LDPC repetida para o gerador de paridade adicional 319. Neste caso, o gerador de paridade adicional 319 pode usar a palavra de código LDPC repetida para gerar os bits de paridade adicionais.

[00446] Em detalhes, os repetidores 216 e 317 podem repetir um número predeterminado de bits de paridade LDPC depois dos bits de informação LDPC. Ou seja, os repetidores 216 e 317 podem adicionar o número predeterminado dos bits de paridade LDPC repetidos depois dos bits de informação LDPC. Portanto, os bits de paridade LDPC repetidos são posicionados entre os bits de paridade LDPC e os bits de paridade LDPC dentro da palavra de código LDPC.

[00447] Portanto, uma vez que o número de bits predeterminado dentro da palavra de código LDPC depois da repetição pode ser repetido e adicionalmente transmitido para o receptor 200, a operação acima exposta pode ser referida como uma repetição.

[00448] O termo “adicionar” representa dispor os bits de repetição entre os bits de paridade LDPC e os bits de paridade LDPC de modo que os bits sejam repetidos.

[00449] A repetição pode ser realizada apenas no modo básico L1 1 e o modo de detalhe L1 1, e pode não ser realizada em outros modos. Neste caso, os repetidores 216 e 317 não realizam a repeticao e podem emitir a palavra de código LDPC permutada por paridade para os perfuradores 217 e 318.

[00450] Doravante, um método para a realizada da repetição será descrito em mais detalhes.

[00451] Os repetidores 216 e 317 podem calcular um número Nrepeat de bits adicionalmente transmitidos por uma palavra de código LDPC com base na seguinte Equação 29.

[00452] Na Equação 29 acima, C tem um número fixo e D pode ser um número inteiro ímpar. Com referência à Equação 29 acima, pode ser apreciado que o número de bits a ser repetido pode ser calculado multiplicando-se C por um determinado Nouter e adicionando D a este.

[00453] Os parâmetros C e D para a repetição podem ser selecionados com base na seguinte Tabela 12. Ou seja, os repetidores 216 e 317 podem determinar o C e D com base em um modo correspondente como mostrado na seguinte Tabela 12. Tabela 12

[00454] Além disso, os repetidores 216 e 317 podem repetir Nrepeat bits de paridade LDPC.

[00455] Em detalhes, quando Nrepeat ^ Nldpc_parity, os repetidores 216 e 317 podem adicionar primeiro Nrepeat bits dos bits de paridade LDPC permutados em paridade para os bits de paridade LDPC como ilustrado na FIG. 14. Ou seja, os repetidores 216 e 317 pode adicionar um primeiro bit de paridade LDPC entre os bits de paridade LDPC permutados por paridade como um Nrepeat° bit de paridade LDPC depois dos bits de informação LDPC.

[00456] Quando Nrepeat > Nidpc_paríty, os repetidores 216 e 317 podem adicionar os Nldpc_parity bits de paridade LDPC aos bits de paridade LDPC como ilustrado na FIG. 15, e podem adicionalmente adicionar um número Nrepeat-Nldpc_parity dos bits de paridade LDPC permutados por paridade aos Nldpc_parity bits de paridade LDPC que são primeiro adicionados. Ou seja, os repetidores 216 e 317 podem adicionar todos os bits de paridade LDPC permutados por paridade depois dos bits de paridade LDPC e adicionalmente adicionar o primeiro bit de paridade LDPC ao Nrepeat-Nidpc_paríty° bit de paridade LDPC entre os bits de paridade LDPC permutados por paridade depois dos bits de paridade LDPC que são primeiro adicionados.

[00457] Portanto, no modo básico de L1 1 e o modo de detalhe L1 1, os Nrepeat bits adicionais podem ser selecionados dentro da palavra de código LDPC e transmitidos.

[00458] Os perfuradores 217 e 318 podem perfurar alguns dos bits de paridade LDPC incluídos na palavra de código LDPC emitidos a partir dos repetidores 216 e 317, e emitir uma palavra de código LDPC perfurada (ou seja, os demais bits de palavra de código LDPC além dos bits perfurados e ainda referidos como uma palavra de código LDPC depois da perfuração) para os removedores de zero 218 e 321. Além disso, o perfurador 318 pode fornecer informações (por exemplo, o número e as posições de bits perfurados, etc.) sobre os bits de paridade LDPC perfurados para o gerador de paridade adicional 319. Neste caso, o gerador de paridade adicional 319 pode gerar bits de paridade adicionais com base nestes.

[00459] Como um resultado, depois de passar pela permutação de paridade, alguns bits de paridade LDPC podem ser perfurados.

[00460] Neste caso, os bits de paridade LDPC perfurados não são transmitidos em um quadro em que os bits de sinalização L1 são transmitidos. Em detalhes, os bits de paridade LDPC perfurados não são transmitidos em um quadro atual em que os bits de sinalização L1 são transmitidos, e em alguns casos, os bits de paridade LDPC perfurados podem ser transmitidos em um quadro antes do quadro atual, que será descrito com referência ao gerador de paridade adicional 319.

[00461] Para esta finalidade, os perfuradores 217 e 318 podem determinar o número de bits de paridade LDPC a serem perfurados por palavra de código LDPC e um tamanho de um bloco codificado.

[00462] Em detalhes, os perfuradores 217 e 318 podem calcular um número temporário Npunc_temp de bits de paridade LDPC a serem perfurados com base na seguinte Equação 30. Ou seja, um determinado para um determinado Nouter, os perfuradores 217 e 318 podem calcular o número temporário Npunc_temp de bits de paridade LDPC a serem perfurados com base na seguinte Equação 30.

[00463] Em referência à Equação 30 acima, o tamanho temporário de bits a serem perfurados pode ser calculado adicionando um inteiro constante B a um inteiro obtido de um resultado da multiplicação de um encurtamento do comprimento (ou seja, Kldpc- Nouter) por um valor A constante pré-definido. Na presente modalidade exemplar, é aparente que o valor A constante é definido em uma proporção do número de bits a serem perfurados para o número de bits a serem encurtados, mas pode ser variadamente definido de acordo com um requisito do sistema.

[00464] Aqui, o valor B é um valor que representa um comprimento de bits a serem perfurados mesmo quando o encurtamento do comprimento é 0, e, assim, representa um comprimento mínimo que os bits perfurados podem ter. Além disso, os valores A e B servem para ajustar uma taxa de código realmente transmitida. Ou seja, para preparar para um caso em que o comprimento de bits de informação, ou seja, o comprimento da sinalização L1 é cuto ou um caso em que o comprimento da sinalização L1 é longo, os valores A e B servem para ajustar a taxa de código realmente transmitida a ser reduzida.

[00465] O Kldpc acima, A e B são listados na seguinte Tabela 13 que mostra os parâmetros para a perfuração. Portanto, os perfuradores 217 e 318 podem determinar os parâmetros para a perfuração de acordo com um modo correspondente, como mostrado na seguinte 13. Tabela 13

[00466] Os perfuradores 217 e 318 podem calcular um tamanho temporário NFEC_temp de um bloco de código como mostrado na seguinte Equação 31. Aqui, o número Nldpc_parity de bits de paridade LDPC, de acordo com um modo correspondente é mostrado como a Tabela 13 acima.

[00467] Além disso, os perfuradores 217 e 318 podem calcular um tamanho NFEC de um bloco codificado como mostrado na seguinte Equação 32.

[00468] Na Equação 32 acima, nMOD é uma ordem de modulação. Por exemplo, quando a sinalização básica L1 e a sinalização de detalhe L1 são moduladas por QPSK, 16-QAM, 64-QAM ou 256-QAM, de acordo com um modo correspondente, nMOD pode ser 2, 4, 6 e 8 como mostrado na Tabela 13 acima. De acordo com a Equação 32 acima, NFEC pode ser um número inteiro múltiplo da ordem de modulação.

[00469] Além disso, os perfuradores 217 e 318 podem calcular o número Npunc de bits de paridade LDPC a serem perfurados com base na seguinte Equação 33.

[00470] Aqui, Npunc é 0 ou um número inteiro positivo. Além disso, NFEC é o número de bits de um bloco de informação que é obtido pela subtração de Npunc bits a serem perfurados de Nouter+Nldpc_parity bits obtidos pela realização da codificação BCH e a codificação LDPC em Ksig bits de informação. Ou seja, NFEC é o número de bits além daquele dos bits de repetição entre os bits realmente transmitidos, e pode ser chamado de o número de bits de palavra de código de LDPC encurtados e perfurados.

[00471] Com referência ao processo acima exposto, os perfuradores 217 e 318 multiplicam A pelo número de bits zero preenchidos, ou seja, um encurtamento do comprimento e adicionando B a um resultado para calcular o número temporário Npunc_temp de bits de paridade LDPC a serem perfurados.

[00472] Além disso, os perfuradores 217 e 318 calcula o número temporário NFEC_temp de bits de palavra de código LDPC para constituir uma palavra de código LDPC depois da perfuração e do encurtamento com base no Npunc_temp.

[00473] Em detalhes, os bits de paridade LDPC são codificados em LDPC, e os bits de paridade LDPC gerados pela codificação LDPC são adicionados aos bits de paridade LDPC para configurar a palavra de código LDPC. Aqui, os bits de paridade LDPC incluem os bits codificados por BCH em que a sinalização básica L1 e a sinalização de detalhe L1 são codificadas em BCH, e em alguns casos, podem, além disso, incluir os bits zero preenchidos.

[00474] Neste caso, uma vez que os bits zero preenchidos são codificados em LDPC, e, em seguida, não são transmitidos para o receptor 200, a palavra de código LDPC encurtada, ou seja, a palavra de código LDPC (ou seja, palavra de código LDPC encurtada) exceto que os bits zero preenchidos podem ser formados dos bits codificados por BCH e dos bits de paridade LDPC.

[00475] Portanto, os perfuradores 217 e 318 subtraem o número temporário de bits de paridade LDPC a serem perfurados de uma soma do número de bits codificados por BCH e o número de bits de paridade LDPC para calcular o NFEC_temp.

[00476] As palavras de código LDPC perfuradas e encurtadas (ou seja, bits de palavra de código LDPC restantes após a perfuração e encurtamento) são mapeadas aos símbolos de constelação por váriso esquemas de modulação como QPSK, 16-QAM, 64-QAM ou 256-QAM de acordo com um modo correspondente, e os símbolos de constelação podem ser transmitidos para o 200 por meio de um quadro.

[00477] Portanto, os perfuradores 217 e 318 determinam o número NFEC de bits de palavra de código LDPC para constituir a palavra de código LDPC após perfurar e encurtar com base em NFEC_temp, NFEC sendo um inteiro múltiplo da ordem de modulação e determinam o número Npunc de bits os quais previsão ser perfurados com base em bits de palavra de código LDPC após encurtamento para obter o NFEC.

[00478] Quando bits zero não são preenchidos, uma palavra de código LDPC pode ser formada de bits codificados por BCH e bits de paridade LDPC, e o encurtamento pode ser omitido.

[00479] Além disso, no modo básico L1 1 e o modo de detalhe L1 1, a repetição é realizada, e, assim, o número de bits encurtados e perfurados da palavra de código LDPC é igual a NFEC+Nrepeat.

[00480] Os perfuradores 217 e 318 podem perfurar os bits de paridade LDPC tanto quanto o número calculado.

[00481] Neste caso, os perfuradores 217 e 318 podem perfurar o último Npunc bits de todas as palavras de código LDPC. Ou seja, os perfuradores 217 e 318 podem perfurar os Npunc bits a partir dos últimos bits de paridade LDPC.

[00482] Em detalhes, quando a repetição não é realizada, a palavra de código LDPC permutada por paridade inclui apenas bits de paridade LDPC gerados pela codificação LDPC.

[00483] Neste caso, os perfuradores 217 e 318 podem perfurar os últimos Npunc bits de todas as palavras de código LDPC permutadas por paridade. Portanto, os Npunc bits a partir dos últimos bits de paridade LDPC entre os bits de paridade LDPC gerados pela codificação LDPC podem ser perfurados.

[00484] Quando a repetição é realizada, as palavras de código permutadas por paridade e repetidas incluem os bits de paridade LDPC repetidos e os bits de paridade LDPC gerados pela codificação LDPC.

[00485] Neste caso, os perfuradores 217 e 318 podem perfurar os últimos Npunc bits de todas as palavras de código LDPC permutadas por paridade e repetidas, respectivamente, como ilustrado nas FIGs. 16 e 17.

[00486] Em detalhes, os bits de paridade LDPC repetidos são posicionados entre os bits de paridade LDPC e os bits de paridade LDPC gerados pela codificação LDPC, e, assim, os perfuradores 217 e 318 podem perfurar os Npunc bits a partir dos últimos bits de paridade LDPC entre os bits de paridade LDPC gerados pela codificação LDPC, respectivamente.

[00487] Como tal, os perfuradores 217 e 318 podem perfurar os Npunc bits a partir dos últimos bits de paridade LDPC, respectivamente.

[00488] Npunc é 0 ou um número inteiro positivo e a repetição pode ser aplicada ao modo básico L1 1 e o modo de detalhe L1 1.

[00489] O exemplo acima exposto descreve que a repetição é realizada, e, em seguida, a perfuração é realizada, que é apenas um exemplo. Em alguns casos, depois da perfuração ser realizada, a repetição pode ser realizada.

[00490] O gerador de paridade adicional 319 pode selecionar os bits from os bits de paridade LDPC para gerar os bits de paridade adicional (AP).

[00491] Neste caso, os bits de paridade adicionais podem ser selecionados a partir dos bits de paridade LDPC gerados com base na sinalização de detalhe L1 transmitida em um quadro atual, e transmitida para o receptor 200 através de um quadro antes do quadro atual, ou seja, um quadro anterior.

[00492] Em detalhes, a sinalização de detalhe L1 é codificada em LDPC, e os bits de paridade LDPC gerados pela codificação LDPC são adicionados para a sinalização de detalhe L1 para configurar uma palavra de código LDPC.

[00493] Além disso, a perfuração e o encurtamento são realizados em uma palavra de código LDPC, e a palavra de código LDPC perfurada e encurtada pode ser mapeada para um quadro a ser transmitido para o receptor 200. Aqui, quando a repetição é realizada de acordo com um modo correspondente, a palavra de código LDPC perfurada e encurtada pode incluir os bits de paridade LDPC repetidos.

[00494] Neste caso, a sinalização de detalhe L1 que corresponde a cada quadro pode ser transmitida para o receptor 200 através de cada quadro, junto com os bits de paridade LDPC. Por exemplo, a palavra de código LDPC perfurada e encurtada incluindo a sinalização de detalhe L1 que corresponde a um (i-1)° quadro pode ser mapeado ao (i-1)° quadro a ser transmitido para o receptor 200, e a palavra de código LDPC perfurada e encurtada incluindo a sinalização de detalhe L1 que corresponde ao i° quadro pode ser mapeada ao i° quadro a ser transmitido para o receptor 200.

[00495] O gerador de paridade adicional 319 pode selecionar pelo menos alguns dos bits de paridade LDPC gerados com base na sinalização de detalhe L1 transmitida no i° quadro para gerar os bits de paridade adicionais.

[00496] Em detalhes, alguns dos bits de paridade LDPC gerados pela realização da codificação LDPC na sinalização de detalhe L1 são perfurados, e, em seguida, não são transmitidos para o receptor 200. Neste caso, o gerador de paridade adicional 319 pode selecionar pelo menos alguns dos bits de paridade LDPC perfurados entre os bits de paridade LDPC gerados pela realização da codificação LDPC na sinalização de detalhe L1 transmitida no i° quadro, assim, gerando os bits de paridade adicionais.

[00497] Além disso, o gerador de paridade adicional 319 pode selecionar pelo menos alguns dos bits de paridade LDPC a serem transmitidos para o receptor 200 através do i° quadro para gerar os bits de paridade adicionais.

[00498] Em detalhes, os bits de paridade LDPC incluídos na palavra de código LDPC perfurada e encurtada a ser mapeada para o i° quadro podem ser configurados de apenas os bits de paridade LDPC gerados pela codificação LDPC de acordo com um modo correspondente ou os bits de paridade LDPC gerados pela codificação LDPC e os bits de paridade LDPC repetidos.

[00499] Neste caso, o gerador de paridade adicional 319 pode selecionar pelo menos alguns dos bits de paridade LDPC incluídos na palavra de código LDPC perfurada e encurtada a ser mapeada ao i° quadro para gerar os bits de paridade adicionais.

[00500] Os bits de paridade adicionais podem ser transmitidos para o receptor 200 através do quadro antes do i° quadro, ou seja, o (i-1)° quadro.

[00501] Ou seja, o transmissor 100 pode não apenas transmitir a palavra de código LDPC perfurada e encurtada incluindo a sinalização de detalhe L1 correspondendo ao (i-1)° quadro, mas ainda transmitir os bits de paridade adicionais gerados com base na sinalização de detalhe L1 transmitida no i° quadro para o receptor 200 através do (i-1)° quadro.

[00502] Neste caso, o quadro em que os bits de paridade adicionais são transmitidos pode ser temporariamente o quadro mais anterior entre os quadros antes do quadro atual.

[00503] Por exemplo, os bits de paridade adicionais têm a mesma versão maior/menor de bootstrap como o quadro atual entre os quadros antes do quadro atual, e podem ser transmitidos em temporalmente o quadro mais anterior.

[00504] Em alguns casos, o gerador de paridade adicional 319 pode não gerar os bits de paridade adicionais.

[00505] Neste caso, o transmissor 100 pode transmitir a informação sobre se os bits de paridade adicionais para uma sinalização de detalhe L1 de um quadro seguinte são transmitidos através do quadro atual para o receptor 200 usando uma sinalização básica L1 transmitida através do quadro atual.

[00506] Por exemplo, o uso dos bits de paridade adicionais para a sinalização de detalhe L1 do quadro seguinte tendo a mesma versão maior/menor de bootstrap como o quadro atual pode ser sinalizado através de um campo L1B_L1_Detail_additional_parity_mode do parâmetro básico L1 do quadro atual. Em detalhes, quando o L1B_L1_Detail_additional_parity_mode no parâmetro básico L1 do quadro atual é definido como sendo '00', bits de paridade adicionais para a sinalização de detalhe L1 do quadro seguinte não são transmitidos no quadro atual.

[00507] Como tal, para adicionalmente aumentar a robustez da sinalização de detalhe L1, os bits de paridade adicionais podem ser transmitidos no quadro antes do quadro atual em que a sinalização de detalhe L1 do quadro atual é transmitida.

[00508] A FIG. 18 ilustra um em que os bits de paridade adicionais para a sinalização de detalhe L1 do i° quadro são transmitidos em um preâmbulo do (i-1)° quadro.

[00509] A FIG. 18 ilustra que a sinalização de detalhe L1 transmitida através do i° quadro é segmentada em blocos M pela segmentação e cada um dos blocos segmentados é codificado por FEC.

[00510] Portanto, M número de palavras de código LDPC, ou seja, uma palavra de código LDPC incluindo bits de paridade LDPC L1- D(i)_1 e a paridade de bits de paridade para L1-D(i)_1 para este,..., e uma palavra de código LDPC incluindo bits de paridade LDPC L1-D(i)_M e a paridade de bits de paridade para L1-D(i)_M para este são mapeados ao i° quadro a serem transmitidos para o receptor 200.

[00511] Neste caso, os bits de paridade adicionais gerados com base na sinalização de detalhe L1 transmitidos no i° quadro podem ser transmitidos para o receptor 200 através do (i-1)° quadro.

[00512] Em detalhes, os bits de paridade adicionais, ou seja, AP para L1-D(i)_1,...AP para L1-D(i)_M gerado com base na sinalização de detalhe L1 transmitida no i° quadro podem ser mapeados para o preâmbulo do (i-1)° quadro a ser transmitido para o receptor 200. Como um resultado da utilização dos bits de paridade adicionais, um ganho de diversidade para a sinalização L1 pode ser obtido.

[00513] Doravante, um método para a geração de bits de paridade adicionais será descrito em mais detalhes.

[00514] O gerador de paridade adicional 319 calcula um número temporário NAP_temp de bits de paridade adicionais com base na seguinte Equação 34.

[00515] Além disso, K representa uma proporção dos bits de paridade adicionais a uma metade de um número total de bits de um bloco de sinalização de detalhe L1 codificado transmitido (ou seja, bits configurando o bloco de sinalização de detalhe L1 repetido, perfurado, e tem os bits zero removidos (ou seja, encurtados)).

[00516] Neste caso, K corresponde a um campo L1B_L1_Detail_additional_parity_mode da sinalização básica L1. Aqui, um valor de L1B_L1_Detail_additional_parity_mode associado com a sinalização de detalhe L1 do i° quadro (ou seja, quadro (#i)) pode ser transmitido no (i-1)° quadro (ou seja, quadro (#i- 1)).

[00517] Como descrito acima, quando os modos de detalhe L1 são 2, 3, 4, 5, 6 e 7, uma vez que a repetição não é realizada, na Equação 34 acima, Nrepeat é 0.

[00518] Além disso, o gerador de paridade adicional 319 calcula o número NAP de bits de paridade adicionais com base na seguinte Equação 35. Portanto, o número NAP de bits de paridade adicionais pode ser um número inteiro múltiplo de uma ordem de modulação.

[00519] Aqui, é um número inteiro máximo que não é maior do que x. Aqui, nMOD é a ordem de modulação. Por exemplo, quando a sinalização de detalhe L1 é modulada por QPSK, 16-QAM, 64-QAM ou 256-QAM de acordo com um modo correspondente, o nMOD pode ser 2, 4, 6 ou 8, respectivamente.

[00520] Como tal, o número de bits de paridade adicionais a ser gerado pode ser determinado com base no número total de bits a serem transmitidos no quadro atual.

[00521] Em seguida, o gerador de paridade adicional 319 pode selecionar bits tanto quanto o número de bits calculado nos bits de paridade LDPC para gerar os bits de paridade adicionais.

[00522] Em detalhes, quando o número de bits de paridade LDPC perfurados é igual a ou maior do que o número de bits de paridade adicionais a ser gerado, o gerador de paridade adicional 319 pode selecionar bits tanto quanto o número calculado a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados para gerar os bits de paridade adicionais.

[00523] Quando o número de bits de paridade LDPC perfurados é menor do que o número de bits de paridade adicionais a ser gerado, o gerador de paridade adicional 319 pode primeiro selecionar todos os bits de paridade LDPC perfurados, e adicionalmente selecionar bits tanto quanto o número obtido pela subtração do número de bits de paridade LDPC perfurados a partir do número de bits de paridade adicionais a ser gerado, a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC incluídos na palavra de código LDPC, para gerar os bits de paridade adicionais.

[00524] Em detalhes, quando a repetição não é realizada, bits de paridade LDPC incluídos em uma palavra de código LDPC repetida são os bits de paridade LDPC gerados pela codificação LDPC.

[00525] Neste caso, o gerador de paridade adicional 319 pode primeiro selecionar todos os bits de paridade LDPC perfurados e adicionalmente selecionar os bits tanto quanto o número obtido pela subtração do número de bits de paridade LDPC perfurados a partir do número de bits de paridade adicionais, a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC gerados pela codificação LDPC, para gerar os bits de paridade adicionais.

[00526] Aqui, os bits de paridade LDPC gerados pela codificação LDPC são divididos em bits de paridade LDPC não perfurados e bits de paridade LDPC perfurados. Como um resultado, quando os bits são selecionados a partir do primeiro bit entre os bits de paridade LDPC gerados pela codificação LDPC, estes podem ser selecionados em uma ordem dos bits de paridade LDPC não perfurados e os bits de paridade LDPC perfurados.

[00527] Quando a repetição é realizada, os bits de paridade LDPC incluídos na palavra de código LDPC repetida são os bits de paridade LDPC repetidos e os bits de paridade LDPC gerados pela codificação. Aqui, os bits de paridade LDPC repetidos são posicionados entre os bits de paridade LDPC e os bits de paridade LDPC gerados pela codificação LDPC.

[00528] Neste caso, o gerador de paridade adicional 319 pode primeiro selecionar todos os bits de paridade LDPC perfurados e adicionalmente selecionar bits tanto quanto o número obtido pela subtração do número de bits de paridade LDPC perfurados a partir do número de bits de paridade adicionais, a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC repetidos para gerar os bits de paridade adicionais.

[00529] Aqui, quando bits são selecionados a partir do primeiro bit entre os bits de paridade LDPC repetidos, estes podem ser selecionados em uma ordem dos bits de repetição e os bits de paridade LDPC gerados pela codificação LDPC. Além disso, os bits podem ser selecionados em uma ordem dos bits de paridade LDPC não perfurados e os bits de paridade LDPC perfurados, dentro dos bits de paridade LDPC gerados pela codificação LDPC.

[00530] Doravante, os métodos para a geração de bits de paridade adicionais de acordo com as modalidades exemplares serão descritos em mais detalhes com referência às FIGs. 19 a 21.

[00531] As FIGs. 19 a 21 são diagramas para descrever os métodos para a geração de bits de paridade adicionais quando a repetição é realizada, de acordo com as modalidades exemplares. Neste caso, uma palavra de código LDPC repetida pode ser representada como ilustrado na FIG. 19.

[00532] Em primeiro lugar, quando NAP < Npunc, como ilustrado na FIG. 20, o gerador de paridade adicional 319 pode selecionar NAP bits a partir do primeiro bit de paridade LDPC entre bits de paridade LDPC perfurados para gerar os bits de paridade adicionais.

[00533] Portanto, para os bits de paridade adicionais, os bits de paridade LDPC perfurados podem ser selecionados. Ou seja, o gerador de paridade adicional 319 pode selecionar os NAP bits a partir do primeiro bit entre os bits de paridade LDPC perfurados para gerar os bits de paridade adicionais.

[00534] Quando NAP > Npunc, como ilustrado na FIG. 21, o gerador de paridade adicional 319 seleciona todos os bits de paridade LDpC perfurados.

[00535] portanto, for os bits de paridade adicionais, todos os bits de paridade LDPC perfurados podem ser selecionados.

[00536] Além disso, o gerador de paridade adicional 319 pode adicionalmente selecionar primeiro NAP-Npunc bits a partir dos bits de paridade LDPC incluindo os bits de paridade LDPC repetidos e os bits de paridade LDPC gerados pela codificação LDPC.

[00537] Ou seja, uma vez que os bits de paridade LDPC repetidos e os bits de paridade LDPC gerados pela codificação LDPC são sequencialmente arranjados, o gerador de paridade adicional 319 pode adicionalmente selecionar os NAP-Npunc bits de paridade a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC repetidos.

[00538] Portanto, para os bits de paridade adicionais, os bits de paridade LDPC podem ser adicionalmente selecionados.

[00539] Nete caso, o gerador de paridade adicional 319 pode adicionar os bits adicionalmente selecionados aos bits anteriormente selecionados para gerar os bits de paridade adicionais. Ou seja, como ilustrado na FIG. 21, o gerador de paridade adicional 319 pode adicionar os bits de paridade LDPC adicionalmente selecionados aos bits de paridade LDPC perfurados para gerar os bits de paridade adicionais.

[00540] Como um resultado, para os bits de paridade adicionais, podem ser selecionados.

[00541] Como tal, quando o número de bits perfurado é igual a ou maior do que o número de bits de paridade adicionais a ser gerado, os bits de paridade adicionais podem ser gerados por meio da seleção de bits entre os bits perfurados com base na ordem de perfuração. Por outro lado, em outros casos, os bits de paridade adicionais podem ser gerados por meio da seleção de todos os bits perfurados e os NAP-Npunc bits de paridade.

[00542] Uma vez que Nrepeat=0 quando a repetição não é realizada, o método para a geração de bits de paridade adicionais quando a repetição não é realizada é a mesma que o caso em which Nrepeat=0 nas FIGs. 19 a 21.

[00543] Os bits de paridade adicionais podem ser intercalados por bit, e podem ser mapeados para a constelação. Neste caso, a constelação para os bits de paridade adicionais pode ser gerada pelo mesmo método como a constelação para os bits de sinalização de detalhe L1 transmitidos no quadro atual, em que os bits de sinalização de detalhe L1 são repetidos, perfurados, e têm os bits zero removidos. Além disso, como ilustrado na FIG. 18, depois de serem mapeados para constelação, os bits de paridade adicionais podem ser adicionados depois do bloco de sinalização de detalhe L1 em um quadro antes do quadro atual em que a sinalização de detalhe L1 do quadro atual é transmitida.

[00544] O gerador de paridade adicional 319 pode emitir os bits de paridade adicionais a um desmultiplexador de bit 323.

[00545] Como descrito acima em relação às Tabelas 10 e 11, o padrão de intercalação em grupo que define a ordem de permutação pode ter dois padrões: um primeiro padrão e um segundo padrão.

[00546] Em detalhes, uma vez que o valor B da Equação 30 acima representa o comprimento mínimo dos bits de paridade LDPC a serem perfurados, o número de bits predeterminado pode ser sempre perfurado dependendo do valor B independentemente do comprimento da sinalização de entrada. Por exemplo, no modo de detalhe L1 2, uma vez que B=6036 e o grupo de bit é formado de 360 bits, mesmo quando o encurtamento do comprimento é 0, pelo menos grupos de bit são sempre perfurados.

[00547] Neste caso, uma vez que a perfuração é realizada a partir do último bit de paridade LDPC, o número predeterminado de grupos de bit de um último grupo de bit entre a pluralidade de grupos de bit configurando os bits de paridade LDPC intercalados em grupo podem ser sempre perfurados independentemente do encurtamento do comprimento.

[00548] Por exemplo, no modo de detalhe L1 2, os últimos 16 grupos de bit entre 36 grupos de bit configurando os bits de paridade LDPC intercalados em grupo podem ser sempre perfurados.

[00549] Como um resultado, alguns dos padrões de intercalação em grupo que definem a ordem de permutação representam os grupos de bit a serem sempre perfurados, e portanto, o padrão de intercalação em grupo pode ser dividido em dois padrões. Em detalhes, um padrão que define os grupos de bit restantes além dos grupos de bit a serem sempre perfurados no padrão de intercalação em grupo é referido como o primeiro padrão, e o padrão que define os grupos de bit a serem sempre perfurados é referido como o segundo padrão.

[00550] Por exemplo, no modo de detalhe L1 2, uma vez que o padrão de intercalação em grupo é definido como a Tabela 10 acima, um padrão que representa os índices de grupos de bit que não são intercalados por em grupo e posicionados em um 9° grupo de bit a um 28° grupo de bit depois da intercalação em grupo, ou seja, Y9=Xπp(9)=X9, Y10=Xπp(10) =X31, Y11=Xπp(11)=X23, ..., Y26=Xπp(26)=X17, Y27=Xπp(27)=X35, Y28=Xπp(28)=X21 pode ser o primeiro padrão, e um padrão que representa os de grupos de bit que não são intercalados por em grupo e posicionados em um 29° grupo de bit a um 44° grupo de bit deopis da intercalação em grupo, ou seja, Y29=Xπp(29)=X20, Y30=Xπp(30)=X24, Y31=Xπp(31)=X44, ..., Y42=Xπp(42)=X28, Y43=Xπp(43)=X39, Y44=Xπp(44)=X42 pode ser o segundo padrão.

[00551] Como descrito acima, o segundo padrão define grupos de bit a serem sempre perfurados em um quadro atual independentemente do encurtamento do comprimento, e o primeiro padrão define grupos de bit adicionalmente a serem perfurados conforme o encurtamento do comprimento é longo, tal que o primeiro padrão pode ser usado para determinar os bits de paridade LDPC a serem transmitidos no quadro atual depois da perfuração.

[00552] Em detalhes, de acordo com o número de bits de paridade LDPC a serem perfurados, além dos bits de paridade LDPC a serem sempre perfurados, mais bits de paridade LDPC podem adicionalmente ser perfurados.

[00553] Por exemplo, no modo de detalhe L1 2, quando o número de bits de paridade LDPC a serem perfurados é 7200, 20 grupos de bit precisam ser perfurados, e, assim, quatro (4) grupos de bit precisam ser adicionalmente perfurados, além dos 16 grupos de bit a serem sempre perfurados.

[00554] Neste caso, os quatro (4) grupos de bit adicionalmente perfurados correspondem aos grupos de bit posicionados nas 25a até 28 a posições depois da intercalação em grupo, e uma vez que estes grupos de bit são determinados de acordo com o primeiro padrão, ou seja, pertencem ao primeiro padrão, o primeiro padrão pode ser usado para determinar the os grupos de bit perfurados.

[00555] Ou seja, quando os bits de paridade LDPC são perfurados mais do que um valor mínimo dos bits de paridade LDPC a serem perfurados, cujos grupos de bit são adicionalmente perfurados é determinado de acordo com quais grupos de bit são posicionados depois dos grupos de bit a serem sempre perfurados. Como um resultado, de acordo com uma direção de perfuração, o primeiro padrão que define os grupos de bit posicionados depois dos grupos de bit a serem sempre perfurados pode ser considerado como determinando os grupos de bit perfurados.

[00556] Ou seja, como no exemplo acima exposto, quando o número de bits de paridade LDPC a serem perfurados é 7200, em adição aos 16 grupos de bit a serem sempre perfurados, quatro (4) grupos de bit, ou seja, os grupos de bit posicionados nas 28a, 27a, 26a, e 25a posições, depois a intercalação em grupo é realizada, são adicionalmente perfurados. Aqui, os grupos de bit posicionados na 25a a 28a posições depois da intercalação em grupo são determinados de acordo com o primeiro padrão.

[00557] Como um resultado, o primeiro padrão pode ser considerado como sendo usado para determinar os grupos de bit a serem perfurados. Além disso, os demais bits de paridade LDPC além dos bits de paridade LDPC perfurados são transmitidos através do quadro atual, e portanto, o primeiro padrão pode ser considerado como sendo usado para determinar os grupos de bit transmitidos no quadro atual.

[00558] O segundo padrão pode ser usado para determinar os bits de paridade adicionais a serem transmitidos no quadro anterior.

[00559] Em detalhes, uma vez que os grupos de bit determinados a serem sempre perfurados são sempre perfurados, e, em seguida, não são transmitidos no quadro atual, estes grupos de bit precisam ser posicionados apenas onde os bits são sempre perfurados depois da intercalação em grupo. Portanto, não é importante em quais posições destes grupos de bit estão posicionados depois da intercalação em grupo.

[00560] Por exemplo, no modo de detalhe L1 2, grupos de bit posicionados nas 20a, 24a, 44a, ..., 28a, 39a e 42a posições antes da intercalação em grupo precisam ser posicionados apenas em um 29° grupo de bit a um 44° grupo de bit depois da intercalação em grupo. Portanto, não é importante em quais posições destes grupos de bit estão posicionados.

[00561] Como tal, o segundo padrão que define grupos de bit a serem sempre perfurados é usado para identificar grupos de bit a serem perfurados. Portanto, definir uma ordem entre os grupos de bit no segundo padrão é irrelevante na perfuração, e, assim, o segundo padrão que define grupos de bit a serem sempre perfurados pode ser considerado como não sendo usado para a perfuração.

[00562] No entanto, para a determinação de bits de paridade adicionais, as posições dos grupos de bit a serem sempre perfurados dentro destes grupos de bit precisam ser consideradas.

[00563] Em detalhes, uma vez que os bits de paridade adicionais são gerados por meio da seleção de bits tanto quanto um número predeterminado a partir do primeiro bit entre os bits de paridade LDPC perfurados, os bits incluídos em pelo menos alguns dos grupos de bit a serem sempre perfurados podem ser selecionados como pelo menos alguns dos bits de paridade adicionais dependendo do número de bits de paridade LDPC perfurados e o número de bits de paridade adicionais a serem gerados.

[00564] Ou seja, quando os bits de paridade adicionais são selecionados sobre o número de grupos de bit definido de acordo com o primeiro padrão, uma vez que os bits de paridade adicionais são sequencialmente selecionados a partir da porção inicial do segundo padrão, a ordem dos grupos de bit que pertencem ao segundo padrão é importante em termos de seleção dos bits de paridade adicionais. Como um resultado, o segundo padrão que define grupos de bit a serem sempre perfurados pode ser considerado como sendo usado para determinar os bits de paridade adicionais.

[00565] Por exemplo, no modo de detalhe L1 2, o número total de bits de paridade LDPC é 12960 e o número de grupos de bit a serem sempre perfurados é 16.

[00566] Neste caso, o segundo padrão pode ser usado para gerar os bits de paridade adicionais dependendo de se um valor obtido pela subtração do número de bits de paridade LDPC a serem perfurados a partir do número de todos os bits de paridade LDPC e adicionando o resultado da subtração ao número de bits de paridade adicionais a ser gerado excede 7200. Aqui, 7200 é o número de bits de paridade LDPC exceto os grupos de bit a serem sempre perfurados, entre os grupos de bit configurando os bits de paridade LDPC. Ou seja, 7200=(36-16)x360.

[00567] Em detalhes, quando o valor obtido pela subtração acima e a adição é igual a ou menos do que 7200, ou seja, 12960-Npunc+NAP < 7200, os bits de paridade adicionais podem ser gerados de acordo com o primeiro padrão.

[00568] No entanto, quando o valor obtido pela subtração acima e a adição exceede 7200, ou seja, 12 960-Npunc+NAP> 7200, os bits de paridade adicionais podem ser gerados de acordo com o primeiro padrão e o segundo padrão.

[00569] Em detalhes, quando 12960-Npunc+NAP > 7200, para os bits de paridade adicionais, os bits incluídos no grupo de bit posicionado em uma 28a posição a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados podem ser selecionados, e bits incluídos no grupo de bit posicionado em uma posição predeterminado de uma 29a posição podem ser selecionados.

[00570] Aqui, o grupo de bit ao qual o primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados pertence e o grupo de bit (ou seja, quando sendo sequencialmente selecionado a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados, um grupo de bit ao qual os bits de paridade LDPC finalmente selecionados pertencem) em uma posição predeterminada pode ser determinado dependendo do número de bits de paridade LDPC perfurados e o número de bits de paridade adicionais a ser gerado.

[00571] Neste caso, o grupo de bit posicionado na 28a posição a partir do primeiro bit de paridade LDPC entre os bits de paridade LDPC perfurados é determinado de acordo com o primeiro padrão, e o grupo de bit posicionado na posição predeterminada a partir da 29a posição é determinado de acordo com o segundo padrão.

[00572] Como um resultado, os bits de paridade adicionais são determinados de acordo com o primeiro padrão e o segundo padrão.

[00573] Como tal, o primeiro padrão pode ser usado para determinar bits de paridade adicionais a serem gerados bem como bits de paridade LDPC a serem perfurados, e o segundo padrão pode ser usado para determinar os bits de paridade adicionais a serem gerados e os bits de paridade LDPC a serem sempre perfurados independentemente do número de bits de paridade a serem perfurados por meio dos perfuradores 217 e 318.

[00574] O exemplo acima exposto descreve que o padrão de intercalação em grupo inclui o primeiro padrão e o segundo padrão, que é apenas para conveniência de explicação em termos de perfuração e a paridade adicional. Ou seja, o padrão de intercalação em grupo pode ser considerado como um padrão sem ser dividido no primeiro padrão e o segundo padrão. Neste caso, a intercalação em grupo pode ser considerada como sendo realizada com um padrão tanto para perfuração como paridade adicional.

[00575] Os valores usados no exemplo acima exposto como o número de bits de paridade LDPC perfurados são apenas valores exemplares.

[00576] Os removedores de zero 218 e 321 podem remover bits zero preenchidos pelos preenchedores de zero 213 e 314 a partir das palavras de código LDPC emitidas a partir dos perfuradores 217 e 318, e emitir os demais bits aos desmultiplexadores de bit 219 e 322.

[00577] Aqui, a remoção não apenas remove os bits zero preenchidos, mas ainda pode incluir emitir os demais bits além dos bits zero preenchidos nas palavras de código LDPC.

[00578] Em detalhes, os removedores de zero 218 e 321 podem remover Kldpc-Nouter bits zero preenchidos pelos preenchedores de zero 213 e 314. Portanto, os Kldpc-Nouter bits zero preenchidos são removidos, e, assim, podem não ser transmitidos para o receptor 200.

[00579] Por exemplo, como ilustrado na FIG. 22, é assumido que todos os bits de um primeiro grupo de bit, a quatro grupos de bit, um quinto grupo de bit, um sétimo grupo de bit, e um oitavo grupo de bit entre a pluralidade de grupos de bit configurando uma palavra de código LDPC são preencheidos por bits zero, e alguns bits do segundo grupo de bit são preenchidos por bits zero.

[00580] Neste caso, os removedores de zero 218 e 321 podem remover os bits zero preenchidos para o primeiro grupo de bit, o segundo grupo de bit, o quarto grupo de bit, o quinto grupo de bit, o sétimo grupo de bit, e o oitavo grupo de bit.

[00581] Como tal, quando bits zero são removidos, como ilustrado na FIG. 22, uma palavra de código LDPC formada de Ksig bits de informação (ou seja, Ksig bits básicos de sinalização básica L1 e Ksig bits de sinalização de detalhe L1), 168 bits de verificação de paridade BCH (ou seja, BCH FEC), e Ninner -Kldpc-Npunc ou Ninner-Kldpc-Npunc+Nrepeat bits de paridade podem permanecer.

[00582] Ou seja, quando a repetição é realizada, os comprimentos de todas as palavras de código LDPC se tornam NFEC+Nrepeat. Aqui, NFEC=Nouter+Nldpc_parity-Npunc. No entanto, em um modo em que a repetição não é realizada, os comprimentos de todas as palavras de código LDPC se tornam NFEC.

[00583] Os dexmultiplexadores de bit 219 e 322 podem intercalr os bits emitidos a partir dos removedores de zero 218 e 321, desmultiplexar os bits itnercalados, e, em seguida emitir os mesmos aos mapeadores de constelação 221 e 324.

[00584] Para esta finalidade, os desmultiplexadores de bit 219 e 322 podem incluir um intercalador em bloco (não ilustrado) e um desmultiplexador (não ilustrado).

[00585] Em primeiro lugar, um esquema de intercalação em bloco realizado no intercalador de bloco é illustrated na FIG. 23.

[00586] Em detalhes, os bits do comprimento NFEC ou NFEC+Nrepeat deopis dos bits zero serem removidos podem ser serialmente escritos em modo de coluna no intercalador de bloco. Aqui, o número de colunas do intercalador de bloco é equivalente à ordem de modulação e o número de linhas é NFEc/nMOD ou (NFEc+Nrepeat)/nMOD.

[00587] Além disso, em uma operação de leitura, os bits para um símbolo de constelação podem ser sequencialmente lidos em uma direção de linha a ser entrada ao desmultiplexador. A operação pode ser continuada para a última linha da coluna.

[00588] Ou seja, os NFEC ou (NFEC+Nrepeat) bits podem ser escritos em uma pluralidade de colunas em uma direção da coluna a partir da primeira linha da primeira coluna, e os bits escritos na pluralidade de colunas são sequencialmente lidos a partir da primeira linha para a última linha da pluralidade de colunas em uma direção da linha. Neste caso, os bits lidos na mesma linha podem configurar um símbolo de modulação.

[00589] O desmultiplexador pode desmultiplexar os bits emitidos a partir do intercaldor de bloco.

[00590] Em detalhes, os desmultiplexador podem desmultiplexar cada um dos grupos de bit intercalados por bloco, ou seja, os bits emitidos enquanto sendo lidos na mesma linha do intercalador de bloco dentro do grupo de bit bit-by-bit, antes de os bits serem mapeados para a constelação.

[00591] Neste caso, duas regras de mapeamento podem estar presentes de acordo com uma ordem de modulação.

[00592] Em detalhes, quando QPSK é usado para a modulação, uma vez que a confiabilidade de bits dentro de um símbolo de constelação é a mesma, o desmultiplexador não realiza a operação de desmultiplexação em um grupo de bit. Portanto, o grupo de bit lido e emitido a partir do intercalador de bloco pode ser mapeado a um símbolo QPSK sem a operação de desmultiplexação.

[00593] No entanto, quando modulação de ordem alta é usada, o desmultiplexador pode realizar demultiplexação em um grupo de bit lido e emitido do intercalador de bloco com base na seguinte Equação 36. Ou seja, um grupo de bit pode ser mapeado para u símbolo QAM dependendo da seguinte Equação 36.

[00594] Na Equação 36 acima, % representa uma operação de módulo, e nMOD é uma ordem de modulação.

[00595] Além disso, i é um índice de grupo de bit que corresponde a um índice da linha do intercalador de bloco. Ou seja, uma emissão de grupo de bit Sdemux_out(i) mapeada a cada um dos símbolos QAM pode ser mudado por cíclico em um Sdemux_in(i) de acordo com um índice i de grupo de bit.

[00596] A FIG. 24 ilustra um exemplo da realização da desmultiplexação de bit na constelação 16 não uniforme (16-NUC), ou seja, NUC 16-QAM. A operação pode ser continuada até que todos os grupos de bit sejam lidos no intercalador de bloco.

[00597] O desmultiplexador de bit 323 pode realizar a mesma operação, como as operações realizadas pelos desmultiplexadores de bit 219 e 322, nos bits de paridade adicionais emitidos a partir do gerador de paridade adicional 319, e emitir os bits intercalados em bloco e desmultiplexados para o mapeador de constelação 325.

[00598] Os mapeadores de constelação 221, 324 e 325 podem mapear os bits emitidos a partir dos desmultiplexadores de bit 219, 322 e 323 para os símbolos de constelação, respectivamente.

[00599] Ou seja, cada um dos mapeadores de constelação 221, 324 e 325 pode mapear o Sdemux_out(i) a uma palavra de célula usando constelação de acordo com um modo correspondente. Aqui, o Sdemux_out(i) pode ser configurado de bits tendo o mesmo número que a ordem de modulação.

[00600] Em detalhes, os mapeadores de constelação 221, 324 e 325 podem mapear bits emitidos a partir dos desmultiplexadores de bit 219, 322 e 323 aos símbolos de constelação usando QPSK, 16- QAM, 64-QAM, o 256-QAM, etc., de acordo com um modo correspondente.

[00601] Neste caso, os mapeadores de constelação 221, 324 e 325 podem usar o NUC. Ou seja, os mapeadores de constelação 221, 324 e 325 podem usar NUC 16-QAM, NUC 64-QAM ou NUC 256-QAM. O esquema de modulação aplicado para a sinalização básica L1 e a sinalização de detalhe L1 de acordo com um modo correspondente é mostrado na Tabela 5 acima.

[00602] O transmissor 100 pode mapear os símbolos de constelação a um quadro e transmitir os símbolos mapeados para o receptor 200.

[00603] Em detalhes, o transmissor 100 pode mapear os símbolos de constelação que correspondem a cada um de sinalização básica L1 e a sinalização de detalhe L1 emitidas a partir dos mapeadores de constelação 221 e 324, e mapear os símbolos de constelação que correspondem aos bits de paridade adicionais emitidos a partir do mapeador de constelação 325 a um símbolo preâmbulo de um quadro.

[00604] Neste caso, o transmissor 100 pode mapear os bits de paridade adicionais gerados com base na sinalização de detalhe L1 transmitida no quadro atual a um quadro antes do quadro atual.

[00605] Ou seja, o transmissor 100 pode mapear a bits LDPC da palavra de código incluindo a sinalização básica L1 que corresponde eo (i-1)° quadro ao (i-1)° quadro, mapear os bits LDPC da palavra de código incluindo a sinalização de detalhe L1 que corresponde ao (i-1)° quadro ao (i-1)° quadro, e adicionalmente mapear os bits de paridade adicionais gerados selecionados a partir dos bits de paridade LDPC gerados com base na sinalização de detalhe L1 que corresponde ao i° quadro ao (i- 1)° quadro e pode transmitir os bits mapeados para o receptor 200.

[00606] Além disso, o transmissor 100 pode mapear os dados para os símbolos de dados do quadro em adição à sinalização L1 e transmitir o quadro incluindo a sinalização L1 e os dados para o receptor 200.

[00607] Neste caso, uma vez que as sinalizações L1 incluem informação da informação sobre os dados, a sinalização sobre os dados mapeados para cada um dos dados pode ser mapeada para um perâmbulo de um quadro correspondente. Por exemplo, o transmissor 100 pode mapear a sinalização L1 incluindo a informação de informação sobre os dados mapeados ao the i° quadro ao i° quadro.

[00608] Como um resultado, o receptor 200 pode usar a sinalização obtida a partir do quadro para receber os dados a partir do quadro correspondente para o processamento.

[00609] As FIGs. 25 e 26 são diagramas de bloco para descrever uma configuração de um receptor de acordo com uma modalidade exemplar.

[00610] Em detalhes, como ilustrado na FIG. 25, o receptor 200 pode incluir um desmapeador de constelação 2510, um multiplexador 2520, um insersor da proporção de probabilidade de log (LLR) 2530, um combinador LLR 2540, um despermutador de paridade 2550, um decodificador LDPC 2560, um removedor de zero 2570, um decodificador BCH 2580, e um desmisturador 2590 para processar a sinalização básica L1.

[00611] Além disso, como ilustrado na FIG. 26, o receptor 200 pode incluir demapeadores de constelação 2611 e 2612, multiplexadores 2621 e 2622, um inseridor LLR 2630, um combinador LLR 2640, um depermutador de paridade 2650, um decodificador LDPC 2660, um removerdor de zero 2670, um decodificador BCH 2680, um demisturador 2690 e um dessegmentador 2695 para processar a sinalização de detalhe L1.

[00612] Aqui, os componentes ilustrados nas FIGs. 25 e 26 que realizam as funcoes que correspondem às funções dos componentes ilustrados nas FIGs. 42 e 43, respectivamente, que é apenas um exemplo, e em alguns casos, alguns dos componentes podem ser omitidos e alterados e outros componentes podem ser adicionados.

[00613] O receptor 200 pode adquirir sincronização de quadro usando um bootstrap de um quadro e recebe a sinalização básica L1 de um preâmbulo do quadro usando a informação para o processamento da sinalização básica L1 incluida no bootstrap.

[00614] Além disso, o receptor 200 pode receber a sinalização de detalhe L1 a partir do preâmbulo usando a informação para o processamento da sinalização de detalhe L1 incluido na sinalização básica L1, e receber dados de transmissão requeridos por um usuário de símbolos de dados do quadro usando a sinalização de detalhe L1.

[00615] Portanto, o receptor 200 pode determinar um modo de usado no transmissor 100 para processar a sinalização básica L1 e a sinalização de detalhe L1, e processar um sinal recebido a partir do transmissor 100 de acordo com um modo determinado para receber a sinalização básica L1 e a sinalização de detalhe L1. Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre parâmetros usados no transmissor 100 para processar a sinalização de acordo com os modos correspondentes.

[00616] Como tal, a sinalização básica L1 e a sinalização de detalhe L1 podem ser sequencialmente adquiridas a partir do preâmbulo. Ao descrever as FIGs. 25 e 26, os componentes que realizam as funções comuns serão descritos em conjunto para conveniência de explicação.

[00617] Os desmapeadores de constelação 2510, 2611 e 2612 desmodula um sinal recebido a partir do transmissor 100.

[00618] Em detalhes, os desmapeadores de constelação 2510, 2611 e 2612 são componentes que correspondem aos mapeadores de constelação 221, 324 e 325 do transmissor 100, respectivamente, e podem desmodular o sinal recebido a partir do transmissor 100 e gerar os valores que correspondem aos bits transmitidos a partir do transmissor 100.

[00619] Ou seja, como descrito acima, o transmissor 100 mapeia uma palavra de código LDPC incluindo a sinalização básica L1 e a palavra de código LDPC incluindo a sinalização de detalhe L1 para o preâmbulo de um quadro e transmite a palavra de código LDPC mapeada para o receptor 200. Além disso, em alguns casos, o transmissor 100 pode mapear bits de paridade adicionais para o preâmbulo de um quadro e transmitir os bit mapeados para o receptor 200.

[00620] Como um resultado, os desmapeadores de constelação 2510 e 2611 podem gerar os valores que correspondem aos bits LDPC da palavra de código incluindo a sinalização básica L1 e os bits LDPC da palavra de código incluindo a sinalização de detalhe L1. Além disso, o desmapeador de constelação 2612 pode gerar valores que correspondem aos bits de paridade adicionais.

[00621] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre um esquema de modulação usado pelo transmissor 100 para modular a sinalização básica L1, a sinalização de detalhe L1, e os bits de paridade adicionais de acordo com os modos correspondentes. Portanto, os desmapeadores de constelação 2510, 2611 e 2612 podem desmodular o sinal recebido a partir do transmissor 100 de acordo com os modos correspondentes para gerar os valores que correspondem aos bits LDPC da palavra de código e os bits de paridade adicionais.

[00622] O valor que corresponde a um bit transmitido a partir do transmissor 100 é um valor calculado com base na probabilidade que o bit recebido é 0 e 1, e em vez disso, a própria probabilidade pode ser ainda usada como um valor value que corresponde a cada bitO valor pode ainda ser uma proporção de probabilidade (LR) ou um valor de LLR como outro exemplo.

[00623] Em detalhes, um valor de LR pode representar uma proporção de probabilidade que um bit transmitido a partir do transmissor 100 é 0 e a probabilidade de que o bit seja 1, e um valor de LLR pode representar um valor obtido tomando um log na probabilidade que o bit transmitido a partir do transmissor 100 seja 0 e a probabilidade de que o bit é 1.

[00624] O exemplo acima exposto usa o valor de LR ou o valor de LLR, que é apenas um exemplo. De acordo com outra modalidade exemplar, o próprio sinal recebido, ao invés do que o valor de LR ou LLR, pode ainda ser usado.

[00625] Os multiplexadores 2520, 2621 e 2622 realizam a multiplexação nos valores de LLR emitidos a partir dos desmapeadores de constelação 2510, 2611 e 2612.

[00626] Em detalhes, os multiplexadores 2520, 2621 e 2622 são componentes que correspondem aos desmultiplexadores de bit 219, 322 e 323 do transmissor 100, e podem realizar as operações que correspondem às operações dos desmultiplexadores de bit 219, 322 e 323, respectivamente.

[00627] Para esta finalidade, o receptor 200 pode previamente armazer a informação sobre parâmetros usados para o transmissor 100 para realizar a desmultiplexação e intercalação de bloco. Portanto, os multiplexadores 2520, 2621 e 2622 podem realizar de forma reversa as operações de desmultiplexação e intercalação de bloco dos desmultiplexadores de bit 219, 322 e 323 no valor de LLR value que corresponde a uma palavra de célula para multiplexar o valor de LLR que corresponde à palavra de célula em uma unidade de bit.

[00628] Os insersores de LLR 2530 e 2630 podem inserir os valores de LLR para a perfuração e o encurtamento dos bits nos valores de LLR emitidos a partir dos multiplexadores 2520 e 2621, respectivamente. Neste caso, os insersores de LLR 2530 e 2630 podem inserir os valores de LLR predeterminados entre os valores de LLR emitidos a partir dos multiplexadores 2520 e 2621 ou uma porção de cabeça ou uma porção de extremidade dos mesmos.

[00629] Em detalhes, os insersores de LLR 2530 e 2630 são componentes que correspondem aos removedores de zero 218 e 321 e os perfuradores 217 e 318 do transmissor 100, respectivamente, e podem realizar as operações que correspondem às operações dos removedores de zero 218 e 321 e os perfuradores 217 e 318, respectivamente.

[00630] Em primeiro lugar, os insersores LLR 2530 e 2630 podem inserir valores LLR que corresponde aos bits zero em uma posição em que os bits zero em uma palavra de código LDPC são preenchidos. Neste caso, os valores LLR que correspondem aos bits zero preenchidos, ou seja, os bits zero encurtados podem ser “ ou -“. No entanto, “ ou -“ são um valor teórico, mas podem, realmente, ser um valor máximo ou um valor mínimo do valor LLR usado no receptor 200.

[00631] Para esta finalidade, o receptor 200 pode previamente armazenar informação sobre parâmetros e/ou padrões usados para o transmissor 100 para preencher os bits zero de acordo com os modos correspondentes. Portanto, os insersores de LLR 2530 e 2630 podem determinar as posições em que os bits zero nas palavras de código LDPC são preenchidos de acordo com os modos correspondentes, e inserem os valores de LLR que correspondem aos bits zero encurtados nas posições correspondentes.

[00632] Além disso, os insersores de LLR 2530 e 2630 podem inserir os valores de LLR que correspondem ais bits perfurados nas posições dos bits perfurados na palavra de código LDPC. Neste caso, os valores de LLR que correspondem aos bits perfurados podem ser 0.

[00633] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre os parâmetros e/ou padrões usados para o transmissor 100 para realizar a perfuração de acordo com modos correspondentes. Portanto, os insersores de LLR 2530 e 2630 podem determinar os comprimentos dos bits de paridade LDPC perfurados de acordo com os modos correspondentes, e inserir os values LLR correspondentes posições em que os bits de paridade LDPC são perfurados.

[00634] Quando os bits de paridade adicionais selecionados a partir dos bits perfurados entre os bits de paridade adicionais, o insersor de LLR 2630 pode inserir os valores de LLR que correspondem aos bits de paridade adicionais recebidos, não um valor de LLR '0' para o bit perfurado, nas posições dos bits perfurados.

[00635] Os combinadores de LLR 2540 e 2640 podem combinar, ou seja, uma soma dos valores de LLR emitidos a partir dos insersores de LLR 2530 e 2630 e o valor de LLR emitido a partir do multiplexador 2622. No entanto, os combinadores de LLR 2540 e 2640 servem para atualizar os valores de LLR para bits específicos em valores mais corretos. No entanto, os valores de LLR para os bits específicos podem ainda ser decodificados a partir dos valores de LLR recebidos sem os combinadores de LLR 2540 e 2640, e portanto, em alguns casos, os combinadores de LLR 2540 e 2640 podem ser omitidos.

[00636] Em detalhes, o combinador de LLR 2540 é um componente que corresponde ao repetidor 216 do transmissor 100, e pode realizar uma operação que corresponde à operação do repetidor 216. Alternativamente, o combinador de LLR 2640 é um componente que corresponde ao repetidor 317 e o gerador de paridade adicional 319 do transmissor 100, e pode realizar as operações que correspondem às operações do repetidor 317 e o gerador de paridade adicional 319.

[00637] Em primeiro lugar, os combinadores de LLR 2540 e 2640 podem combinar os valores de LLR que correspondem aos bits de repetição com outros valores de LLR. Aqui, os outros valores de LLR podem ser bits que são uma base de geração dos bits de repetição pelo transmissor 100, ou seja, os valores de LLR para os bits de paridade LDPC selecionados como o objeto repetido.

[00638] Ou seja, como descrito acima, o transmissor 100 seleciona os bits a partir dos bits de paridade LDPC e repete os bits selecionados entre os bits de paridade LDPC e os bits de paridade LDPC gerados pela codificação LDPC, e transmite os bits de repetição para o receptor 200.

[00639] Como um resultado, os valores de LLR para os bits de paridade LDPC podem ser formados dos valores de LLR para os bits de paridade LDPC repetidos e os valores de LLR para os bits de paridade LDPC não repetidos, ou seja, os bits de paridade LDPC gerados pela codificação LDPC. Portanto, os combinadores de LLR 2540 e 2640 podem combinar os valores de LLR para os mesmos bits de paridade LDPC.

[00640] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre parâmetros usados para o transmissor 100 para realizar a repetição de acordo com modos correspondentes. Como um resultado, os combinadores de LLR 2540 e 2640 podem determinar os comprimentos dos bits de paridade LDPC repetidos, determinam as posições dos bits que são uma base da repetição, e combinam os valores de LLR para os bits de paridade LDPC repetidos com os valores de LLR para os bits de paridade LDPC que são uma base da repetição e gerados pela codificação LDPC.

[00641] Por exemplo, como ilustrado nas FIGs. 27 e 28, os combinadores de LLR 2540 e 2640 podem combinar os valores de LLR para os bits de paridade LDPC repetidos com os valores de LLR para os bits de paridade LDPC que são uma base da repetição e gerados pela codificação LDPC.

[00642] Quando bits de paridade LPDC são repetidos n vezes, os combinadores de LLR 2540 e 2640 podem combinar os valores de LLR para os bits na mesma posição em n vezes ou menos.

[00643] Por exemplo, a FIG. 27 ilustra um caso em que alguns dos bits de paridade LDPC além dos bits perfurados são repetidos uma vez. Neste caso, os combinadores de LLR 2540 e 2640 podem combinar os valores de LLR para os bits de paridade LDPC repetidos com os valores de LLR para os bits de paridade LDPC gerados pela codificação LDPC, e, em seguida, emitir os valores de LLR combinados ou emitir os valores de LLR para os bits de paridade LDPC repetidos recebidos ou os valores de LLR para os bits de paridade LDPC gerados repetidos pela codificação LDPC sem combinar os mesmos.

[00644] Como outro exemplo, a FIG. 28 ilustra um caso em que alguns dos bits de paridade LDPC transmitidos, que não são perfurados, são repetidos duas vezes, a porção restante é repetida uma vez, e os bits de paridade LDPC perfurados são repetidos uma vez.

[00645] Neste caso, os combinadores de LLR 2540 e 2640 podem processar a porção restante e os bits perfurados que são repetidos uma vez pelo mesmo esquema como descrito acima. No entanto, os combinadores LLR 2540 e 2640 podem processar a porção repetida duas vezes como a seguir. Neste caso, para conveniência de descrição, uma das duas porções geradas pela repetica de alguns dos bits de paridade LDPC duas vezes é referido como uma primeira porção e a outra é referida como a segunda porção.

[00646] Em detalhes, os combinadores de LLR 2540 e 2640 podem combinar os valores de LLR para cada uma da primeira e segunda porções com os valores de LLR para os bits de paridade LDPC. Alternativamente, os combinadores de LLR 2540 e 2640 podem combinar os valores de LLR para a primeira porção com os valores de LLR para os bits de paridade LDPC, combinar os valores de LLR para a segunda porção com os valores de LLR para os bits de paridade LDPC, ou combinar os valores de LLR para a primeira porção com os valores de LLR para a segunda porção. Alternativamente, os combinadores de LLR 2540 e 2640 podem emitir os valores de LLR para a primeira porção, os valores de LLR para a segunda porção, os valores de LLR para as demais porções, e bits perfurados, sem separar a combinação.

[00647] Além disso, o combinador de LLR 2640 pode combinar os valores de LLR que correspondem aos bits de paridade adicionais com outros valores de LLR. Aqui, os outros valores de LLR podem ser os bits de paridade LDPC que são uma base da geração dos bits de paridade adicionais pelo transmissor 100, ou seja, os valores de LLR para os bits de paridade LDPC selecionados para a geração dos bits de paridade adicionais.

[00648] Ou seja, como descrito acima, o transmissor 100 pode mapear os bits de paridade adicionais para a sinalização de detalhe L1 transmitida em um quadro atual a um quadro anterior e transmitir os bits mapeados para o receptor 200.

[00649] Neste caso, os bits de paridade adicionais podem incluir bits de paridade LDPC que são perfurados e não são transmitidos no quadro atual, e em alguns casos, podem, além disso, incluir os bits de paridade LDPC transmitidos no quadro atual.

[00650] Como um resultado, o combinador de LLR 2640 pode combinar os valores de LLR para os bits de paridade adicionais recebidos através do quadro atual com os valores de LLR inseridos nas posições dos bits de paridade LDPC perfurados na palavra de código LDPC recebida através do quadro seguinte e os valores de LLR para os bits de paridade LDPC recebidos através do quadro seguinte.

[00651] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre parâmetros e/ou padrões usados para o transmissor 100 para gerar os bits de paridade adicionais de acordo com modos correspondentes. Como um resultado, o combinador de LLR 2640 pode determinar os comprimentos dos bits de paridade adicionais, determinar as posições dos bits de paridade LDPC que são uma base de geração dos bits de paridade adicionais, e combinar os valores de LLR para os bits de paridade adicionais com os valores de LLR para os bits de paridade LDPC que são uma base de geração dos bits de paridade adicionais.

[00652] Os despermutadores de paridade 2550 e 2650 podem despermutar os valores de LLR emitidos a partir dos combinadores de LLR 2540 e 2640, respectivamente.

[00653] Em detalhes, os despermutadores de paridade 2550 e 2650 são componentes que correspondem aos permutadores de paridade 215 e 316 do transmissor 100, e podem realizar as operações que correspondem às operações dos permutadores de paridade 215 e 316, respectivamente.

[00654] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre parâmetros e/ou padrões usados para o transmissor 100 para realizar intercalação em grupo e intercalação de paridade de acordo com modos correspondentes. Portanto, os despermutadores de paridade 2550 e 2650 pode reversamente realizar as operações de intercalação em grupo e de intercalação de paridade dos permutadores de paridade 215 e 316 sobre os valores de LLR que correspondem aos bits LDPC da palavra de código, ou seja, realizar as operações de intercalação inversa em grupo e intercalação inversa de paridade para realizar a despermutação de paridade sobre os valores de LLR que correspondem aos bits LDPC da palavra de código LDPC, respectivamente.

[00655] Os decodificadores de LDPC 2560 e 2660 podem realizar a descodificação LDPC com base nos valores de LLR emitidos a partir dos despermutadores de paridade 2550 e 2650, respectivamente.

[00656] Em detalhes, os decodificadores de LDPC 2560 e 2660 são componentes que correspondem aos codificadores de LDPC 214 e 315 do transmissor 100 e podem realizar as operações que correspondem às operações dos codificadores de LDPC 214 e 315, respectivamente.

[00657] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre parâmetros usados para o transmissor 100 para realizar a codificação LDPC de acordo com modos correspondentes. Portanto, os decodificadores LDPC 2560 e podem realizar a descodificação LDPC com base nos valores de LLR emitidos a partir dos despermutadores de paridade 2550 e 2650 de acordo com os modos correspondentes.

[00658] Por exemplo, os decodificadores de LDPC 2560 e 2660 podem realizar a decodificação LDPC com base nos valores de LLR emitidos a partir dos despermutadores de paridade 2550 e 2650 por decodificação iterativa com base em um algoritmo do produto da soma e emitir bits corrigidos dos erros dependendo da decodificação LDPC.

[00659] Os removedores de zero 2570 e 2670 podem remover os bits zero a partir dos bits emitidos a partir dos decodificadores LDPC 2560 e 2660, respectivamente.

[00660] Em detalhes, os removedores de zero 2570 e 2670 são componentes que correspondem aos preenchedores de zero 213 e 314 do transmissor 100, e podem realizar as operações que correspondem às operações dos preenchedores de zero 213 e 314, respectivamente.

[00661] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre parâmetros e/ou padrões usados para o transmissor 100 para preencher os bits zero de acordo com modos correspondentes. Como um resultado, os removedores de zero 2570 e 2670 podem remover os bits zero preenchidos pelos preenchedores de zero 213 e 314 a partir dos bits emitidos a partir dos decodificadores LDPC 2560 e 2660, respectivamente.

[00662] Os decodificadores de BCH 2580 e 2680 podem realizar a decodificação de BCH nos bits emitidos a partir dos removedores de zero 2570 e 2670, respectivamente.

[00663] Em detalhes, os decodificadores de BCH 2580 e 2680 são componentes que correspondem aos codificadores de BCH 212 e 313 do transmissor 100, e podem realizar as operações que correspondem às operações dos codificadores BCH 212 e 313, respectivamente.

[00664] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre parâmetros usados para o transmissor 100 para realizar codificação BCH. Como um resultado, os decodificadores de BCH 2580 e 2680 podem corrigir os erros ao realizar a decodificação BCH nos bits emitidos a partir dos removedores de zero 2570 e 2670 e emitir os bits corrigidos para erro.

[00665] Os desmisturadores 2590 e 2690 podem desmiturar os bits emitidos a partir dos decodificadores BCH 2580 e 2680, respectivamente.

[00666] Em detalhes, os demisturadores 2590 e 2690 são componentes que correspondem aos misturadores 211 e 312 do transmissor 100, e podem realizar as operações que correspondem às operações dos misturadores 211 e 312.

[00667] Para esta finalidade, o receptor 200 pode previamente armazenar informação sobre parâmetros usados para o transmissor 100 para realizar a mistura. Como um resultado, os demisturadores 2590 e 2690 podem descodificar os bits emitidos a partir dos decodificadores de BCH 2580 e 2680 e emitir os mesmo, respectivamente.

[00668] Como um resultado, a sinalização básica L1 transmitida a partir do transmissor 100 pode ser recuperada. Além disso, quando o transmissor 100 não realiza a segmentação na sinalização de detalhe L1, a sinalização de detalhe L1 transmitida a partir do transmissor 100 pode ainda ser recuperada.

[00669] No entanto, quando o transmissor 100 realiza a segmentação na sinalização de detalhe L1, o segmentador reverso 2695 pode segmentar reversamente os bits emitidos a partir do desmisturador 2690.

[00670] Em detalhes, o segmentador reverso 2695 é um componente que corresponde ao segmentador 311 do transmissor 100, e pode realizar uma operação que corresponde à operação do segmentador 311.

[00671] Para esta finalidade, o receptor 200 pode previamente armazenar a informação sobre os parâmetros usados para o transmissor 100 para realizar a segmentação. Como um resultado, o segmetnador reverso 2695 pode combinar os bits emitidos a partir do desmisturador 2690, ou seja, os segmentos para a sinalização de detalhe L1 para recuperar a sinalização de detalhe L1 antes da segmentação.

[00672] A informação sobre o comprimento da sinalização L1 é fornecida como ilustrado na FIG. 29. Portanto, o receptor 200 pode calcular o comprimento da sinalização de detalhe L1 e o comprimento dos bits de paridade adicionais.

[00673] Com referência à FIG. 29, uma vez que a sinalização básica L1 fornece informação sobre células totais de detalhe L1, o receptor 200 precisa calcular o comprimento da sinalização de detalhe L1 e os comprimentos dos bits de paridade adicionais.

[00674] Em detalhes, quando L1B_L1_Detail_additional_parity_mode da sinalização básica L1 não é 0, uma vez que a informação de determinado L1B_L1_Detail_total_cells representa um comprimento de célula total (=NL1_detail_total_cells), o receptor 200 pode calcular o comprimento NL1_detail_cells da sinalização de detalhe L1 e o comprimento NAP_total_cells dos bits de paridade adicionais com base nas equações seguintes 37 a 40.

[00675] Neste caso, com base nas Equações 37 a 39, um valor de NAP_total_cells pode ser obtido com base em um valor NL1_detail_total_cells que pode ser obtido a partir da informação sobre o L1B_L1_Detail_total_cells da sinalização básica L1, NFEC, o NLID_FECFRAME, e a ordem de modulação n . Como um exemplo, NAP_total_cells pode ser calculado com base na seguinte Equação 40.

[00676] Uma síntaxe, e semântica de campo do campo de sinalização básica L1 são como a seguinte Tabela 14. Tabela 14

[00677] Como um resultado, o receptor 200 pode realizar uma operação de um receptor para os bits de paridade adicionais em um quadro seguinte com base nos bits de paridade adicionais transmitidos à célula NAP_total_cells entre as células de detalhe L1 recebidas.

[00678] A FIG. 30 é fluxograma para descrever um método para gerar, por um transmissor, uma paridade adicional de acordo com uma modalidade exemplar.

[00679] Em seguida, bits de paridade são gerados pela codificação de bits de entrada (S2810).

[00680] Em seguida, os bits de paridade são intercalados e uma pluralidade de grupos de bit configurando os bits de paridade intercalados são intercalados por em grupo com base em um padrão de intercalação em grupo incluindo um primeiro padrão e um segundo padrão para realizar permutação de paridade (S2820).

[00681] Além disso, alguns dos bits de paridade permutados por paridade são perfurados (S2830), e pelo menos alguns dos bits de paridade perfurados são selecionados para gerar bits de paridade adicionais a serem transmitidos em um quadro anterior (S2840).

[00682] Aqui, os bits de paridade adicionais são determinados dependendo do primeiro padrão e o segundo padrão, o primeiro padrão é um padrão usado para determinar os bits de paridade a serem transmitidos em um quadro atual permanecendo após a perfuração, e o segundo padrão é um padrão usado para determinar os bits de paridade adicionais a serem transmitidos no quadro anterior.

[00683] Em detalhes, o segundo padrão representa os grupos de bit a serem sempre perfurados entre a pluralidade de grupos de bit, os bits de paridade adicionais podem ser gerados por meio da seleção pelo menos alguns dos bits incluídos nos grupos de bit sempre a serem perfurados dependendo da ordem dos grupos de bit a serem sempre perfurados determinados dependendo do segundo padrão.

[00684] Em operação S2820, a pluralidade de grupos de bit configurando os bits de paridade intercalados com base na Equação 11 acima pode ser intercalado em grupo. Neste caso, a ordem de permutação para o segundo padrão pode ser determinada com base na Tabela 4 acima.

[00685] Nas operações S2810, 6480 bits de entrada podem ser codificados em uma taxa de código de 6/15 para gerar 9720 bits de paridade. Neste caso, uma palavra de código LDPC em que alguns dos bits de paridade são perfurados pode ser mapeada para os símbolos de constelação por 64-QAM a serem transmitidos para o receptor.

[00686] Os métodos detalhados para a geração de bits de paridade adicionais são descritos axima, e, assim, as descrições em duplicata são omitidas.

[00687] Um meio legível em computador não transitório em que um programa que realiza os vários métodos descritos acima é armazenado pode ser fornecido de acordo com uma modalidade exemplar. O meio legível em computador não transitório não é um meio que armazena os dados neste por um tempo, como um registrador, um cache, uma memória, ou semelhantes, mas significa um meio que pelo menos armazena, de modo parcial, os dados neste e é legível por um dispositivo como um microprocessador. Em detalhes, vários aplicativos ou programas descritos acima podem ser armazenados em um meio legível por computador não transitório como um disco compacto (CD), um disco versátil digital (DVD), um disco rígido, um disco Blu-ray, um barramento serial universal (USB), um cartão de memória, uma memória apenas de leitura (ROM), ou semelhantes.

[00688] Pelo menos um dos componentes, elementos, módulos ou unidades representadas por um bloco, como ilustrado nas FIGs. 1, 9, 10, 25 e 26 pode ser incorporado como vários números de estruturas de hardware, software e/ou firmware que executam as respectivas funções descritas acima, de acordo com uma modalidade exemplar. Por exemplo, pelo menos um destes componentes, elementos, módulos ou unidades pode usar uma estrutura de circuito direta, como uma memória, um processador, um circuito lógico, uma tabela de consulta, etc. que pode executar as respectivas funções através dos controles de um ou mais microprocessadores ou outros aparelhos de controle. Ainda, pelo menos um destes componentes, elementos, módulos ou unidades pode ser especificamente incorporado por um módulo, um programa, ou uma parte de código, que contém uma ou mais instruções executáveis para a realização de funções lógicas especificada, e exedcutadas por um ou mais microprocessadores ou outros aparelhos de controle. Além disso, pelo menos um destes componentes, elementos, módulos ou unidades podem, além disso, incluir ou ser implementados por um processador como uma unidade de processamento central (CPU) que realiza as funções respectivas, um microprocessador ou semelhantes. Dois ou mais destes componentes, elementos, módulos ou unidades podem ser combinados em um único componente, elemento, módulo, ou unidade que realiza todas as operações ou funções dos dois ou mais componentes, elementos, módulos ou unidades. Além disso, pelo menos parte das funções de pelo menos um destes componentes, elementos, módulos ou unidades pode ser realizado por outro destes componentes, Elementos, módulos ou unidades. Além disso, embora um barramento não seja ilustrado nos diagramas de bloco acima, a comunicação entre os componentes, elementos, módulos ou unidades pode ser realizada através do barramento. Aspectos funcionais destas modalidades exemplares podem ser implementados em algoritmos que executam em um ou mais processadores. Além disso, os componentes, elementos, módulos ou unidades represetnados por um bloco ou etapas de processamento podem empregar qualquer número de técnicas da técnica relacionada para a configuração eletrônica, o processamento de sinal e/ou controle, processamento de dados e semelhantes.

[00689] Embora as modalidades exemplares do conceito da invenção tenham sido ilustras aqui acima, o conceito da invenção não é limitado pelas modalidades exemplares acima mencionada, mas pode ser variadamente modificadas pelos especialistas na técnica à qual o conceito da invenção sem se afastar do escopo e do espírito do conceito da invenção, tal como divulgado nas reivindicações em anexo. Por exemplo, as modalidades exemplares são descritas na relação com a codificação e descodificação em BCH e a codificação e a descodificação em LDPC. No entanto, estas modalidades não limitam o conceito da invenção a apenas uma codificação e descodificação em particular, e por sua vez, o conceito da invenção pode ser aplicado aos diferentes tipos de codificação e descodificação com as modificações necessárias. Estas modificações devem ser ainda entendidas como estando dentro do escopo do conceito da invenção. Aplicabilidade Industrial – Texto Livre de Listagem de Sequências -

Claims

1. MÉTODO DE TRANSMISSÃO DE SINAL DE RADIODIFUSÃO DE UM APARELHO DE TRANSMISSÃO DE SINAL DE RADIODIFUSÃO QUE PODE SER OPERADO EM UM MODO DENTRE UMA PLURALIDADE DE MODOS, o método caracterizado pelo fato de que compreende: codificar bits de informação compreendendo bits de entrada para gerar bits de paridade com base em um código de verificação de paridade de baixa densidade (LDPC) tendo uma taxa de código do modo sendo 6/15 e um comprimento de código do modo sendo 16200 bits; intercalar os bits de paridade; dividir uma palavra de código em uma pluralidade de grupos de bits, a palavra de código compreendendo os bits de informação e os bits de paridade intercalados; obter uma ordem de permutação dentre uma pluralidade de ordens de permutação armazenadas em uma memória do aparelho de transmissão de sinal de radiodifusão, com base no modo; intercalar a pluralidade de grupos de bits com base na ordem de permutação, para fornecer uma palavra de código intercalada; calcular um número de bits de paridade a serem perfurados com base no número de bits de informação; perfurar bits da palavra de código intercalada com base no número calculado; gerar bits de paridade adicionais mediante selecionar um ou mais bits de entre os bits de paridade perfurados e bits da pluralidade de grupos de bits intercalada com base em um número de bits de paridade adicionais; mapear os bits de paridade adicionais para primeiros pontos de constelação e mapear os bits de entrada e bits de paridade restantes da palavra de código intercalada, após a perfuração, em segundos pontos de constelação, em que os primeiros e segundos pontos de constelação são baseados na modulação de amplitude de quadratura 64 (QAM) do modo; e transmitir um primeiro quadro compreendendo os primeiros pontos de constelação e um segundo quadro compreendendo os segundos pontos de constelação; em que um grupo de 18-bit a um grupo de 44-bit dentre a pluralidade de grupos de bits compreende os bits de paridade intercalados, em que o número calculado é maior ou igual a 4284, em que os bits perfurados da palavra de código intercalada compreendem pelo menos 11 grupos de bits, incluindo um grupo de 25-bit, um grupo de 42-bit, um grupo de 34-bit, um grupo de 18-bit, um grupo de 32-bit, um grupo de 38-bit, um grupo de 23-bit, um grupo de 30-bit, um grupo de 28-bit, um grupo de 36-bit e um grupo de 41-bit dentre a pluralidade de grupos de bits, e em que o primeiro quadro é transmitido antes do segundo quadro.

2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que a codificação codifica 6480 bits de entrada para gerar 9720 bits de paridade de acordo com a taxa de código de 6/15.

3. APARELHO DE TRANSMISSÃO DE SINAL DE RADIODIFUSÃO QUE É OPERÁVEL EM UM MODO DENTRE UMA PLURALIDADE DE MODOS, o aparelho de transmissão de sinal de radiodifusão caracterizado pelo fato de compreender: um codificador configurado para codificar bits de informação compreendendo bits de entrada para gerar bits de paridade com base em um código de verificação de paridade de baixa densidade (LDPC) tendo uma taxa de código do modo sendo 6/15 e um comprimento de código do modo sendo 16200 bits; um permutador de paridade configurado para intercalar os bits de paridade, dividir uma palavra de código em uma pluralidade de grupos de bits, a palavra de código compreendendo os bits de informação e os bits de paridade intercalados, obter uma ordem de permutação dentre uma pluralidade de ordens de permutação armazenadas na memória do sinal de radiodifusão aparelho de transmissão, com base no modo, e intercalar a pluralidade de grupos de bits com base na ordem de permutação, para fornecer uma palavra de código intercalada; um perfurador configurado para calcular um número de bits de paridade a serem perfurados com base em um número de bits de informação e bits de punção da palavra de código intercalada com base no número calculado; um gerador de paridade adicional configurado para gerar bits de paridade adicionais mediante selecionar um ou mais bits dentre os bits de paridade perfurados e bits da pluralidade de grupos de bits intercalada com base em um número de bits de paridade adicionais; um mapeador configurado para mapear os bits de paridade adicionais para primeiros pontos de constelação e os bits de entrada e bits de paridade restantes da palavra de código intercalada, após o puncionamento, em segundos pontos de constelação, em que os pontos de constelação são baseados na modulação de amplitude de quadratura 64 (QAM) do modo; e um transmissor configurado para transmitir um primeiro quadro compreendendo os primeiros pontos de constelação e um segundo quadro compreendendo os segundos pontos de constelação; em que um grupo de 18-bit a um grupo de 44-bit dentre a pluralidade de grupos de bits compreende os bits de paridade intercalados, em que o número calculado é maior ou igual a 4284, e em que os bits perfurados da palavra de código intercalada compreendem pelo menos 11 grupos de bits, incluindo um grupo de 25-bit, um grupo de 42-bit, um grupo de 34-bit, um grupo de 18-bit, um grupo de 32-bit, um grupo de 38-bit, um grupo de 23-bit, um grupo de 30-bit, um grupo de 28-bit, um grupo de 36-bit e um grupo de 41-bit dentre a pluralidade de grupos de bits, em que o primeiro quadro é transmitido antes do segundo quadro.

4. Aparelho, de acordo com a reivindicação 3, caracterizado pelo fato de que o codificador configurado para codificar codifica 6480 bits de entrada para gerar 9720 bits de paridade de acordo com a taxa de código de 6/15.