BR112016027106B1 - Método de intercalação de um aparelho de transmissão, e aparelho de transmissão - Google Patents

Abstract

APARELHO DE TRANSMISSÃO, E MÉTODO DE INTERCALAÇÃO DE UM APARELHO DE TRANSMISSÃO. Um aparelho de transmissão é fornecido. O aparelho de transmissão inclui: um codificador configurado para gerar uma palavra de código de verificação de paridade de baixa densidade (LDPC) através da codificação de LDPC de bits de entrada com base em uma matriz de verificação de paridade, incluindo bits de palavra de informações e bits de paridade, a palavra de código de LDPC incluindo uma pluralidade de grupos de bits de cada um incluindo uma pluralidade de bits; um intercalador configurado para intercalar a palavra de código de LDPC; e um modulador configurado para mapear a palavra de código de LDPC intercalada para um símbolo de modulação, em que o intercalador é configurado, ainda, para intercalar a palavra de código de LDPC de modo que um bit seja incluído em um grupo de bits predeterminado dentre a pluralidade de grupos de bits que constituem a palavra de código de LDPC para um bit predeterminado do símbolo de modulação.

Description

Campo Técnico

[0001] Aparelhos e métodos consistentes com as modalidades exemplares se referem a um aparelho de transmissão que processa e transmite dados, e a um método de intercalação do mesmo.

Técnica Antecedente

[0002] Na sociedade voltada para a informação do século 21, os serviços de transmissão de comunicação estão se movendo para a era da digitalização, multicanais, banda larga e alta qualidade. Em particular, televisores digitais de alta qualidade, reprodutores de multimídia portáteis e equipamentos de transmissão portáteis estão sendo cada vez mais usados nos últimos anos, e há uma procura crescente por métodos para suportar vários métodos de recepção de serviços de transmissão digital.

[0003] Para atender a essa demanda, grupos padrões estão estabelecendo vários padrões e estão fornecendo uma variedade de serviços para satisfazer as necessidades dos usuários. Como consequência, existe uma necessidade por um método para fornecer serviços melhorados para usuários com alto desempenho de decodificação e recepção.

Divulgação Problema Técnico

[0004] Modalidades exemplares do conceito inventivo podem superar as desvantagens acima mencionadas e outras desvantagens não descritas acima. No entanto, entende-se que as modalidades exemplares não precisam superar as desvantagens descritas acima, e podem não superar qualquer um dos problemas descritos acima.

[0005] As modalidades exemplares fornecem um aparelho de transmissão que pode mapear um bit incluído em um grupo predeterminado dentre uma pluralidade de grupos de um código de palavra de verificação de paridade de baixa densidade (LDPC) para um bit predeterminado de um símbolo de modulação, e transmitir o bit, e um método de intercalação do mesmo.

Solução Técnica

[0006] De acordo com um aspecto de uma modalidade exemplar, é fornecido um aparelho de transmissão que pode incluir: um codificador configurado para gerar uma palavra de código de LDPC através da codificação de LDPC de bits de entrada com base em uma matriz de verificação de paridade que compreende informações de bits de palavra e de bits de paridade, a palavra de código de LDPC compreendendo uma pluralidade de grupos de bits, cada um, compreendendo uma pluralidade de bits; um intercalador configurado para intercalar a palavra de código de LDPC; e um modulador configurado para mapear a palavra de código de LDPC intercalada para um símbolo de modulação, em que o intercalador é configurado, ainda, para intercalar a palavra de código de LDPC de modo que um bit incluído em um grupo de bits predeterminado dentre a pluralidade de grupos de bits constitua a palavra de código de LDPC para um bit predeterminado do símbolo de modulação.

[0007] A matriz de verificação de paridade pode ser formada de uma submatriz de palavra de informação e uma submatriz de paridade. Cada um da pluralidade de grupos de bits que constitui a palavra de código de LDPC pode ser formado por M números de bits. M pode ser um divisor comum de Nidpc e Kldpc e pode ser determinado para satisfazer. Neste caso, Qldpc pode ser um valor de parâmetro de deslocamento cíclico sobre colunas em um grupo de coluna da submatriz de palavra de informação da matriz de verificação de paridade, Nldpc pode ser um comprimento de palavra de código de LDPC, e Kldpc pode ser um comprimento dos bits de palavra de informação da palavra de código de LDPC.

[0008] Além disso, o intercalador pode incluir: um intercalador de grupo configurado para dividir a palavra de código de LDPC na pluralidade de grupos de bits e reorganizar uma ordem da pluralidade de grupos de bits no grupo de em bits; e um bloco intercalador configurado para intercalar a pluralidade de grupos de bits da ordem do qual é reorganizado.

[0009] O aparelho de transmissão pode incluir, ainda, um intercalador de paridade configurado para intercalar bits de paridade da palavra de código de LDPC. Em seguida, o intercalador no grupo pode ser configurado para dividir a palavra de código de LDPC, da qual os bits de paridade são intercalados, na pluralidade de grupos de bits e reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits

[00010] O intercalador de grupo pode ser configurado para reorganizar a ordem da pluralidade de grupos de bits no em grupos usando a Equação 21.

[00011] Aqui, na Equação 21 ^(j) pode ser determinado com base em pelo menos um de um comprimento de palavra de código de LDPC, um método de modulação, e uma taxa de código.

[00012] O .n(j) pode ser determinado com o uso de um método de evolução de densidade e pelo menos uma de uma taxa de erro de bit (BER) e uma taxa de erro de estrutura (FER) da pluralidade de grupos de bits. No método de evolução de densidade, uma função de densidade de probabilidade (PDF) com respeito a uma razão de probabilidade logarítmica (LLR) de um grupo de bits tendo o mínimo valor de ruído entre a pluralidade de grupos de bits pode ser selecionada primeiro a partir de uma pluralidade de PDF, e em seguida, uma próxima PDF com respeito a uma LLR de um outro grupo de bits pode ser selecionada até que todas as PDF sejam selecionadas para os valores de LLR da pluralidade de grupos de bits.

[00013] Na Equação 21, ^(j) pode ser definido como na Tabela 25, quando um comprimento de palavra de código de LDPC é 16200, o método de modulação é 64-QAM, e a taxa de código é 5/15.

[00014] O bloco intercalador pode ser configurado para intercalar através do registro de bits incluídos na pluralidade de grupos de bits de uma pluralidade de colunas no grupo de em bits na direção da coluna, e ler a pluralidade de colunas, em que os bits incluídos na pluralidade de grupos de bits é registrada no grupo de em bits, em uma direção da linha.

[00015] Neste caso, o bloco intercalador pode ser configurado para registrar em série, na pluralidade de colunas, os bits incluídos em pelo menos alguns grupos de bits que são registráveis na pluralidade de colunas no grupo de em bits, dentre a pluralidade de grupos de bits e divide os bits incluídos em grupos de bits diferentes de pelo menos alguns grupos de bits em uma área que é diferente de uma área onde os bits incluídos nos pelo menos alguns grupos de bits são registrados na pluralidade de colunas no grupo de em bits grupos de bits.

[00016] O bloco intercalador pode ser configurado para dividir a pluralidade de colunas, cada um, compreendendo uma pluralidade de linhas, em uma primeira parte e uma segunda parte. Aqui, o bloco intercalador pode ser ainda configurado para registrar os bits incluídos em pelo menos alguns grupos de bits na primeira parte de modo que os bits incluídos em um mesmo grupo de bits são registrados em uma mesma coluna, na primeira parte, e registram os bits incluídos em pelo menos um grupo de bits diferente de pelo menos alguns grupos de bits na segunda parte de modo que os bits incluídos em um mesmo grupo de bits é registrado em diferentes colunas na segunda parte.

[00017] De acordo com um aspecto de uma outra modalidade exemplar, é fornecido um método de intercalação de um aparelho de transmissão. O método pode incluir: gerar uma palavra de código de LDPC através da codificação de LDPC de bits de entrada com base em uma matriz de verificação de paridade que compreende bits de palavra de informação e bits de paridade, a palavra de código de LDPC compreendendo uma pluralidade de grupos de bits, cada um, compreendendo uma pluralidade de bits; intercalar a palavra de código de LDPC; e mapear a palavra de código de LDPC intercalada para um símbolo de modulação, em que a intercalação é realizada de modo que um bit incluído em um grupo de bits predeterminado dentre a pluralidade de grupos de bits constitua a palavra de código de LDPC para um bit predeterminado do símbolo de modulação.

[00018] A matriz de verificação de paridade pode ser formada de uma submatriz de palavra de informação e uma submatriz de paridade. Cada um da pluralidade de grupos de bits que constitui a palavra de código de LDPC pode ser formado de M números de bits, e M pode ser um divisor comum de Nidpc e Kidpc e pode ser determinado para satisfazer. Neste caso, Qldpc pode ser um valor de parâmetro de deslocamento cíclico sobre as colunas em um grupo de coluna da submatriz de palavra de informação da matriz de verificação de paridade, Nldpc pode ser um comprimento de palavra de código de LDPC, e Kldpc pode ser um comprimento dos bits de palavra de informação da palavra de código de LDPC.

[00019] A intercalação pode incluir: dividir a palavra de código de LDPC na pluralidade de grupos de bits e reorganizar uma ordem da pluralidade de grupos de bits no em grupos; e intercalar a pluralidade de grupos de bits cuja ordem é reorganizada.

[00020] O método acima descrito pode incluir a intercalação de bits de paridade da palavra de código de LDPC. Neste caso, a palavra de código de LDPC, da qual os bits de paridade são intercalados, são divididos na pluralidade de grupos de bits para a reorganização da ordem da pluralidade de grupos de bits no grupo de em bits.

[00021] A reorganização pode incluir a reorganização da ordem da pluralidade de grupos de bits no em grupos, usando a Equação 21:

[00022] Na Equação 21, Л(j) pode ser determinado com base em pelo menos um dentre um comprimento de palavra de código de LDPC, um método de modulação, e uma taxa de código.

[00023] O .π(j) pode ser determinado com o uso de um método de evolução de densidade e pelo menos uma de uma taxa de erro de bit (BER) e uma taxa de erro de estrutura (FER) da pluralidade de grupos de bits. No método de evolução de densidade, uma função de densidade de probabilidade (PDF) com respeito a uma razão de probabilidade logarítmica (LLR) de um grupo de bits tendo o mínimo valor de ruído entre a pluralidade de grupos de bits pode ser selecionada primeira a partir de uma pluralidade de PDF, e em seguida, uma próxima PDF com respeito a uma LLR de um outro grupo de bits pode ser selecionada até que todas as PDF sejam selecionadas para os valores de LLR da pluralidade de grupos de bits.

[00024] Na Equação 21, quando o comprimento de palavra de código de LDPC é 16200, o método de modulação é 64-QAM, e a taxa de código é 5/15, ^(j) pode ser definida como a Tabela 25 abaixo.

[00025] A intercalação da pluralidade de grupos de bits pode incluir a intercalação através do registro dos bits incluídos na pluralidade de grupos de bits de uma pluralidade de colunas no grupo de em bits em uma direção da coluna, e ler a pluralidade de colunas, em que os bits incluídos na pluralidade de grupos de bits é registrada no grupo de em bits, em uma direção da linha.

[00026] Neste caso, a intercalação da pluralidade de grupos de bits pode incluir: registrar em série, na pluralidade de colunas, os bits incluídos em pelo menos alguns grupos de bits registráveis na pluralidade de colunas no grupo de em bits dentre a pluralidade de grupos de bits, e dividir os bits incluídos nos grupos de bits diferentes de pelo menos alguns grupos de bits em uma área que é diferente de uma área onde os bits incluídos nos pelo menos alguns grupos de bits são registrados na pluralidade de colunas no grupo de em bits.

[00027] A intercalação de uma pluralidade de grupos de bits pode incluir: dividir a pluralidade de colunas, cada uma,incluindo uma pluralidade de linhas, em uma primeira parte e uma segunda parte; registrar os bits incluídos em pelo menos alguns grupos de bits na primeira parte de modo que os bits incluídos em um mesmo grupo de bits são registrados em uma mesma coluna da primeira parte; e registrar os bits incluídos em pelo menos um grupo de bits diferente de pelo menos alguns grupos de bits na segunda parte de modo que os bits incluídos em um mesmo grupo de bits são registrados em diferentes colunas na segunda parte.

Efeitos Vantajosos

[00028] De acordo com várias modalidades exemplares, a melhoria do desempenho de decodificação e recepção pode ser fornecida.

Descrição dos Desenhos

[00029] Os aspectos acima mencionados e/ou outros aspectos serão mais aparentes descrevendo em detalhe as modalidades exemplares, com referência aos desenhos anexos, nos quais: As FIGs. 1 a 12 são vistas que ilustram um aparelho de transmissão de acordo com as modalidades exemplares; As FIGs. 13 a 18 são vistas que ilustram um aparelho de recepção de acordo com as modalidades exemplares; A FIG. 19 é um diagrama de blocos para ilustrar a configuração de um aparelho de transmissão, de acordo com uma modalidade exemplar; As FIGs. 20 a 22 são vistas que ilustram uma configuração de uma matriz de verificação de paridade, de acordo com as modalidades exemplares; A FIG. 23 é um diagrama de blocos para ilustrar a configuração de um intercalador, de acordo com uma modalidade exemplar; As FIGs. 24 a 26 são vistas que ilustram um método de intercalação, de acordo com as modalidades exemplares; As FIGs. 27 a 32 são vistas que ilustram um método de intercalação de um bloco intercalador, de acordo com as modalidades exemplares; A FIG. 33 é uma vista para ilustrar uma operação de um desmultiplexador, de acordo com uma modalidade exemplar; A FIG. 34 é um diagrama de blocos para ilustrar a configuração de um aparelho de recepção, de acordo com uma modalidade exemplar, A FIG. 35 é um diagrama de blocos para ilustrar a configuração de um desintercalador, de acordo com uma modalidade exemplar; A FIG. 36 é uma vista para ilustrar um processo de desintercalação de um bloco desintercalador, de acordo com uma modalidade exemplar; A FIG. 37 é um fluxograma para ilustrar um método de intercalação, de acordo com uma modalidade exemplar; A FIG. 38 é um diagrama de blocos que ilustra uma configuração de um aparelho de recepção de acordo com uma modalidade exemplar; A FIG. 39 é um diagrama de blocos que ilustra um desmodulador de acordo com uma modalidade exemplar; e A FIG. 40 é um fluxograma fornecido para ilustrar uma operação de um aparelho de recepção a partir de um momento em que um usuário seleciona um serviço até que o serviço selecionado seja reproduzido, de acordo com uma modalidade exemplar.

Melhor Modo Modo de Invenção

[00030] Daqui em diante, as várias modalidades exemplares serão descritas em maior detalhe com referência aos desenhos anexos.

[00031] Na descrição seguinte, os mesmos números de referência são usados para os mesmos elementos quando eles são representados em desenhos diferentes. As matérias definidas na descrição, tal como elementos e construção detalhada, são fornecidas para auxiliar em uma compreensão abrangente das modalidades exemplares. Assim, é evidente que as modalidades exemplares podem ser realizadas sem estes elementos especificamente definidos. Além disso, as funções ou elementos conhecidos na técnica relacionada não são descritas em detalhe uma vez que iriam obscurecer as modalidades exemplares com detalhes desnecessários.

[00032] A FIG. 1A é fornecida para explicar o aparelho de transmissão de acordo com uma modalidade exemplar.

[00033] De acordo com a FIG. 1A, um aparelho de transmissão 10000 de acordo com uma modalidade exemplar pode incluir um Bloco (ou parte) de Formatação de Entrada 11000, 11000-1, um bloco de Modulação Codificada e Intercalada por BIT (BICM) 12000, 12000-1, um bloco de estruturação/intercalação 13000,13000-1 e um bloco de Geração de Onda 14000, 14000-1.

[00034] O aparelho de transmissão 10000 de acordo com uma modalidade exemplar ilustrada na FIG. 1A inclui blocos normativos mostrados por linhas sólidas e os blocos informativos mostrados por linhas a tracejadas. Aqui, os blocos mostrados por linhas sólidas são blocos normais, e os blocos mostrados por linhas tracejadas são blocos que podem ser usados aquando da implementação de um informativo MIMO.

[00035] Um bloco de formatação de entrada 11000, 11000-1 gera uma estrutura de banda base (BBFRAME) a partir de um fluxo de entrada de dados a serem reparados. Aqui, o fluxo de entrada pode ser um fluxo de transporte (TS), fluxo de protocolo de Internet (IP), um fluxo genérico (GS), um encapsulamento de Fluxo Genérico (GSE), etc.

[00036] O bloco BICM 12000, 12000-1 determina uma taxa de codificação de correção antecipada de erros (FEC) e uma ordem de constelação dependendo de uma região onde os dados a serem recuperados serão transmitidos (por exemplo, uma estrutura PHY fixa ou estrutura PHY móvel), e, em seguida, realiza a codificação. As informações de sinalização sobre os dados a serem recuperados podem ser codificadas por meio de um codificador de BICM separado (não ilustrado) ou codificadas por compartilhamento do codificador BICM 12000, 12000-1 com os dados a serem servidos, dependendo de uma implementação do sistema.

[00037] O bloco de Estruturação/intercalação 13000, 13000-1 combina dados intercalados de tempo com as informações de sinalização para gerar uma estrutura de transmissão.

[00038] A bloco de geração de forma de onda 14000, 14000-1 gera um sinal OFDM no domínio no tempo na estrutura de transmissão gerada, modula o sinal OFDM gerado para um sinal de frequência de rádio (RF) e transmite o sinal de RF modulado para um receptor.

[00039] As FIGS. 1B e 1C são fornecidas para explicar métodos de multiplexagem de acordo com uma modalidade exemplar.

[00040] A FIG. 1B ilustra um diagrama de blocos para implementar uma multiplexação por divisão de frequência (Time Division Multiplexing) de acordo com uma modalidade exemplar.

[00041] Na arquitetura do sistema de TDM, há quatro blocos (ou partes) principais: o bloco de formatação de entrada 11000, o bloco BICM 12000, o bloco de estruturação/intercalação 13000 e o bloco de geração de forma de onda 14000.

[00042] Os dados são introduzidos e formatados no Bloco de formatação de entrada, e a correção de erro direta é aplicada e mapeada para constelações no bloco BICM 12000. A intercalação, tanto de tempo quanto frequência, e a criação de estrutura é feita no bloco de estruturação/intercalação 13000. Posteriormente, a forma de onda de saída é criada no bloco de geração de forma de onda 14000.

[00043] A FIG. 2B ilustra um diagrama de blocos para implementar uma Multiplexagem por divisão de camada (Layered Division Multiplexing, LDM) de acordo com uma outra modalidade exemplar.

[00044] Na arquitetura do sistema de LDM, existem vários blocos diferentes em comparação com a arquitetura do sistema de TDM. Especificamente, existem dois blocos de formatação de entradas separados 11000, 11000-1 e blocos de BICM 12000, 12000-1, um para cada uma das camadas em LDM. Estes são combinados antes do bloco de estruturação/intercalação 13000 no bloco de injeção de LDM. O bloco de geração de forma de onda 14000 é semelhante à TDM.

[00045] A FIG. 2 é um diagrama de blocos que ilustra uma configuração detalhada do bloco de entrada de formatação ilustrado na FIG. 1A.

[00046] Como ilustrado na FIG. 2, o bloco de formatação de entrada 11000 consiste em três blocos que controlam pacotes distribuídos em PLPs. Especificamente, o bloco de formatação de entrada 11000 inclui um bloco de encapsulamento e compressão de pacotes 11100, um bloco de estruturação de banda base 11200 e um bloco de programador 11300.

[00047] Os pacotes de dados de entrada introduzidos para o bloco de formatação de entrada 11000 podem consistir em vários tipos, mas na operação de encapsulamento estes diferentes tipos de pacotes se tornam pacotes genéricos que configuram estruturas de banda base. Aqui, o formato de pacotes genéricos é variável. É possível extrair facilmente o comprimento do pacote genérico a partir do próprio pacote sem informação adicional. O comprimento máximo do pacote genérico é 64kB. O comprimento máximo do pacote genérico, incluindo cabeçalho, é quatro bytes. Os pacotes genéricos devem ser de comprimento de bytes inteiros.

[00048] O programador 11200 recebe um fluxo de entrada de pacotes genéricos encapsulados e os formam em tubos de camada física (PLPs), sob a forma de estruturas de banda base. No sistema de TDM acima mencionado, pode haver apenas um PLP, chamado PLP único ou S-PLP, ou pode haver vários PLPs, chamados M-PLP. Um serviço não pode usar mais de quatro PLPs. No caso de um sistema de LDM que consiste em duas camadas, dois PLPs são usados, uma para cada camada.

[00049] O programador 11200 recebe fluxos de pacote de entrada encapsulados e dirige como esses pacotes são alocados aos recursos da camada física. Especificamente, o programador 11200 direciona a forma como o bloco de estruturação de banda base irá produzir estruturas de banda base de saída.

[00050] Os ativos funcionais do Programador 11200 são definidos pelo(s) tamanho(s) de dados e tempo(s). A camada física pode fornecer porções de dados a estes tempos discretos. O programador 11200 usa as entradas e informações, incluindo pacotes de dados encapsulados, qualidade de metadados de serviço para os pacotes de dados encapsulados, um modelo de buffer do sistema, limitações e configuração de controle do sistema, e cria uma solução de conformidade em termos de configuração dos parâmetros da camada física. A solução correspondente é sujeita a parâmetros de controle e configuração e aos espectros agregados disponíveis.

[00051] Entretanto, a operação do Programador 11200 é limitada pela combinação de configurações dinâmicas, quase estáticas e estáticas. A definição destas restrições é deixada para implementação.

[00052] Além disso, para cada serviço deve ser usado um máximo de quatro PLPs. Os serviços múltiplos consistindo em vários blocos de intercalação do tempo podem ser construídos, até um máximo total de 64 PLPs para larguras de banda de 6, 7 ou 8MHz. O bloco de estruturação de banda base 11300, como ilustrado na FIG. 3A, consiste em três blocos, construção de estrutura de banda base 3100, 3100-1,... 3100-n, bloco de construção de cabeçalho de estrutura de banda base 3200, 3200-1,... 3200-n, e o bloco de embaralhamento de estrutura de banda base 3300, 3300-1,... 3300-n. Em uma operação de M-PLP, o bloco de estruturação de banda base cria vários PLPs como necessário.

[00053] Uma estrutura de banda base 3500, como ilustrada na FIG. 3B, consiste em um cabeçalho de estrutura de banda base 3500-1 e carga útil 3500-2 consistindo em pacotes genéricos. As estruturas de banda base têm comprimento fixo Kcarga-útil. Os pacotes genéricos 3610-3650 devem ser mapeados para estruturas de banda base 3500 em ordem. Se os pacotes genéricos 3610-3650 não se ajustam completamente dentro de uma estrutura de banda base, os pacotes são divididos entre a estrutura de banda base atual e a próxima estrutura de banda base. As divisões de pacotes devem ser apenas em unidades de bytes.

[00054] O bloco de construção de cabeçalho de estrutura de banda base 3200, 3200-1,... 3200-n configura o cabeçalho de estrutura de banda base. O cabeçalho de estrutura de banda base 3500-1, como ilustrado na FIG. 3B, é constituído por três partes, incluindo o cabeçalho de base 3710, o cabeçalho opcional (ou campo de opção 3720) e o campo de extensão 3730. Aqui, o cabeçalho de base 3710 aparece em cada estrutura de banda base, e o cabeçalho opcional 3720 e o campo de extensão 3730 podem não estar presentes em cada momento.

[00055] A principal característica do cabeçalho de base 3710 é o de fornecer um ponteiro incluindo um valor de desvio em bytes como uma iniciação do pacote genérico seguinte dentro da estrutura de banda base. Quando o pacote genérico inicia a estrutura de banda base, o valor do ponteiro se torna zero. Se não houver nenhum pacote genérico que é iniciado dentro da estrutura de banda base, o valor de ponteiro é 8191, e um cabeçalho de base de 2-byte pode ser usado.

[00056] O campo de extensão (ou cabeçalho de extensão) 3730 pode ser usado mais tarde, por exemplo, para o contador de pacotes de estrutura de banda base, estampagem de tempo de estrutura de banda base, e sinalização adicional, etc.

[00057] O bloco de embaralhamento de estrutura de banda base 3300, 3300-1, 3300-n... embaralha a estrutura de banda base.

[00058] A fim de assegurar que os dados de carga útil quando mapeados para constelações nem sempre mapeiam ao mesmo ponto, de modo que quando a carga útil mapeada para constelações consiste em uma sequência repetitiva, os dados de carga útil devem sempre ser embaralhados antes da codificação de correção antecipada de erros.

[00059] As sequências de embaralhamento devem ser geradas por um registrador de deslocamento de 16 bits que tem 9 derivações de feedback. Oito das saídas de registro de deslocamento são selecionadas como um byte de randomização fixa, onde cada bit deste byte é usado para o XOR individualmente dos dados de entrada correspondentes. Os bits de dados são XORed MSB para MSB e assim por diante até o LSB a LBS. O polinômio gerador é G(x) = 1 + X + X3 + X6 + X7 + X11 + X12 + X13 + X16.

[00060] A FIG. 4 ilustra um registro de deslocamento de um codificador de PRBS para embaralhar uma banda base de acordo com uma modalidade exemplar, em que o carregamento da sequência para o registro PRBS, como ilustrado na FIG. 4, deve ser iniciado no início de cada estrutura de banda base.

[00061] A FIG. 5 é um diagrama de blocos fornecido para explicar a configuração detalhada do bloco BICM ilustrado na FIG. 1A.

[00062] Como ilustrado na FIG. 5, o bloco BICM inclui o bloco de FEC 14100, 14100-1, , 14100-n, bloco intercalador de bit 14200, 14200-1, 14200-n e blocos mapeadores 14300, 14300-1, 14300-n.

[00063] A entrada para o bloco de FEC 1400, 14100-1,..., 14100-n é uma estrutura de banda base, de comprimento Kcarga-útil, e a saída do bloco de FEC é uma estrutura de FEC. O bloco de FEC 14100, 14100-1, , 14100-n é implementado pela concatenação de um código externo e um código interno com a parte da informação. A estrutura de FEC tem comprimento Ninterno. Existem dois diferentes comprimentos de código de LDPC definidos: Ninterno = 64800 bits e Ninterno = 16200 bits

[00064] O código externo é percebido como um código de Bose, de Ray-Chaudhuri e código externo de Hocquenghem (BCH), uma verificação de redundância cíclica (CRC) ou outro código. O código interno é realizado como um código de verificação de baixa densidade (LDPC). Ambos os códigos BCH e LDPC FEC são códigos sistemáticos onde a parte de informações I está contida na palavra de código. A palavra de código resultante é, assim, uma concatenação de informação ou parte de carga útil, ou paridades de BCH ou CRC e paridades de LDPC, como mostrado na FIG. 6 A.

[00065] O uso de código de LDPC é obrigatório e é usado para fornecer a redundância necessária para a detecção de códigos. Existem duas estruturas de LDPC diferentes que são definidas, estas são chamadas de Tipo A e Tipo B. O tipo A tem uma estrutura de código que mostra um melhor desempenho com baixas taxas de código, enquanto a estrutura de código tipo B apresenta melhor desempenho em altas taxas de código. Em geral, espera-se que os códigos Ninterno = 64800 bit sejam empregados. No entanto, para aplicações onde a latência é crítica, ou uma estrutura de codificador/decodificador mais simples é a preferencial, os códigos Ninterno = 16200 bit podem também ser usados.

[00066] O código externo e CRC consistem em adicionar bits Mexterno para a estrutura de banda base de entrada. O código BCH externo é usado para reduzir o piso de erro LDPC inerente corrigindo um número predefinido de erros de bits. Ao usar códigos BCH o comprimento de Mexterno é 192 bits (Ninterno = 64800 códigos de bits) e 168 bits (para códigos de Ninterno = 16200 bits). Quando se utiliza o CRC o comprimento de Mexterno é de 32 bits. Quando nem BCH nem CRC são usados o comprimento de Mexterno é zero. O código externo pode ser omitido, se for determinado que a capacidade de correção de erros do código interno é suficiente para a aplicação. Quando não existe nenhum código externo da estrutura, a estrutura de FEC é mostrada como na FIG. 6B.

[00067] A FIG. 7 é um diagrama de blocos fornecido para explicar a configuração detalhada do bloco intercalador de bits ilustrado na FIG. 6.

[00068] A palavra de código de LDPC do codificador de LDPC, ou seja, uma estrutura de FEC, deve ser intercalada por bit através de um bloco intercalador de bit 14200. O bloco intercalador de bit 14200 inclui um intercalador de paridade 14210, um intercalador em grupos 14220 e um intercalador de bloco 14230. Aqui, o intercalador de paridade não é usado para o Tipo A e é apenas usado para os códigos do Tipo B.

[00069] O intercalador de paridade 14210 converte a estrutura da escadaria da parte de paridade da matriz de verificação de paridade de LDPC em uma estrutura quase cíclica similar à parte de informação da matriz.

[00070] Entretanto, os bits de LDPC codificados intercalados por paridade são divididos em Ngrupo = Ninterno/grupos de 360 bits, e intercalador em grupos 14220 reorganiza os grupos de bits.

[00071] O intercalador de bloco 14230 bloqueia a intercalação da palavra de código de LDPC intercalada por em grupos. Especificamente, o intercalador de bloco 14230 divide uma pluralidade de colunas na parte 1 e parte 2, com base no número de colunas do intercalador de bloco 14230 e no número de bits dos grupos de bits. Além disso, o intercalador de bloco 14230 registra os bits em cada coluna configurando em coluna de parte 1 e, posteriormente, registra os bits em cada coluna configurando em coluna de parte 2, e, em seguida, lê em linha dos bits registrados em cada coluna. Neste caso, os bits que constituem os grupos de bits na parte 1 podem ser registrados na mesma coluna, e os bits que constituem os grupos de bits na parte 2 podem ser registrados em pelo menos duas colunas.

[00072] De volta à FIG. 5, o bloco Mapeador 14300, 14300-1,..., 14300-n mapeia FEC bits e bits intercalados codificados para complexar pontos de constelação modulação de amplitude em quadratura (QAM) valorizada. Para o nível de robustez maior, o chaveamento por deslocamento de fase quaternário (QPSK) é usado. Para constelações de ordem superior (16-QAM até 4096- QAM), as constelações não uniformes são definidas e as constelações são personalizadas para cada taxa de código.

[00073] Cada estrutura de FEC deve ser mapeada para um bloco de FEC primeiro pela desmultiplexagem dos bits de entrada nas palavras de célula de dados paralelos e, em seguida, mapear essas palavras de célula em valores de constelação.

[00074] A FIG. 8 é um diagrama de blocos fornecido para explicar a configuração detalhada de um bloco de estrutura/intercalação ilustrado na FIG. 1A.

[00075] Como ilustrado na FIG. 8, o bloco de estruturação/intercalação 14300 inclui um bloco de intercalação de tempo 14310, um bloco de estruturação 14320 e um bloco de intercalação de frequência 14330.

[00076] A entrada para o bloco de intercalação de tempo 14310 e o bloco de estruturação 14320 pode consistir em M-PLPs No entanto, a saída do bloco de estruturação 14320 é de símbolos OFDM, os quais são dispostos nas estruturas. O intercalador de frequência incluído no bloco de intercalação de frequência 14330 opera em símbolos OFDM.

[00077] A configuração de intercalador de tempo (TI) incluída no bloco de intercalação de tempo 14310 depende do número de PLPs usados. Quando há apenas um único PLP ou quando LDM é usado, um intercalador convolucional puro é usado, enquanto que para múltiplos PLPs um intercalador híbrido, consistindo em um intercalador de célula, um intercalador de bloco e um intercalador convolucional, é usado. A entrada para o bloco de intercalação de tempo 14310 é um fluxo de saída de células a partir do bloco mapeador (FIG. 5, 14300, 14300-1, , 14300- n), e a saída do bloco de intercalação de tempo 14310 é também um fluxo de células intercaladas por tempo.

[00078] A FIG. 9A ilustra o bloco de intercalação de tempo para um único PLP (S-PLP), e que consiste apenas em um intercalador convolucional.

[00079] A FIG. 9B ilustra o bloco de intercalação de tempo de uma pluralidade de PLPs (M-PLP), e pode ser dividido em vários sub-blocos conforme ilustrado.

[00080] O bloco de estruturação 14320 mapeia as estruturas intercaladas em pelo menos uma estrutura transmissora. O bloco de estruturação 14320, especificamente, recebe entradas (por exemplo, células de dados) a partir de pelo menos um dentre tubos de camada física e símbolos de saídas.

[00081] Além disso, o bloco de estruturação 14320 cria pelo menos um símbolo especial conhecido como símbolos de preâmbulo. Estes símbolos são submetidos ao mesmo processamento no bloco de forma de onda mencionado mais tarde.

[00082] A FIG. 10 é uma vista que ilustra um exemplo de uma estrutura de transmissão de acordo com uma modalidade exemplar.

[00083] Como ilustrado na FIG. 10, a estrutura de transmissão consiste em três partes, o inicializador (bootstrap), o preâmbulo e a carga útil de dados. Cada uma das três peças é constituída por pelo menos um símbolo.

[00084] Entretanto, o propósito do bloco de intercalação de frequência 14330 é o de assegurar que a interferência sustentada em uma parte do espectro não irá degradar o desempenho de um PLP determinado desproporcionalmente em comparação com outros PLPs. O intercalador de frequência 14330, operando sobre as todas as células de dados de um símbolo de OFDM, mapeia as células de dados do bloco de estruturação 14320 para os portadores de dados N.

[00085] A FIG. 11 é um diagrama de blocos fornecido para explicar a configuração detalhada de um bloco de geração de forma de onda ilustrado na FIG. 1A.

[00086] Como ilustrado na FIG. 11, o bloco de geração de forma de onda 14000 inclui um bloco de inserção de piloto 14100, um bloco MISO 14200, um bloco IFFT 14300, um bloco PAPR 14400, um bloco de inserção de GI 14500 e bloco de inicialização 14600.

[00087] O bloco de inserção de piloto 14100 insere um piloto para várias células dentro da estrutura de OFDM.

[00088] Várias células dentro da estrutura de OFDM são moduladas com as informações de referência cujo valor transmitido é conhecido para o receptor.

[00089] As células que contêm as informações de referência são transmitidas a um nível de potência reforçado. As células são chamadas células-piloto dispersas, contínuas, de borda, preâmbulo ou de fechamento de estrutura. O valor das informações piloto é derivado de uma sequência de referência, que é uma série de valores, um para cada portadora transmitida em qualquer símbolo dado.

[00090] Os pilotos podem ser usados para sincronização de estrutura, sincronização de frequências, sincronização de tempo, estimativa de canal, identificação do modo de transmissão e também podem ser usados para seguir o ruído de fase.

[00091] Os pilotos são modulados de acordo com as informações de referência, e a sequência de referência é aplicada a todos os pilotos (por exemplo, pilotos dispersos, de borda contínua, de preâmbulo e de fechamento de estrutura) em todo símbolo incluindo preâmbulo e símbolo de fechamento de estrutura da estrutura.

[00092] As informações de referência, tomadas a partir da sequência de referência, são transmitidas em células piloto dispersas em todos os símbolos, exceto o símbolo de fechamento de estrutura e preâmbulo da estrutura.

[00093] Além disso, para os pilotos dispersos descritos acima, M números de pilotos contínuos são inseridos em cada símbolo da estrutura, exceto para o símbolo de fechamento de estrutura e preâmbulo. O número e a localização dos pilotos contínuos dependem tanto do tamanho de FFT quanto do padrão de piloto disperso em uso.

[00094] O bloco MISO 14200 aplica uma transformação MISO.

[00095] O conjunto de filtros de código de diversidade de transmissão é uma técnica de pré-distorção MISO que descorrelaciona artificialmente sinais a partir de vários transmissores de uma Rede de Frequência de Única (Single Frequency Network), a fim de minimizar a interferência destrutiva potencial. Os filtros de domínio de frequência lineares são usados para que a compensação no receptor possa ser implementada como parte do processo de equalização. O modelo do filtro é baseado na criação de todos os filtros de passa-baixa com correlação cruzada minimizada sobre todos os pares de filtros de acordo com as restrições do número de transmissores M e {2,3,4} e a amplitude de domínio no tempo dos filtros N e {64,256}. Os filtros de amplitude de domínio no tempo mais longos vão aumentar o nível de descorrelação, mas o comprimento do intervalo de guarda eficaz será diminuído pela amplitude de domínio no tempo do filtro e isso deve ser levado em consideração quando se escolhe um conjunto de filtros para uma topologia de rede em particular.

[00096] O bloco de IFFT 14300 especifica a estrutura de OFDM a utilizar para cada modo de transmissão. O sinal transmitido é organizado em estruturas. Cada estrutura tem uma duração de TF e consiste em símbolos OFDM LF. As estruturas N constituem uma superestrutura. Cada símbolo é constituído por um conjunto de portadores Ktotal transmitidos com uma duração Ts. Cada símbolo é constituído por uma parte útil e com uma duração TU e um intervalo de guarda com uma duração Δ. O intervalo de guarda consiste em uma continuação cíclica da parte útil e é inserido desta.

[00097] O bloco de PAPR 14400 aplica ao Pico a técnica de redução de potência média.

[00098] O bloco de inserção GI 14500 insere o intervalo de guarda em cada estrutura.

[00099] O bloco de inicialização 14600 prefixa o sinal de inicialização para a frente de cada estrutura.

[000100] A FIG. 12 é um diagrama de blocos fornecido para explicar uma configuração de informações de sinalização de acordo com uma modalidade exemplar.

[000101] O bloco de processamento de entrada 11000 inclui um programador 11200. O bloco de BICM 15000 inclui um gerador de sinalização de L1 15100, um codificador de FEC 15200-1 e 15200-2, um intercalador de bits 15300-2, um demux 15400-2, mapeadores de constelação 15500-1 e 15500-2. O gerador de sinalização de L1 15100 pode ser incluído no bloco de processamento de entrada 11000, de acordo com uma modalidade exemplar.

[000102] Um número n de dados de serviço são mapeados para uma PLP0 a um PLPn respectivamente. O programador 11200 determina uma posição, a modulação e a taxa de codificação para cada PLP, a fim de mapear uma pluralidade de PLPs para uma camada física de T2. Em outras palavras, o programador 11200 gera informações de sinalização de L1. O programador 11200 pode produzir informações de campo dinâmica entre informações de sinalização pós L1 de uma estrutura atual, usando bloco de estruturação/intercalação 13000 (FIG. 1) que pode ser chamado de um construtor de estruturas. Além disso, o programador 11200 pode transmitir as informações de sinalização de L1 para o bloco BICM 15000. As informações de sinalização de L1 incluem informações pré-sinalização de L1 e pós-informação sinalização de L1.

[000103] O gerador de sinalização de L1 15100 pode diferenciar as informações de pré-sinalização de L1 das informações pós- sinalização de L1 para produzi-las. Os codificadores FEC 15200-1 e 15200-2 realizam as respectivas operações de codificação que incluem o encurtamento e perfuração para as informações de pré-sinalização de L1 e as informações de pós- sinalização de L1. O intercalador de bit 15300-2 realiza a intercalação por bit para as informações de pós-sinalização de L1 codificadas. O demux 15400-2 controla a robustez dos bits, modificando uma ordem dos bits que constituem as células e produzem as células que incluem os bits. Dois mapeadores de constelação l5500-l e 15500-2 mapeiam as informações de pré- sinalização de L1 e as informações de pós-sinalização de L1 para as constelações, respectivamente. As informações de pré- sinalização de L1 e as informações de pós-sinalização de L1 processadas através dos processos acima descritos são produzidas para ser incluídas em cada estrutura pelo bloco de estruturação/intercalação 13000 (FIG. 1).

[000104] A FIG. 13 ilustra uma estrutura de um aparelho de recepção de acordo com uma modalidade da presente invenção.

[000105] O aparelho 20000 para receber sinais de transmissão,de acordo com uma modalidade da presente invenção pode corresponder ao aparelho 10000 para transmitir sinais de transmissão, é descrito com referência à FIG. 1. O aparelho 20000 para receber sinais de transmissão de acordo com uma modalidade da presente invenção pode incluir um módulo de sincronização & demodulação 21000, um módulo de análise de estrutura 22000, um módulo de decodificação & desmapeamento 23000, um processador de saída 24000 e um módulo de decodificação de sinalização 25000. Uma descrição será dada da operação de cada módulo do aparelho 20000 para receber sinais de transmissão.

[000106] O módulo de sincronização & demodulação 21000 pode receber sinais de entrada por meio de m antenas Rx, realizar a detecção de sinal e a sincronização em relação a um sistema correspondente ao aparelho 20000 para receber sinais de transmissão e realizar a demodulação correspondendo a um procedimento inverso do procedimento realizado pelo aparelho 10000 para a transmissão de sinais de transmissão.

[000107] O módulo de análise de estrutura 22000 pode analisar estruturas de sinal de entrada e extrair dados através do qual um serviço selecionado por um usuário é transmitido. Se o aparelho 10000 para transmitir sinais de transmissão executa intercalação, o módulo de análise de estrutura 22000 pode realizar a desintercalação correspondente a um processo inverso de intercalação. Neste caso, as posições de um sinal e os dados que precisam ser extraídos podem ser obtidos por dados de decodificação produzidos a partir do módulo de decodificação de sinalização 25200 para restaurar a informação de programação gerada pelo aparelho 10000 para a transmissão de sinais de transmissão.

[000108] O módulo de decodificação & desmapeamento 23000 pode converter os sinais de entrada para os dados de domínio de bits e, em seguida, desintercalar os mesmos como necessário. O módulo de desmapeamento & decodificação 23000 pode realizar o desmapeamento para o mapeamento aplicado para a eficiência da transmissão e corrigir um erro gerado em um canal de transmissão através da decodificação. Neste caso, o módulo de decodificação & desmapeamento 23000 pode obter os parâmetros de transmissão necessários para o desmapeamento e decodificação por decodificação da saída de dados a partir do módulo de decodificação de sinalização 25000.

[000109] A saída do processador 24000 pode realizar procedimentos reversíveis de vários procedimentos de processamento de sinais/compressão que são aplicados pelo aparelho 10000 para a transmissão de sinais de transmissão para melhorar a eficiência da transmissão. Neste caso, o processador de saída 24000 pode adquirir as informações de controle necessárias a partir da saída de dados do módulo de decodificação de sinalização 25000. A saída do processador de saída 24000 corresponde a uma entrada de sinal para o aparelho 10000 para a transmissão de sinais de transmissão e pode ser de MPEG-TS, fluxos de IP (v4 ou v6) e fluxos genéricos.

[000110] O módulo de decodificação de sinalização 25000 pode obter informações de PLS a partir do sinal desmodulado através do módulo de sincronização & demodulação 21000. Como descrito acima, o módulo de análise de estrutura 22000, módulo de desmapeamento & decodificação 23000 e um processador de saída 24000 podem realizar funções dos mesmos usando a saída de dados a partir do módulo de decodificação de sinalização 25000.

[000111] A FIG. 14 ilustra um módulo de sincronização & demodulação de acordo com uma modalidade da presente invenção.

[000112] Como mostrado na FIG. 14, o módulo de sincronização & demodulação 21000 de acordo com uma modalidade da presente invenção corresponde a um módulo de sincronização & demodulação de um aparelho 20000 para receber sinais de transmissão utilizando m antenas Rx e pode incluir m blocos de processamento para demodulação dos sinais, respectivamente, de entrada através de m caminhos. Os m blocos de processamento podem realizar o mesmo procedimento de processamento. Será dada uma descrição de operação do primeiro bloco de processamento 21000 dentre os m blocos de processamento.

[000113] O primeiro bloco de processamento 21000 pode incluir um sintonizador 21100, um bloco ADC 21200, um detector de preâmbulo 21300, um detector de sequência de guarda 21400, um bloco de transformação de forma de onda 21500, um bloco de sincronização de tempo/frequência 21600, um detector de sinal de referência 21700, um equalizador de canal 21800 e um bloco de transformação de forma de onda inversa 21900.

[000114] O sintonizador 21100 pode selecionar uma banda de frequência desejada, compensar a magnitude de um sinal recebido e emitir o sinal compensado ao bloco ADC 21200.

[000115] O bloco ADC 21200 pode converter o sinal de saída do sintonizador para um sinal digital 21100.

[000116] O detector de preâmbulo 21300 pode detectar um preâmbulo (ou sinal de preâmbulo ou símbolo de preâmbulo), a fim de verificar se ou não o sinal digital é um sinal do sistema correspondente ao aparelho 20000 para receber sinais de transmissão. Neste caso, o detector de preâmbulo 21300 pode decodificar os parâmetros de transmissão básicos recebidos através do preâmbulo.

[000117] O detector de sequência de guarda 21400 pode detectar uma sequência de guarda no sinal digital. O bloco de sincronização de tempo/frequência 21600 pode realizar a sincronização de tempo/frequência usando a sequência de guarda detectada e o equalizador de canal 21800 pode estimar um canal através de uma sequência recebida/restaurada usando a sequência de guarda detectada.

[000118] O bloco de transformação de forma de onda 21500 pode realizar uma operação inversa da transformação de forma de onda inversa quando o aparelho 10000 para a transmissão de sinais de transmissão tiver realizado a transformação de forma de onda inversa. Quando o sistema de transmissão/recepção de transmissão de acordo com uma modalidade da presente invenção é um sistema de multiportador, o bloco de transformação de forma de onda pode realizar FFT 21500. Além disso, quando o sistema de transmissão/recepção de transmissão de acordo com uma modalidade da presente invenção é um sistema de portador único, o bloco de transformação de forma de onda 21500 não pode ser usado se um sinal de domínio de tempo recebido é processado no domínio da frequência ou processado no domínio no tempo.

[000119] O bloco de sincronização de tempo/frequência 21600 pode receber dados de saída do detector de preâmbulo 21300, detector de sequência de guarda 21400 e detector de sinal de referência 21700 e realizam a sincronização de tempo e sincronização de frequência de portador incluindo a detecção de sequência de guarda e o posicionamento de janela de bloco em um sinal detectado. Aqui, o bloco de sincronização de tempo/frequência 21600 pode realimentar o sinal de saída do bloco de transformação de forma onda 21500 para a sincronização de frequência.

[000120] O detector de sinal de referência 21700 pode detector um sinal de referência recebido. Como consequência, o aparelho 20000 para receber sinais de transmissão de acordo com uma modalidade da presente invenção, pode realizar a sincronização ou a estimativa de canal.

[000121] O equalizador de canal 21800 pode estimar um canal de transmissão de cada antena Tx para cada antena Rx a partir da sequência de guarda ou do sinal de referência e realizar a equalização de canal para os dados recebidos através do canal estimado.

[000122] O bloco de transformação de forma de onda inversa 21900 pode restaurar o domínio de dados recebidos originais quando o bloco de transformação de forma de onda 21500 realiza a transformação de forma de onda para a sincronização eficiente e estimativa/equalização de canal. Se o sistema de transmissão /recepção de transmissão de acordo com uma modalidade da presente invenção é um sistema de portador único, o bloco de transformação de forma de onda 21500 pode realizar FFT, a fim de realizar a sincronização/estimativa/equalização de canal no domínio da frequência e o bloco de transformação de forma de onda inversa 21900 pode realizar IFFT no sinal de canal equalizado para restaurar os símbolos de dados transmitidos. Se o sistema de transmissão/recepção de transmissão de acordo com uma modalidade da presente invenção é um sistema de multiportador, bloco de transformação de forma de onda inversa 21900 não pode ser usado.

[000123] Os blocos acima descritos podem ser omitidos ou substituídos por blocos tendo funções semelhantes ou idênticas de acordo com o desenho.

[000124] A FIG. 15 ilustra um módulo de análise de estrutura de acordo com uma modalidade da presente invenção.

[000125] Como mostrado na FIG. 15, o módulo de análise de estrutura 22000 de acordo com uma modalidade da presente invenção pode incluir, pelo menos, um bloco intercalador 22100 e pelo menos uma desmapeador de células 22200.

[000126] O bloco intercalador 22100 pode desintercalar as entradas de dados por meio de caminhos de m antenas Rx e processados pelo módulo de sincronização & demodulação 21000 em uma base de bloco de sinal. Neste caso, se o aparelho 10000 para transmitir sinais de transmissão executa intercalação por aos pares, o bloco intercalador 22100 pode processar duas peças consecutivas de dados como um par para cada caminho de entrada. Como consequência, o bloco intercalador 22100 pode produzir duas peças consecutivas de dados, mesmo quando a desintercalação foi realizada. Além disso, o bloco intercalador 22100 pode realizar uma operação inversa à operação de intercalação realizada pelo aparelho 10000 para transmitir sinais de transmissão para os dados de saída na ordem original.

[000127] O desmapeador de células 22200 pode extrair as células correspondentes para dados comuns, as células correspondentes a tubos de dados e as células correspondentes a dados de PLS a partir de estruturas de sinal recebidos. O desmapeador de células 22200 pode mesclar dados distribuídos e transmitidos e produzir os mesmos como um fluxo, se necessário. Quando duas peças consecutivas dos dados de entrada da célula são processadas como um par e mapeadas no aparelho 10000 para a transmissão de sinais de transmissão, os desmapeador de células 22200 pode realizar o desmapeamento célula por aos pares para o processamento de duas células de entrada consecutivas como uma unidade, conforme um procedimento inverso da operação de mapeamento do aparelho 10000 para a transmissão de sinais de transmissão.

[000128] Além disso, um desmapeador de células 22200 pode extrair dados de sinalização de PLS recebidos através da estrutura atual como dados pré-PLS & pós-PLS e produzir dados pré-PLS & pós-PLS.

[000129] Os blocos descritos acima podem ser omitidos ou substituídos por blocos tendo funções semelhantes ou idênticas de acordo com o modelo.

[000130] A FIG. 16 ilustra um módulo de desmapeamento & decodificação de acordo com uma modalidade da presente invenção.

[000131] O módulo de desmapeamento & decodificação 23000 mostrado na FIG. 16 pode realizar uma operação inversa à operação de bit intercalado e codificado & o módulo de modulação ilustrado na FIG. 1. O bit intercalado e codificado & o módulo de modulação do aparelho 10000 para transmitir sinais de transmissão de acordo com uma modalidade da presente invenção podem processar tubos de entrada de dados através da aplicação de forma independente de SISO, MISO e MIMO dos mesmos para as respectivas vias, tal como acima descrito. Como consequência, o módulo de desmapeamento & decodificação 23000 ilustrado na FIG. 16 pode incluir blocos para o processamento de saída de dados a partir do módulo de análise de acordo com a estrutura SISO, MISO e MIMO, em resposta ao aparelho 10000 para transmitir sinais de transmissão.

[000132] Como mostrado na FIG. 16, o módulo de decodificação & desmapeamento 23000 de acordo com uma modalidade da presente invenção pode incluir um primeiro bloco 23100 para SISO, um segundo bloco 23200 para MISO, um terceiro bloco 23300 para MIMO e um quarto bloco 23400 para o processamento das informações pré-PLS/pós-PLS. O módulo de decodificação & desmapeamento 23000 mostrado na FIG. 16 é exemplar e pode incluir apenas o primeiro bloco 23100 e o quarto bloco 23400, apenas o segundo bloco 23200 e o quarto bloco 23400 ou apenas o terceiro bloco 23300 e o quarto bloco 23400 de acordo com o modelo. Ou seja, o módulo de desmapeamento & decodificação 23000 pode incluir blocos para o processamento de tubos de dados igualmente ou diferentemente de acordo com o modelo.

[000133] Será dada descrição de cada bloco do módulo de desmapeamento & decodificação 23000.

[000134] O primeiro bloco 23100 processa um tubo de dados de entrada de acordo com SISO e pode incluir um bloco desintercalador de tempo 23110, um bloco desintercalador de célula 23120, um bloco desmapeador de constelação 23130, um bloco mux de célula-a-bit 23140, um bloco desintercalador de bit 23150 e um bloco decodificador de FEC 23160.

[000135] O bloco desintercalador de tempo 23110 pode realizar um processo inverso ao processo realizado pelo bloco de intercalação de tempo 14310 ilustrado na FIG. 8. Ou seja, o bloco de intercalação de tempo 23110 pode desintercalar símbolos de entrada intercalados no domínio de tempo para as posições originais dos mesmos.

[000136] O bloco desintercalador de células 23120 pode realizar um processo inverso ao processo realizado pelo bloco intercalador de célula ilustrado na FIG. 9a. Ou seja, o bloco intercalador de célula 23120 pode desintercalar as posições de células dispersas em um bloco de FEC em posições originais dos mesmos. O bloco desintercalador de célula 23120 pode ser omitido.

[000137] O bloco desmapeador de constelação 23130 pode realizar um processo inverso ao processo realizado pelo mapeador 12300 ilustrado na FIG. 5. Ou seja, o bloco desmapeador de constelação 23130 pode desmapear um sinal de entrada de domínio um símbolo para os dados de domínio de bit. Além disso, o bloco desmapeador de constelação 23130 pode realizar decisão difícil e produzir dados de bits de saída decididos. Além disso, o bloco desmapeador de constelação 23130 pode realizar uma razão de probabilidade logarítmica (LLR) de cada bit, que corresponde a um valor de decisão preliminar ou valor de probabilidade. Se o aparelho 10000 para transmitir sinais de transmissão aplica uma constelação girada a fim de obter ganho de diversidade adicional, o bloco desmapeador de constelação 23130 pode realizar desmapeamento de LLR bidimensional correspondente à constelação girada. Aqui, o bloco desmapeador de constelação 23130 pode calcular LLR de modo que um retardo aplicado pelo aparelho 10000 para transmitir sinais de transmissão para o componente I ou Q pode ser compensado.

[000138] O bloco mux de célula-a-bit 23140 pode realizar um processo inverso ao processo realizado pelo mapeador 12300 ilustrado na FIG. 5. Ou seja, o bloco mux de célula-a-bit 23140 pode restaurar os dados de bits mapeados para os fluxos de bits originais.

[000139] O bloco desintercalador de bits 23150 pode realizar um processo inverso ao processo realizado pelo intercalador de bits 12200 ilustrado na FIG. 5. Ou seja, o bloco desintercalador de bits 23150 pode desintercalar a saída de fluxos de bit a partir do bloco de mux de célula-a-bit 23140 na ordem original. O bloco decodificador de FEC 23460 pode realizar um processo inverso ao processo realizado pelo codificador de FEC 12100 ilustrado na FIG. 5. Ou seja, o bloco decodificador de FEC 23460 pode corrigir um erro gerado em um canal de transmissão através da realização da decodificação de LDPC e decodificação de BCH. O segundo bloco 23200 processa um tubo de dados de entrada de acordo com MISO e pode incluir o bloco desintercalador de tempo, bloco desintercalador de célula, bloco desmapeador de constelação, bloco mux de célula- a-bit, bloco desintercalador de bits e bloco decodificador de FEC da mesma maneira como o primeiro bloco 23100, conforme mostrado na FIG. 16. No entanto, o segundo bloco 23200 é distinto do primeiro bloco 23100 já que o segundo bloco 23200 inclui ainda um bloco de decodificação de MISO 23210. O segundo bloco 23200 realiza o mesmo procedimento, incluindo a operação de desintercalação de tempo para a operação de saída como o primeiro bloco 23100 e, portanto, a descrição dos blocos correspondentes é omitida.

[000140] O bloco de decodificação de MISO 11110 pode realizar uma operação inversa à operação de processamento de MISO no aparelho 10000 para a transmissão de sinais de transmissão. Se o sistema de transmissão/recepção de transmissão de acordo com uma modalidade da presente invenção utiliza STBC, o bloco de decodificação de MISO 11110 pode realizar a decodificação de Alamouti.

[000141] O terceiro bloco 23300 processa um tubo de dados de entrada de acordo com MIMO e pode incluir o bloco desintercalador de tempo, bloco desintercalador de células, bloco desmapeador de constelação, bloco mux de célula-a-bit, bloco desintercalador de bit e bloco decodificador de FEC da mesma forma como o segundo bloco 23200, como mostrado na FIG. 16. No entanto, o terceiro bloco 23300 distingue-se do segundo bloco 23200 já que o terceiro bloco 23300 inclui ainda um bloco de decodificação de MIMO 23310. Os papéis básicos do bloco desintercalador de tempo, bloco desintercalador de célula, bloco desmapeador de constelação, bloco mux de células-a-bits e bloco desintercalador de bit incluído no terceiro bloco 23300 são idênticos aos dos blocos correspondentes incluídos no primeiro e no segundo blocos 23100 e 23200, embora as funções dos mesmos possam ser diferentes da primeira e do segundo blocos 23100 e 23200.

[000142] O bloco de decodificação de MIMO 23310 pode receber dados de saída do desintercalador de células para os sinais de entrada das m antenas Rx e realizar a decodificação de MIMO como uma operação inversa à operação do processamento de MIMO no aparelho 10000 para a transmissão de sinais de transmissão. O bloco de decodificação de MIMO 23310 pode realizar decodificação de máxima verossimilhança para obter o desempenho de decodificação ideal ou realizar decodificação de esfera com a complexidade reduzida. Caso contrário, o bloco de decodificação de MIMO 23310 pode conseguir um melhor desempenho de decodificação através da detecção de MMSE ou realização de realização de decodificação iterativa com detecção de MMSE.

[000143] O quarto bloco 23400 processa as informações pré- PLS/pós-PLS e pode realizar a decodificação SISO ou MISO.

[000144] As funções básicas do bloco desintercalador de tempo, bloco desintercalador de célula, bloco desmapeador de constelação, bloco mux de célula-a-bit e bloco desintercalador de bit incluídos no quarto bloco 23400 são idênticas às dos blocos correspondentes ao primeiro, segundo e terceiro blocos 23100, 23200 e 23300, embora as funções dos mesmos possam ser diferentes da primeira, segundo e do terceiro blocos 23100, 23200 e 23300.

[000145] O decodificador encurtado/perfurado de FEC 23410 pode realizar desencurtamento e desperfuração em dados encurtados/perfurados de acordo com o comprimento de dados de PLS e, em seguida, realizar então a decodificação de FEC. Neste caso, o decodificador de FEC usado para tubos de dados também pode ser usado para PLS. Consequentemente, o hardware de decodificador de FEC adicional para o PLS único não é necessário e, portanto, o modelo do sistema é simplificado e a codificação eficiente é alcançada.

[000146] Os blocos acima descritos podem ser omitidos ou substituídos por blocos tendo funções semelhantes ou idênticas de acordo com o modelo.

[000147] O módulo de decodificação & desmapeamento de acordo com uma modalidade da presente invenção pode produzir tubos de dados e informações de PLS processadas para os respectivos caminhos para o processador de saída, como ilustrado na FIG. 16.

[000148] As FIGs. 17 e 18 ilustram os processadores de saída de acordo com as modalidades da presente invenção.

[000149] A FIG. 17 ilustra um processador de saída 24000 de acordo com uma modalidade da presente invenção. O processador de saída 24000 ilustrado na FIG. 17 recebe uma única saída de tubo de dados a partir do módulo de decodificação & desmapeamento e gera um único fluxo de saída.

[000150] O processador de saída 24000 mostrado na FIG. 17 pode incluir um bloco misturador BB 24100, um bloco de remoção de preenchimento 24200, um bloco decodificador CRC-8 24300 e um bloco processador de estrutura BB 24400.

[000151] O bloco misturador BB 24100 pode desmisturar um fluxo de bits de entrada, através da geração do mesmo PRBS que o usado no aparelho para a transmissão de sinais de transmissão para o fluxo de bits de entrada e realização de uma operação XOR em PRBS e o fluxo de bits.

[000152] O bloco de remoção de preenchimento 24200 pode remover bits de preenchimento inseridos pelo aparelho para a transmissão de sinais de transmissão, se necessário.

[000153] O Bloco decodificador CRC-8 24300 pode verificar um erro de bloco através da realização de decodificação de CRC sobre o fluxo de bits recebido do bloco de remoção de preenchimento 24200.

[000154] O bloco processador de estrutura BB 24400 pode decodificar informações transmitidas através de um cabeçalho de estrutura BB e restaurar MPEG-Ts, fluxos de IP (v4 ou v6) ou fluxos de genéricos, usando as informações decodificadas.

[000155] Os blocos acima descritos podem ser omitidos ou substituídos por blocos tendo funções semelhantes ou idênticas de acordo com o modelo.

[000156] A FIG. 18 ilustra um processador de saída de acordo com outra modalidade da presente invenção. O processador de saída 24000 mostrado na FIG. 18 recebe várias saídas de tubos de dados a partir do módulo de desmapeamento & decodificação.A decodificação de vários tubos de dados pode incluir um processo de fusão de dados comuns normalmente aplicáveis a uma pluralidade de tubos de dados e tubos de dados relacionados aos mesmos e decodificar os mesmos ou um processo de decodificação simultaneamente de uma pluralidade de serviços ou componentes de serviços (incluindo um serviço de vídeo escalável), pelo aparelho para receber sinais de transmissão.

[000157] O processador de saída 24000 mostrado na FIG. 18 pode incluir um bloco desmisturador BB, um bloco de remoção de preenchimento, um bloco decodificador CRC-8 e um bloco processador de estrutura BB como o processador de saída ilustrado na FIG. 17. As funções básicas destes blocos correspondem às dos blocos descritos com referência à FIG. 17, embora as operações dos mesmos possam ser diferentes daquelas dos blocos ilustrados na FIG. 17.

[000158] Um bloco de buffer e de interferência 24500 incluído no processador de saída mostrado na FIG. 18 pode compensar um retardo, inserido pelo aparelho para a transmissão de sinais de transmissão para a sincronização de múltiplos tubos de dados, de acordo com um parâmetro de TTO restaurado (tempo para saída).

[000159] Um bloco de inserção de pacote nulo 24600 pode restaurar um pacote nulo removido a partir de um fluxo com referência a um DNP restaurado (pacote nulo deletado) e produzir dados comuns.

[000160] O bloco de regeneração de relógio TS 24700 pode restaurar a sincronização de tempo de pacotes de saída com base nas informações de ISCR (referência de tempo de fluxo de entrada).

[000161] Um bloco de recombinação TS 24800 pode recombinar os dados comuns e os tubos de dados relacionados com os mesmos, que saem do bloco de inserção de pacote nulo 24600, para restaurar o MPEG-Ts original, fluxos de IP (v4 ou v6) ou fluxos genéricos. As informações de TTO, DNT e ISCR podem ser obtidas através do cabeçalho da estrutura BB.

[000162] Um bloco de decodificação de sinalização em banda 24900 pode decodificar e produzir informações de sinalização de camada física em banda transmitidas através de um campo de bits de preenchimento em cada estrutura de FEC de um tubo de dados.

[000163] O processador de saída mostrado na FIG. 18 pode desmisturar BB para as informações pré-PLS e as informações pós-PLS, respectivamente, introduzidas através de um caminho pré-PLS e um caminho pós-PLS e decodificar os dados desmisturados para restaurar os dados de PLS originais. Os dados de PLS restaurados são fornecidos para um controlador de sistema incluído no aparelho para a recepção de sinais de transmissão. O controlador de sistema pode fornecer os parâmetros necessários para o módulo de sincronização & demodulação, módulo de análise de estrutura, módulo de desmapeamento & decodificação e módulo de processador de saída do aparelho para receber os sinais de transmissão.

[000164] Os blocos acima descritos podem ser omitidos ou substituídos por blocos tendo funções idênticas r semelhantes de acordo com o modelo.

[000165] A FIG. 19 é um diagrama de blocos para ilustrar a configuração de um aparelho de transmissão de acordo com uma modalidade exemplar. Com referência à FIG. 19, o aparelho de transmissão 100 inclui um codificador 110, um intercalador 120, e um modulador 130 (ou um mapeador de constelação).

[000166] O codificador 110 gera uma palavra de código de verificação de paridade de baixa densidade (LDPC) através da realização da codificação de LDPC com base em uma matriz de verificação de paridade. O codificador 110 pode incluir um codificador de LDPC (não mostrado) para realizar a codificação de LDPC.

[000167] O codificador de LDPC 110 codifica bits de palavra de informação (ou informações) para gerar a palavra de código de LDPC, que é formada de bits de palavra de informação e bits de paridade (ou seja, bits de paridade de LDPC). Aqui, os bits de entrada para o codificador 110 podem ser usados como os bits de palavra de informação. Além disso, uma vez que um código de LDPC é um código sistemático, os bits de palavra de informação podem ser incluídos na palavra de código de LDPC como eles são.

[000168] A palavra de código de LDPC é formada dos bits de palavra de informação e bits de paridade. Por exemplo, a palavra de código de LDPC é formada de número de bits Nldpc, e inclui número de bits de palavra de informação Kidpc e número de bits de paridade Nparidade=Nldpc-Kldpc.

[000169] Neste caso, o codificador 110 pode gerar a palavra de código de LDPC realizando a codificação de LDPC com base na matriz de verificação de paridade. Ou seja, uma vez que a codificação de LDPC é um processo para gerar uma palavra de código de LDPC para satisfazer H‘C -0, o codificador 110 pode utilizar a matriz de verificação de paridade quando se realiza a codificação de LDPC. Aqui, H é uma matriz de verificação de paridade e C é uma palavra de código de LDPC.

[000170] Para a codificação de LDPC, o aparelho de transmissão 100 pode incluir uma memória e pode pré-armazenar matrizes de verificação de paridade de vários formatos.

[000171] Por exemplo, o aparelho de transmissão 100 pode pré-armazenar matrizes de verificação de paridade que são definidas na Transmissão de Vídeo Digital por cabo versão 2 (digital Video Broadcasting-Cable, DVB-C2), Transmissão de Vídeo Digital por cabo satélite de segunda geração (Digital Video Broadcasting-Satellite-Second Generation, DVB-S2), Transmissão de Vídeo Digital por via Terrestre de segunda geração (Digital Video Broadcasting-Second Generation Terrestrial, DVB-T2), etc., ou podem pré-armazenar matrizes de verificação de paridade que são definidas no padrão de transmissão digital da América do Norte da Comissão de Sistemas de Televisão Avançados (Advanced Television Systems Committee, ATSC) padrão 3.0, que estão atualmente sendo estabelecidos. No entanto, isto é apenas um exemplo e os aparelhos de transmissão 100 podem pré-armazenar matrizes de teste de paridade de outros formatos além destas das matrizes de teste de paridade.

[000172] Daqui em diante, uma matriz de verificação de paridade de acordo com várias modalidades exemplares será explicada com referência aos desenhos. Na matriz de verificação de paridade, elementos diferentes de elementos tendo 1 têm 0.

[000173] Por exemplo, a matriz de verificação de paridade de acordo com uma modalidade exemplar, pode ter uma configuração da FIG. 20.

[000174] Com referência à FIG. 20, uma matriz de verificação de paridade 200 é formada por uma submatriz de palavra de informação (ou uma submatriz de informação) 210 correspondendo aos bits de palavras de informação, e uma submatriz de paridade 220 correspondendo a bits de paridade.

[000175] A submatriz de palavra de informação 210 inclui número de colunas Kldpc e a submatriz de paridade 220 inclui número de colunas Nparidade=Nldpc-Kldpc. O número de linhas da matriz de verificação de paridade 200 é idêntico ao número de colunas da submatriz de paridade 220, Nparidade=Nldpc-Kldpc.

[000176] Além disso, na matriz de verificação de paridade 200, Nldpc é de um comprimento de uma palavra de código de LDPC, Kldpc é de um comprimento de bits de palavra de informação, e Nparidade=Nldpc-Kldpc é de um comprimento de bits de paridade. O comprimento de palavra de código de LDPC, os bits de palavra de informação e os bits de paridade significam o número de bits incluídos em cada um dentre uma palavra de código de LDPC, bits de palavra de informação e bits de paridade.

[000177] Daqui em diante, a configuração da submatriz de palavra de informação 210 e da submatriz de paridade 220 será explicada.

[000178] A submatriz de palavra de informação 210 inclui número de colunas Kldpc (ou seja, 0-ésima coluna à (Kldpc-1)-ésima coluna, e segue as seguintes regras:

[000179] Primeiro, M números de colunas dentre Kldpc números de colunas da submatriz de palavra de informação 210 pertencem ao mesmo grupo, e Kldpc número de colunas é dividido em números Kldpc/M de grupos de coluna. Em cada grupo de coluna, uma coluna é cíclica-deslocada a partir de uma coluna imediatamente anterior por Qldpc. Ou seja, Qldpc pode ser um valor de parâmetro de deslocamento cíclico sobre as colunas em um grupo de coluna da submatriz de palavra de informação 210 da matriz de verificação de paridade 200.

[000180] Aqui, M é um intervalo no qual um padrão de um grupo de coluna, que inclui uma pluralidade de colunas, é repetido na submatriz de palavra de informação 210 (por exemplo, M = 360), e é Qldpc um tamanho pelo qual uma coluna é deslocada cíclica a partir de uma coluna imediatamente anterior em um mesmo grupo de coluna na submatriz de palavra de informação 210. Além disso, M é um divisor comum de Nldpc e Kldpc e está determinado para satisfazer Aqui, M e Qldpc são números inteiros Kldpc/M também é um número inteiro. M e Qldpc podem ter vários valores de acordo com um comprimento de palavra de código de LDPC e uma taxa de código ou taxa de codificação (CR).

[000181] Por exemplo, quando M = 360 e o comprimento de palavra de código de LDPC, Nldpc, é 64800, Qldpc pode ser como definido na Tabela 1 apresentada a seguir, e, quando M = 360 e o comprimento de Nldpc da palavra de código de LDPC é 16200, Qldpc pode ser como definido na Tabela 2 abaixo apresentada.[Tabela 1] [Tabela 2]

[000182] Segundo, quando o grau da 0-ésima coluna do grupo de coluna i-ésimo (i = 0, 1, Kldpc/M-1) é Di (aqui, o grau é o número de valor 1 existente em cada coluna e todas as colunas pertencentes ao mesmo grupo de coluna têm o mesmo grau), e uma posição (ou um índice) de cada linha em que 1 existe na 0-ésima coluna do i ésimo grupo de coluna e deum índice de uma fila, onde k esimo 1 está localizado na j esima coluna no i-esimo grupo de coluna e determinada pela seguinte equação 1:onde A equação 1 pode ser expressa como a seguinte Equação 2: onde . Desde de que j=1,2, ..., M-1, (j mod M) da Equação 2 pode ser considerado como j.

[000183] Nas equações acima,é um índice de uma linha, onde k-esimo 1 está localizado na j-esima coluna no i-esimo grupo de coluna, Nldpc e um comprimento de uma palavra de código de LDPC, Kldpc e um comprimento de bits de palavra de informação, Di e um grau de colunas pertencentes ao i-esimo grupo de coluna, M e o número de colunas que pertencem a um grupo de coluna única, e e Qldpc e um tamanho em que cada coluna no grupo de coluna e deslocado cíclico.

[000184] Como resultado, referindo-se a estas equações, quando apenasé conhecido, o índice da linha onde o k-ésimo 1 está localizado na j-esima coluna no i-esimo grupo de coluna pode ser conhecido. Portanto, quando o valor do índice da linha em o k-ésimo 1 está localizado na 0-ésima coluna de cada grupo de coluna é armazenado, uma posição de coluna e linha onde 1 está localizado na matriz de verificação de paridade 200 que tem a configuração da FIG. 20 (ou seja, a submatriz da palavra de informação 210 da matriz de verificação de paridade 200) pode ser conhecida.

[000185] De acordo com as regras acima descritas, todas as colunas pertencentes ao i-ésimo grupo coluna têm o mesmo grau Di. Deste modo, a palavra de código de LDPC que armazena as informações sobre a matriz de verificação de paridade de acordo com as regras acima descritas pode ser expressa brevemente como segue.

[000186] Por exemplo, quando Nldpc é 30, Kldpc é 15, e Qldpc é 3, a informação de posição da linha onde 1 está localizado na 0- ésima coluna dos três grupos de coluna pode ser expresso por uma sequência de 3 Equações e pode ser chamado como "sequência de posição de peso-1". onde é um índice de uma linha, onde k-ésimo 1 está localizado na coluna j-ésimo no i-ésimo grupo de coluna.

[000187] A sequência de posição de peso-1 como a Equação 3, que expressa um índice de uma linha, onde 1 está localizado na 0-ésima coluna de cada grupo de coluna pode ser expressa como resumidamente na Tabela 3 apresentada a seguir: [Tabela 3]

[000188] A Tabela 3 mostra as posições de elementos que têm o valor 1 na matriz de verificação de paridade, e a i-ésima sequência de posição de peso 1 é expressa por índices de linhas, onde 1 está localizado na 0-ésima coluna pertencente ao i-ésimo grupo de coluna.

[000189] A submatriz de palavra de informação 210 da matriz de verificação de paridade de acordo com uma modalidade exemplar, pode ser definida como nas Tabelas 4 a 12 apresentadas a seguir, com base nas descrições anteriores.

[000190] As Tabelas 4 a 12 mostram os índices de linhas onde 1 está localizado na 0-ésima coluna do i-ésimo grupo de coluna da submatriz de palavra de informação 210. Ou seja, a submatriz de palavra de informação 210 coluna é formada por uma pluralidade de grupos de coluna cada um incluindo M números de colunas, e as posições de 1 na 0-ésima coluna de cada uma da pluralidade de grupos de coluna podem ser definidas pelas Tabelas 4 a 12.

[000191] Aqui, os índices das linhas onde 1 está localizado na 0-ésima coluna do i-ésimo grupo de coluna significam "endereços de acumuladores de bit de paridade". As abordagens de acumuladores de "bit de paridade" têm o mesmo significado tal como definido na norma DVB-C2/S2/T2 ou nas normas ATSC 3.0, que estão atualmente sendo estabelecidas e, assim, uma explicação detalhada da mesma é omitida.

[000192] Por exemplo, quando o comprimento Nldpc da palavra de código de LDPC é 16200, a taxa de código é 5/15, e M é 360, os índices das linhas em que 1 está localizado na 0-ésima coluna do i-ésimo grupo de coluna da submatriz de palavra de informação 210 são como mostrados na Tabela 4 apresentada abaixo:[Tabela 4]

[000193] Em outro exemplo, quando o comprimento Nldpc da palavra de código de LDPC é 16200, a taxa de código é 7/15, e M é 360, os índices das linhas em que 1 está localizado na 0- ésima coluna do i-ésimo grupo de coluna da submatriz de palavra de informação 210 são como mostrados na Tabela 5 ou Tabela 6 apresentada a seguir:[Tabela 5] [Tabela 6]

[000194] Em outro exemplo, quando o comprimento Nldpc da palavra de código de LDPC é 16200, a taxa de código é 9/15, e M é 360, os índices das linhas onde 1 existe na 0-ésima coluna do i-ésimo grupo de coluna da submatriz de palavra de informação são definidos como mostrado na Tabela 7 ou Tabela 8 abaixo.[Tabela 7] [Tabela 8]

[000195] Em outro exemplo, quando o comprimento Nldpc da palavra de código de LDPC é 16200, a taxa de código é 11/15, e M é 360, os índices das linhas onde 1 existe na 0-ésima coluna do i-ésimo grupo de coluna da submatriz de palavra de informação são definidos como mostrado na Tabela 9 ou Tabela 10 abaixo. [Tabela 9] [Tabela 10]

[000196] Em outro exemplo, quando o comprimento Nldpc da palavra de código de LDPC é 16200, a taxa de código é 13/15, e M é 360, os índices de linhas onde 1 existe na 0-ésima coluna do i-ésimo grupo de coluna da submatriz de palavra de informação são definidos como mostrado na Tabela 11 ou 12 abaixo.[Tabela 11] [Tabela 12]

[000197] Nos exemplos acima descritos, o comprimento de palavra de código de LDPC é 16200 e a taxa de código é 5/15, 7/15, 9/15, 11/15 e 13/15. No entanto, isto é apenas um exemplo, e a posição de 1 na submatriz de palavra de informação 210 pode ser definida de diversas formas quando o comprimento de palavra de código de LDPC é 64800 ou a taxa de código tem valores diferentes.

[000198] De acordo com uma modalidade exemplar, mesmo quando uma ordem dos índices em uma sequência na 0-ésima coluna de cada grupo de coluna da matriz de verificação de paridade 200 como mostrado nas Tabelas 4 a 12 acima descritas é alterada, a matriz de verificação de paridade modificada é uma matriz de verificação de paridade usada para o mesmo código. Portanto, um caso em que a ordem dos índices na sequência na 0-ésima coluna de cada grupo de coluna nas Tabelas 4 a 12 é alterada é abrangido pelo conceito inventivo.

[000199] De acordo com uma modalidade exemplar, mesmo quando a ordem de organização das sequências correspondentes ao número i+1 dos grupos de coluna é alterado nas Tabelas 4 a 12, as características do ciclo em um gráfico de um código e as características algébricas tais como a distribuição de grau não são alteradas. No entanto, um caso em que a ordem de organização das sequências mostrada nas Tabelas 4 a 12 é alterada é também abrangido pelo conceito inventivo.

[000200] Além disso, mesmo quando um múltiplo de Qldpc é igualmente adicionado a todos os índices em um determinado grupo de coluna (ou seja, uma sequência) nas Tabelas 4 a 12, as características do ciclo sobre o gráfico do código ou as características algébricas tais como distribuição de grau não são alteradas. Portanto, um resultado da adição igualmente de um múltiplo de Qldpc para todos os índices apresentados nas Tabelas 4 a 12 é também abrangido pelo conceito inventivo. No entanto, deve-se notar que, quando o valor resultante obtido pela adição do múltiplo de Qldpc para todos os índices de uma dada sequência é maior ou igual a (Nldpc-Kldpc), um valor obtido através da aplicação de uma operação de módulo para (Nldpc- Kldpc) deve ser aplicado em vez disso.

[000201] Uma vez que as posições das linhas onde 1 existe na 0-ésima coluna do i-ésimo grupo de coluna da submatriz de palavra de informação 210 são definidas como mostrado nas Tabelas 4 a 12, em posições das linhas onde 1 existe nas outras colunas de cada grupo de coluna podem ser definidas uma vez que as posições das linhas onde 1 existe na 0-ésima coluna são deslocadas cíclicas por Qldpc na coluna seguinte.

[000202] Por exemplo, no caso da Tabela 4, na 0-ésima coluna do 0-ésimo grupo de coluna da submatriz de palavra de informação 210, 1 existe na linha 245° linha 449°, 4911° linha,

[000203] Neste caso, uma vez que, os índices das linhas em que 1 está localizado na 1° coluna do 0-ésimo grupo de coluna podem ser 275 (= 245 + 30), 479 (= 449 + 30), 521 (=491 + 30),..., e os índices das linhas em que 1 está localizado na 2° coluna do 0-ésimo grupo de coluna pode ser 305 (= 275 + 30), 509 (= 479 + 30), 551 (=521 + 30),

[000204] No método acima descrito, os índices das linhas onde 1 está localizado em todas as linhas de cada grupo de coluna podem ser definidos.

[000205] A submatriz de paridade 220 da matriz de verificação de paridade 200 mostrada na FIG. 20 pode ser definida como segue:

[000206] A submatriz de paridade 220 inclui Nldpc-Kldpc número de colunas (ou seja, a Kldpc-ésima coluna para (Nlpdc-1)-ésima coluna) e tem uma configuração diagonal ou de escada dupla. Como consequência, o grau de colunas com exceção da última coluna (ou seja, (Nlpdc-1)ésima coluna) dentre as colunas incluídas na submatriz de paridade 220 é 2, e o grau da última coluna é 1.

[000207] Como resultado, a submatriz de palavra de informação 210 da matriz de verificação de paridade 200 pode ser definida pelas Tabelas 4 a 12, e a submatriz de paridade 220 da matriz de verificação de paridade 200 pode ter uma configuração diagonal dupla.

[000208] Quando as colunas e linhas da matriz de verificação de paridade 200 mostrada na FIG. 20 são trocadas com base na Equação 4 e Equação 5 abaixo, a matriz de verificação de paridade representada na FIG. 20 pode ser alterada para uma matriz de verificação de paridade 300 mostrada na FIG. 21.

[000209] O método para a troca com base na Equação 4 e na Equação 5 será explicado a seguir. Uma vez que na troca de linha e na troca de coluna se aplica o mesmo princípio, a troca de linha será explicada como um exemplo.

[000210] No caso da troca de linha, considerando a linha X- ésima, i e j satisfazendo X = Qldpc x i+j são calculados e a linha X-ésima é trocada pela atribuição de i e j calculados para M x j+i. Para o exemplo de Qldpc e M sendo 2 e 10, respectivamente, considerando à 7° linha, i e j satisfazendo 7 = 2 x i + j são 3 e 1, respectivamente. Portanto, a 7a linha é trocada para a 13° linha (10x1+3=13).

[000211] Quando a troca de linha e a troca de coluna são realizadas no método acima descrito, a matriz de verificação de paridade da FIG. 20 pode ser convertida na matriz de verificação de paridade da FIG. 21.

[000212] Com referência à FIG. 21, a matriz de verificação de paridade 300 é dividida em uma pluralidade de blocos parciais, e uma matriz quase cíclica de M x M corresponde a cada bloco parcial.

[000213] Como consequência, a matriz de verificação de paridade 300 tendo a configuração da FIG. 21 é formada de unidades de matriz M x M. Ou seja, as submatrizes M x M são dispostas como uma pluralidade de blocos parciais, que constituem a matriz de verificação de paridade 300.

[000214] Uma vez que a matriz de verificação de paridade 300 é formada de matrizes quase cíclicas de M x M, M números de colunas (column) podem ser chamados de um bloco de colunas e M números de linhas (row) podem ser chamados de um bloco de linhas. Como consequência, a matriz de verificação de paridade 300 tendo a configuração da FIG. 21 é formada de número deblocos de colunas e número de blocos de linhas.

[000215] Daqui em diante, a submatriz de M x M será explicada.

[000216] Primeiro, o (Nqc_column-1)-ésimo bloco de coluna do 0- ésimo bloco de linha tem uma forma mostrada na Equação 6 apresentada a seguir:

[000217] Tal como descrito acima, A 330 é uma matriz M x M, os valores da 0-ésima linha e da (M-1)ésima coluna são todos "0", e, considerando 0<i<(M-2), a i-ésima linha da (í + i)-ésima coluna é "1" e os outros valores são "0".

[000218] Em segundo lugar, considerandona submatriz de paridade 320, o i-ésimo bloco de linha da (Kldpc/M + i)ésimo bloco de coluna é configurado por uma matriz unitária IM x M 340. Além disso, considerando , o (i+1)ésimo bloco de linhas do (Kldpc/M+i)ésimo bloco de colunas é configurado por uma matriz unitária IMxM 340.

[000219] Em terceiro lugar, um bloco 350 que constitui a submatriz de palavra de informação 310 pode ter um formato cíclico-deslocado de uma matriz cíclica P, Paij, ou um formato adicionado de matriz cíclica-deslocada Paij da matriz cíclica P (ou um formato de sobreposição).

[000220] Por exemplo, um formato em que a matriz P cíclica é cíclica-deslocada para a direita por 1 pode ser expresso pela Equação 7 apresentada a seguir:

[000221] A matriz cíclica P é uma matriz quadrada tendo um tamanho M x M e é uma matriz em que o peso de cada um dos M números de linhas é 1 e um peso de cada um dos M números de colunas é 1. Quando aij é 0, a matriz cíclica P, ou seja, P0 indica uma matriz unitária IM x M, e quando aij é “, P“ é uma matriz nula.

[000222] A submatriz existente, quando o i-ésimo bloco de linhas e o j-ésimo bloco de colunas se cruzam na matriz de verificação de paridade 300 da FIG. 21 podem ser Paij. Como consequência, I e j indicam o número de blocos de linhas e o número de blocos de colunas nos blocos parciais correspondentes à palavra de informação. Como consequência, na matriz de verificação de paridade 300, o número total de colunas ée o número total de linhas é . .Ou seja, a matriz de verificação de paridade 300 é formada de Nqc_column números de blocos de colunas e Nqc_row números de blocos de linhas.

[000223] A seguir, um método para realizar da codificação de LDPC com base na matriz de verificação de paridade 200, como mostrado na FIG. 20, será explicado. Um processo de codificação de LDPC quando a matriz de verificação de paridade 200 é definida como mostrado na Tabela 4 será um exemplo para a conveniência da explicação.

[000224] Primeiro, quando os bits de palavra de informação com um comprimento de Kidpc sãoe os bits de paridade tendo um comprimento de Nldpc-Kldpc são a codificação de LDPC é realizada pelo seguinte processo.

[000225] Etapa 1) os bits de paridade são inicializados como ‘0’. Ou seja,

[000226] Etapa 2) O 0-ésima bit de palavra de informação i0 é acumulado em bits de paridade com os índices definidos na primeira linha (ou seja, a linha de i = 0) da Tabela 4, como as abordagens dos bits de paridade. Isto pode ser expresso pela Equação 8 apresentada abaixo:

[000227] Aqui, i0 é o 0-esimo bit de palavra de informação, pi é um i-ésimo bit de paridade, eé uma operação binária. De acordo com a operação binária, é igual a 0, é igual a 1, é igual a 1, é igual a 0.

[000228] Etapa 3) Os outros 359 bits de palavra de informação im (m = l, 2, ..., 359) são acumulados em bits de paridade com endereços calculados com base na Equação 9 abaixo. Estes bits de palavra de informação podem pertencer ao mesmo grupo de coluna que o de i0.

[000229] Aqui, x é uma abordagem de um acumulador de bits de paridade para o bit de palavra de informação correspondente i0, e Qldpc é um tamanho em que cada coluna é cíclica-deslocada na submatriz de palavra de informação, e pode ser 30, no caso da Tabela 4. Em adição, uma vez que m = l, 2, ..., 359, (m mod 360) na Equação 9 podem ser considerado como m.

[000230] Como resultado, os bits de palavra de informação im (m = l, 2,..., 359) são acumulados em bits de paridade com as abordagens calculados com base na Equação 9. Por exemplo, operação como mostrado na Equação 10 apresentada a seguir pode ser realizada para o bit de palavra de informação i1:

[000231] Aqui, i1 é um 1° bit de palavra de informação, pi é um i-ésimo bit de paridade, eé uma operação binária. De acordo com a operação binária, umaé igual a 0,é igual a 1,é igual a 1,é igual a 0.

[000232] Etapa 4) O 360° bits de palavra de informação de i360 é acumulado em bits de paridade tendo índices definidos na 2° linha 2 (ou seja, a linha de i = l), da Tabela 4, como as abordagens dos bits de paridade.

[000233] Etapa 5) Os outros 359 bits de palavra de informação que pertencem ao mesmo grupo que o do bit de palavra de informação i360 são acumulados em bits de paridade. Neste caso, uma abordagem de um bit de paridade pode ser determinada com base na Equação 9. No entanto, neste caso, x é uma abordagem do acumulador de bit de paridade para o bit de palavra de informação i360 correspondente.

[000234] Etapa 6) As Etapas 4 e 5 acima descritas são repetidas para todos os grupos da coluna da Tabela 4.

[000235] Etapa 7) Como resultado, um pi de bits de paridade é calculado com base na Equação 11 abaixo apresentada. Neste caso, i é inicializado como 1.

[000236] Na Equação 11, pi é um i-ésimo bit de paridade, Nldpc é um comprimento de uma palavra de código de LDPC, Kldpc é um comprimento de uma palavra de informação da palavra de código de LDPC, e ® é uma operação binária.

[000237] O codificador 110 pode calcular os bits de paridade de acordo com o método acima descrito.

[000238] Uma matriz de verificação de paridade pode ter uma configuração como mostrado na FIG. 22, de acordo com outra modalidade exemplar.

[000239] Com referência à FIG. 22, uma matriz de verificação de paridade 400 pode ser formada por cinco (5) matrizes A, B, C, Z e D. A seguir, uma configuração de cada uma destas cinco matrizes será explicada para explicar a configuração da matriz de verificação de paridade 400.

[000240] Em primeiro lugar, M1, M2, Q1 e Q2, que são valores de parâmetros relacionados com a matriz de verificação de paridade 400, como mostrado na FIG. 22, podem ser definidos como mostrado na Tabela 13 apresentada abaixo de acordo com um comprimento e uma taxa de código de uma palavra de código de LDPC.[Tabela 13]

[000241] A matriz A é formada de K números de colunas e g números de linhas, e a matriz C é formada de K+g números de colunas e de N-K-g números de linhas. Aqui, K é um comprimento de bits de palavra de informação, e N é um comprimento de palavra de código de LDPC.

[000242] Os índices de linhas onde 1 está localizado na 0ésima coluna do i-ésimo grupo de coluna na matriz A e a matriz C pode ser definida com base na Tabela 14 de acordo com o comprimento e a taxa de código da palavra de código de LDPC. Neste caso, um intervalo no qual um padrão de uma coluna é repetido em cada um da matriz A e a matriz C, ou seja, o número de colunas pertencentes a um mesmo grupo, pode ser de 360.

[000243] Por exemplo, quando o comprimento N da palavra de código de LDPC é 16200 e a taxa de código é 5/15, os índices de linhas, onde 1 está localizado na 0-ésima coluna do i-ésimo grupo de coluna na matriz A e na matriz C são como definidos e mostrados na Tabela 14 apresentada a seguir:[Tabela 14]

[000244] No exemplo acima descrito, o comprimento de palavra de código de LDPC é 16200 e a taxa de código é 5/15. No entanto, isto é apenas um exemplo e os índices de linhas, onde 1 está localizado na 0-ésima coluna do i-ésimo grupo de coluna na matriz A e na matriz C podem ser definidos de forma diferente quando o comprimento de palavra de código de LDPC é 64800 ou a taxa de código tem valores diferentes.

[000245] Daqui em diante, as posições das linhas onde 1 existe na matriz A e na matriz C serão explicadas com referência à Tabela 14 por meio de um exemplo.

[000246] Uma vez que o comprimento N da palavra de código de LDPC é 16200 e a taxa de código é 5/15 na Tabela 14, M1 = 720, M2 = 10080, Q1 = 2, e Q2 = 28 na matriz de verificação de paridade 400 definida pela Tabela 14, com referência à Tabela 13.

[000247] Aqui, o símbolo Q1 é um tamanho em que as colunas de um mesmo grupo de coluna são cíclicas-deslocadas na matriz A, e Q2 é um tamanho em que as colunas de um mesmo grupo de coluna são cíclicas-deslocadas na matriz C.

[000248] Além disso, é um intervalo no qual um padrão de uma coluna é repetida na matriz A e na matriz C, e por exemplo, pode ser 360.

[000249] O índice de uma linha, onde 1 está localizado na matriz A e na matriz C pode ser determinado com base no valor M1.

[000250] Por exemplo, uma vez que M1 = 720 no caso da Tabela 14, as posições das linhas onde 1 existe na 0-ésima coluna do i- ésimo grupo de coluna na matriz A podem ser determinadas com base em valores menores que 720, dentre os valores de índice de Tabela 14, e as posições das linhas onde 1 existe na 0-ésima coluna do i-ésimo grupo de coluna na matriz de C podem ser determinadas com base em valores maiores ou iguais a 720, dentre os valores do índice da Tabela 14.

[000251] Na Tabela 14, a sequência correspondente ao 0-ésimo grupo de coluna é "69, 244, 706, 5145, 5994, 6066, 6763, 6815, e 8509". Como consequência, no caso da 0-ésima coluna do 0-ésimo grupo de coluna da matriz A, 1 pode estar localizado na 69° linha, 244° linha e 706° linha, e, no caso da 0-ésima coluna do 0-ésimo grupo de coluna da matriz C, 1 pode estar localizado na 5145° linha, 5994° linha, 6066° linha, 6763° linha, 6815° linha e 8509° linha.

[000252] Uma vez que as posições de 1 na 0-ésima coluna de cada grupo de coluna da matriz A são definidas, as posições das linhas onde 1 existe em outra coluna do grupo de coluna podem ser definidas por deslocamento cíclico de uma coluna imediatamente anterior por Q1. Uma vez que as posições de 1 na 0-ésima coluna de cada grupo de coluna da matriz C são definidas, a posição das linhas onde 1 existe em outra coluna do grupo de coluna pode ser definida por deslocamento cíclico a partir da coluna anterior, Q2.

[000253] No exemplo acima descrito, no caso do 0-ésima grupo de coluna da matriz A, 1 existe na 69° linha, 244° linha, e 706° linha. Neste caso, uma vez que Q1=2 os índices das linhas onde 1 existe na 1° coluna do 0-ésimo grupo de coluna são 71 (= 69 + 2), 246 (= 244 + 2), e 708 (= 706 + 2), e os índices de linhas onde 1 existe na 2° coluna do 0-ésimo grupo de coluna são 73 (=71 + 2), 248 (=246 + 2), e 710 (= 708 + 2).

[000254] No caso da 0-ésima coluna do 0-ésimo grupo de coluna da matriz C, 1 existe na 5145° linha, 5994° linha, 6066° linha, 6763° linha, 6815° linha, e 8509° linha. Neste caso, uma vez que Q2 = 28, o índice de linhas onde 1 existe na coluna 1° do 0-ésimo grupo de coluna são 5173 (= 5145 + 28), 6022 (= 5994 + 28), 6094 (6066 + 28), 6791 (= 6763 + 28), 6843 (= 6815 + 28), e 8537 (= 8509 + 28) e os índices de linhas onde 1 existe na 2° coluna do 0-ésimo grupo de coluna são 5201 (= 5173 + 28),6050 (= 6022 + 28), 6122 (= 6094 + 28), 6819 (= 6791 + 28),6871 (= 6843 + 28), e 8565 (= 8537 + 28).

[000255] Neste método, as posições das linhas onde 1 existe em todos os grupos de coluna da matriz A e da matriz C são definidas.

[000256] A matriz B pode ter uma configuração diagonal dupla, a matriz D pode ter uma configuração diagonal (ou seja, a matriz D é uma matriz de identidade), e a matriz Z pode ser uma matriz nula.

[000257] Como resultado, a matriz de verificação de paridade 400 mostrada na FIG. 22 pode ser definida pelas matrizes A, B, C, D e Z tendo as configurações acima descritas.

[000258] A seguir, um método para realizar a codificação de LDPC com base na matriz de verificação de paridade 400 mostrada na FIG. 22, será explicado. Um processo de codificação de LDPC quando a matriz de verificação de paridade 400 é definida como mostrado na Tabela 14 será explicado como um exemplo para a conveniência da explicação.

[000259] Por exemplo, quando um bloco de palavra de informação é LDPC codificado, uma palavra de código de LDPC intuindo w bit de paridade pode ser gerada.

[000260] M1 e M2 indicam o tamanho da matriz B tendo a configuração diagonal dupla e o tamanho da matriz D tendo a configuração diagonal, respectivamente, e M1 = g, M2 = N-K-G.

[000261] Um processo de cálculo de um bit de paridade é como segue. Na explicação seguinte, a matriz de verificação de paridade 400 é definida como mostrado na Tabela 14 como exemplo para a conveniência da explicação.

[000262] Etapa 1) À e p são inicializados como

[000263] Etapa 2) 0-ésimo bit de palavra de informação ÀQ é acumulado em bits de paridade tendo os índices definidos na primeira linha (ou seja, a linha de i = 0) da Tabela 14, como as abordagens de bits de paridade. Isto pode ser expresso pela Equação 12 apresentada abaixo:

[000264] Etapa 3) Considerando o próximo número L-1 de bits de palavra de informação λm (m = l, 2, ..., L-l), λm é acumulado em abordagens de bits de paridade calculados com base na Equação 13 apresentada abaixo:

[000265] Aqui, x é uma abordagem de um acumulador de bits de paridade correspondente ao 0-ésimo bit de palavra de informação de À0.

[000266] Além disso,Além disso, uma vez que o comprimento N da palavra de código de LDPC é 16200 e a taxa de código é 5/15 na Tabela 14, M1 = 720, M2 = 10080, Q1 = 2, Q2 = 28, L = 360 e com referência à Tabela 13.

[000267] Como consequência, uma operação, como mostrado na Equação 14 a seguir apresentada pode ser realizada para o 1° bit de palavra de informação λ1:

[000268] Etapa 4) Uma vez que as mesmas abordagens de bits de paridade como na segunda linha (ou seja, a linha de i = l) da Tabela 14 são dadas em relação ao L-ésimo bit de palavra de informação ÀL, em um método semelhante ao método acima descrito, as abordagens de bits de paridade sobre o próximo número L-1 de bits de palavra de informação Àm (m = L + l, L + 2, ..., 2L-1) são calculadas com base na Equação 13. Neste caso, x é uma abordagem de um acumulador de bit de paridade correspondente ao bit de palavra de informação ÀL e pode ser obtido com base na segunda linha da Tabela 14.

[000269] Etapa 5) Os processos acima descritos são repetidos para o número L de novos bits de palavra de informação de cada grupo de bits, considerando novas linhas da Tabela 14 que as abordagens do acumulador de bit de paridade.

[000270] Etapa 6) Depois dos processos acima descritos serem repetidos para os bits de palavra de código ÀO a ÀK-I, os valores relativos a Equação 15 a seguir apresentados são calculados em sequência a partir de i = 1:

[000271] Etapa 7) Bits de paridade ÀK a ÀK+MI-I correspondendo à matriz B tendo a configuração diagonal dupla são calculados com base na Equação 16 apresentada abaixo:

[000272] Etapa 8) Abordagens de um acumulador de bit considerando o número L de novos bits de palavra de código λκ a λκ + λκ+Μ1-1 de cada grupo são calculadas com base na Tabela 14 e na Equação 13.

[000273] Etapa 9) Após os bits de palavra de código λκ a λκ+Μ1-1 serem calculados, os bits de paridade λκ+Μ1 a λκ+Μ1+M2-1 correspondentes à matriz C tendo a configuração diagonal são calculados com base na Equação 17 apresentada a seguir:

[000274] O codificador 110 pode calcular os bits de paridade de acordo com o método acima descrito.

[000275] Com referência novamente à FIG. 19, o codificador 110 pode realizar a codificação de LDPC usando várias taxas de código, como 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15, etc. Além disso, o codificador 110 pode gerar uma palavra de código de LDPC tendo vários comprimentos, tais como 16200, 64800, etc., com base em um comprimento de bits de palavras de informação e a taxa de código.

[000276] Neste caso, o codificador 110 pode realizar a codificação de LDPC usando uma matriz de verificação de paridade, e a matriz de verificação de paridade é configurada como mostrado nas FIGs. 20 a 22.

[000277] Além disso, o codificador 110 pode a realizar codificação de Bose, Chaudhuri, Hocquenghem (BCH), bem como a codificação de LDPC. Para alcançar este objetivo, o codificador 110 pode incluir, ainda, um codificador BCH (não mostrada) para realizar a codificação de BCH.

[000278] Neste caso, o codificador 110 pode realizar a codificação em uma ordem de codificação de BCH e codificação de LDPC. O codificador 110 pode adicionar bits de paridade de BCH para bits de entrada através da realização de codificação de BCH e LDPC codifica os bits de palavra de informação, incluindo os bits de entrada e os bits de paridade de BCH, gerando assim uma palavra de código de LDPC.

[000279] O intercalador 120 intercala a palavra de código de LDPC. Ou seja, o intercalador 120 recebe a palavra de código de LDPC a partir do codificador 110, e intercala a palavra de código de LDPC com base em diversas regras de intercalação.

[000280] Em particular, o intercalador 120 pode intercalar a palavra de código de LDPC de modo que um bit incluído em um grupo de bits predeterminado dentre uma pluralidade de grupos de bits que constituem a palavra de código de LDPC (ou seja, uma pluralidade de grupos ou uma pluralidade de blocos) é mapeado para um bit predeterminado de um símbolo de modulação. Como consequência, o modulador 130 pode mapear um bit incluído em um grupo predeterminado dentre a pluralidade de grupos da palavra de código de LDPC para um bit predeterminado de um símbolo de modulação.

[000281] Para conseguir isso, como mostrado na FIG. 23, o intercalador 120 pode incluir um intercalador de paridade 121, um intercalador de grupo (ou um intercalador em grupos 122), um intercalador de torção de grupo 123 e um intercalador de bloco 124.

[000282] O intercalador de paridade 121 intercala os bits de paridade que constituem a palavra de código de LDPC.

[000283] Quando a palavra de código de LDPC é gerada com base na matriz de verificação de paridade 200 que tem a configuração da FIG. 20, o intercalador de paridade 121 pode intercalar apenas os bits de paridade da palavra de código de LDPC usando as Equações 18 apresentadas a seguir:onde M é um intervalo no qual um padrão de um grupo de coluna é repetido na submatriz de palavra de informação 210, que é, o número de colunas incluídas em um grupo de coluna (por exemplo, M = 360), e Qldpc é um tamanho pelo qual cada coluna é deslocada cíclica na submatriz de palavra de informação 210. Ou seja, o intercalador de paridade 121 realiza a intercalação de paridade com respeito à palavra de código de LDPC e saídas

[000284] A palavra de código de LDPC da qual as paridades são intercaladas no método acima descrito pode ser configurada de modo que um número predeterminado de bits contínuos da palavra de código de LDPC tem características de decodificação semelhantes (características do ciclo ou distribuição do ciclo, um grau de uma coluna, etc.).

[000285] Por exemplo, a palavra de código de LDPC pode ter as mesmas características, com base em M números de bits contínuos. Aqui, M é um intervalo no qual um padrão de um grupo coluna é repetido na submatriz de palavra de informação 210 e, por exemplo, pode ser 360.

[000286] Um produto de bits de palavras de código de LDPC e da matriz de verificação de paridade deve ser "0". Isto significa que uma soma de produtos do i-ésimo bit de palavra de código de LDPC,e a i ésima coluna da matriz de verificação de paridade deve ser um vetor "0". Como consequência, o i-ésimo bit de palavra de código de LDPC pode ser considerado como correspondendo à i-ésima coluna da matriz de verificação de paridade.

[000287] No caso da matriz de verificação de paridade 200 da FIG. 20, M números de colunas da submatriz de palavra de informação 210 pertencem ao mesmo grupo e a submatriz de palavra de informação 210 tem as mesmas características, com base em um grupo de coluna (por exemplo, colunas pertencentes a um mesmo grupo de coluna têm um mesmo grau de distribuição de coluna e mesmas características do ciclo ou uma mesma distribuição do ciclo).

[000288] Neste caso, uma vez que o M números de bits contínuos nos bits de palavra de informação correspondem ao mesmo grupo de coluna da submatriz de palavra de informação 210, os bits de palavra de informação podem ser formados por M números de bits contínuos tendo uma mesma característica de palavra de código. Quando os bits de paridade de LDPC da palavra de código são intercalados pelo intercalador de paridade 121, os bits de paridade de LDPC da palavra de código podem ser formados por M números de bits contínuos tendo as mesmas características de palavra de código.

[000289] No entanto, em relação a palavra de código de LDPC codificada com base na matriz de verificação de paridade 300 da FIG. 21 e na matriz de verificação de paridade 400 da FIG. 22, a intercalação de paridade não poderá ser realizada. Neste caso, o intercalador de paridade 121 pode ser omitida.

[000290] O intercalador de grupo 122 pode dividir a palavra de código de LDPC intercalada por paridade em uma pluralidade de grupos de bits (ou blocos) e reorganizar a ordem da pluralidade de grupos de bits no grupo em bit (ou unidade de grupo de bits). Ou seja, o grupo de intercalador 122 pode intercalar a pluralidade de grupos de bits no grupo de em bits.

[000291] Quando o intercalador de paridade 121 é omitido, dependendo dos casos, o intercalador de grupo 122 pode dividir a palavra de código de LDPC em uma pluralidade de grupos de bits e reorganizar uma ordem de grupos de bits no grupo de em bits.

[000292] O intercalador de grupo 122 divide a palavra de código de LDPC intercalada por paridade dentro de uma pluralidade de grupos de bits usando a Equação 19 ou a Equação 20 apresentado a seguir.onde Ngrupo é o número total de grupos de bits, Xj é o jésimo grupo de bits, e uk é o k-ésimo bit de palavra de código de LDPC introduzido para o intercalador de grupo 122. Além disso, é o maior inteiro 360 menor ou igual a k/360.

[000293] Uma vez que 360 nestas equações indica um exemplo do intervalo de M no qual o padrão de um grupo coluna é repetida na submatriz de palavra de informação, 360 nestas equações pode ser alterado para M.

[000294] A palavra de código de LDPC, que é dividida em uma pluralidade de grupos de bits pode ser como mostrado na FIG. 24.

[000295] Com referência à FIG. 24, a palavra de código de LDPC é dividida em uma pluralidade de grupos de bits e cada grupo de bits é formado de M números de bits contínuos. Quando M é 360, cada uma da pluralidade de grupos de bits pode ser formada por 360 bits. Como consequência, os grupos de bits podem ser formados de bits correspondendo aos grupos de coluna de uma matriz de verificação de paridade.

[000296] Uma vez que a palavra de código de LDPC é dividida por M números de bits contínuos, os números Kldpc de bits de palavra de informação são divididos em (Kldpc/M) números de grupos de bits e Nldpc-Kldpc números de bits de paridade são divididos em (Nldpc-Kldpc/M) números de grupos de bits. Deste modo, a palavra de código de LDPC pode ser dividida em (Nldpc/M) números de grupos de bits no total.

[000297] Por exemplo, quando M=360 e o comprimento Nldpc da palavra de código de LDPC é 16200, o número de grupos Ngrupos que constitui a palavra de código de LDPC é 45 (= 16200/360), e, no caso de M=360 e o comprimento Nldpc da palavra de código de LDPC é 64800, o número de grupos de bits de Ngrupo que constitui a palavra de código de LDPC 180 é (= 64800/360).

[000298] Como descrito acima, o intercalador de grupo 122 divide a palavra de código de LDPC tal que M números de bits contínuos estão incluídos em um mesmo grupo uma vez que a palavra de código de LDPC tem as mesmas características de palavra de código com base em M números de bits contínuos. Assim, quando a palavra de código de LDPC é agrupada por M números de bits contínuos, os bits com as mesmas características das palavras de código pertencem ao mesmo grupo.

[000299] No exemplo acima descrito, o número de bits que constituem cada grupo de bits é M. No entanto, isto é apenas um exemplo e o número de bits que constituem cada grupo de bits, é variável.

[000300] Por exemplo, o número de bits que constituem cada grupo de bit pode ser uma parte de alíquota de M. Ou seja, o número de bits que constituem cada grupo de bit pode ser uma parte de alíquota do número de colunas que constituem um grupo de colunas da submatriz de palavra de informação de coluna da matriz de verificação de paridade. Neste caso, cada grupo de bit pode ser formado de uma parte de alíquota de M números de bits. Por exemplo, quando o número de colunas que constituem um grupo de coluna da submatriz de palavra de informação é 360, ou seja, M = 360, o intercalador de grupo 122 pode dividir a palavra de código de LDPC em uma pluralidade de grupos de bits de modo que o número de bits que constituem cada grupo de bits é uma das partes de alíquotas de 360.

[000301] Na explicação seguinte, o número de bits que constituem um grupo de bits é M, como um exemplo, para a conveniência da explicação.

[000302] Depois disso, o intercalador de grupo 122 intercala a palavra de código de LDPC no grupo de em bits. O intercalador de grupo 122 pode agrupar a palavra de código de LDPC na pluralidade de grupos de bit e reorganizar a pluralidade de grupos de bit no grupo de em bits. Ou seja, o intercalador de grupo 122 muda as posições de uma pluralidade de grupos de bits que constituem a palavra de código de LDPC e reorganiza a ordem da pluralidade de grupos de bits que constituem a palavra de código de LDPC no grupo de em bits.

[000303] Aqui, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, tal que os grupos de bits incluindo respectivamente os bits mapeados sobre um mesmo símbolo de modulação dentre a pluralidade de grupos de bits estão espaçadas uma da outra a um intervalo predeterminado.

[000304] Neste caso, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits (ou blocos) no grupo de em bits, considerando pelo menos um dentre o número de linhas e colunas do bloco intercalador 124, o número de grupos de bits da palavra de código de LDPC, e o número de bits incluído em cada grupo de bits, de modo que os grupos de bits, respectivamente, incluindo os bits mapeados em um mesmo símbolo de modulação sejam espaçados um do outro a um intervalo predeterminado.

[000305] Para conseguir isto, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits usando a Equação 21 apresentada abaixo: onde Xj é o jésimo grupo de bit antes da intercalação de grupo, e Yj, é o jésimo grupo de bits (ou bloco) após a intercalação de grupo. Além disso, Л(j) é um parâmetro que indica uma ordem de intercalação e é determinado com base em pelo menos um dentre um comprimento de uma palavra de código de LDPC, um método de modulação, e uma taxa de código. Ou seja, Л(j)indica uma ordem de troca para a intercalação do em grupos.

[000306] Como consequência, X Л(j)é um Л(j)ésimo grupo de bits (ou bloco) antes da intercalação no grupo, e a Equação 21 significa que o Л(j)ésimo grupo de bits antes da intercalação de grupo se torna o grupo de bits, J * após a intercalação do grupo.

[000307] De acordo com uma modalidade exemplar, um exemplo de Л(j)pode ser definido como nas Tabelas 15 a 27 a apresentadas seguir.

[000308] Neste caso, Л(j)é definido de acordo com um comprimento de uma palavra de código de LPDC e uma taxa de código, e uma matriz de verificação de paridade é também definida de acordo com um comprimento de uma palavra de código de LDPC e uma taxa de código. Como consequência, quando a codificação de LDPC é realizada com base em uma matriz de verificação de paridade específica, de acordo com um comprimento de uma palavra de código de LDPC e uma taxa de código, a palavra de código de LDPC pode ser intercalada no grupo de em bits com base em Л(j)satisfazendo o mesmo comprimento da palavra de código de LDPC e taxa de código.

[000309] Por exemplo, quando o codificador 110 realiza a codificação de LDPC a uma taxa de código de 5/15 para gerar uma palavra de código de LDPC de um comprimento de 16200, o intercalador de grupo 122 pode realizar a intercalação utilizando Л(j), que é definido de acordo com o comprimento da palavra de código de LDPC de 16200 e a taxa de código de 7/15 nas Tabelas 15 a 31 apresentadas abaixo.

[000310] Por exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 5/15, e o método de modulação (ou formato de modulação) é Modulação de Amplitude em Quadratura 64 (Quadrature Amplitude Modulation-64, QAM), Л(j)pode ser definido como na Tabela 15 apresentada abaixo. Em particular, a Tabela 15 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 14. [Tabela 15]

[000311] No caso da Tabela 15, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 8° grupo de bits, (ou bloco) para o 0- ésimo grupo de bits, o 39° grupo de bits para 1° grupo de bits, grupo de 31° grupo de bits para o 2°grupo de bits, o 23° grupo de bits para a 43° grupo de bits, e o 26° grupo de bits para o 44° grupo de bits. Aqui, a mudança do A-ésimo grupo de bits de para o B-ésimo grupo de bits significa reorganizar a ordem dos grupos de bits de modo que o A-ésimo grupo de bits deve ser o B- ésimo grupo de bits.

[000312] Em outro exemplo, quando o comprimento da palavra de código de LDPC é 16200, a taxa de código é 7/15, e o método de modulação é 64-QAM, Л(j) pode ser como definido na Tabela 16 apresentada abaixo. Em particular, a Tabela 16 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida pela Tabela 5. [Tabela 16]

[000313] No caso da Tabela 16, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 6° grupo de bits para 0-ésimo grupo de bits, o 15° grupo de bits para o 1° grupo de bits, o 11° grupo de bits para o 2° grupo de bits, ..., o 21° grupo de bits para o 43° grupo de bits, e o 29° grupo de bits para o 44° grupo de bits.

[000314] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 9/15, e o método de modulação é 64-QAM, Л(j) pode ser como definido na Tabela 17 apresentada abaixo. Em particular, a Tabela 17 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida pela Tabela 7. [Tabela 17]

[000315] No caso da Tabela 17, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 10° grupo de bits para o 0-ésimo grupo de bits, o 13° grupo de bits para o 1° grupo de bits, o 4° grupo de bits para o 2° grupo de bits, ..., o 16° grupo de bits para o 43° grupo de bits, e o 41° grupo de bits para o 44° grupo de bits.

[000316] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 11/15, e o método de modulação é 64-QAM, M(j) pode ser como definido na Tabela 18 apresentada abaixo. Em particular, a Tabela 18 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 9. [Tabela 18]

[000317] No caso da Tabela 18, a Equação 21 pode ser expressa como. Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 31° grupo de bits para o 0-ésimo grupo de bits, o 23° grupo de bits para 1° grupo de bits, 21° grupo de bits para o 2° grupo de bits, o 32° grupo de bits para o 43° grupo de bits, e o 43° grupo de bits para o 44° grupo de bits.

[000318] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 13/15, e o método de modulação é 64-QAM, Л(j) pode ser definido como na Tabela 19 apresentada abaixo. Em particular, a Tabela 19 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 11. [Tabela 19]

[000319] No caso da Tabela 19, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 9° grupo de bits para o 0-ésimo grupo de bits, o 7° grupo de bits para o 1° grupo de bits, o 15° grupo de bits para o 2° grupo de bits, ..., o 35° grupo de bits para o 43° grupo de bits, e o 37° grupo para o 44° grupo de bits.

[000320] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 5/15, e o método de modulação é 64-QAM, Л(j) pode ser como definido na Tabela 20 apresentada abaixo. Em particular, a Tabela 20 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 4. [Tabela 20]

[000321] No caso da Tabela 20, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 8° grupo de bits para o 0-ésimo grupo de bits, o 11° grupo de bits para o 1° grupo de bits, o 9° grupo de bits para o 2° grupo de bits, ..., o 16° grupo de bits para o 43° grupo de bits, e o 36° grupo de bits para o 44° grupo de bits.

[000322] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 7/15, e o método de modulação é 64-QAM, M(j) pode ser como definido na Tabela 21 apresentada abaixo. Em particular, a Tabela 21 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 6. [Tabela 21]

[000323] No caso da Tabela 21, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 16° grupo de bits para o 0-ésimo grupo de bits, o 0- ésimo grupo de bits para o 1° grupo de bits, o 18° grupo de bits para o 2° grupo de bits, ..., o 44° grupo de bits para o 43° grupo de bits, e o 40° grupo de bits para o 44° grupo de bits.

[000324] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 9/15, e o método de modulação é 64-QAM, A(j) pode ser como definido na Tabela 22 apresentada abaixo. Em particular, a Tabela 22 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida pela Tabela 8. [Tabela 22]

[000325] No caso da Tabela 22, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 12° grupo de bits para o 0-ésimo grupo de bits, o 6° grupo de bits para o 1° grupo de bits, o 15° grupo de bits para o 2° grupo de bits, ..., o 29° grupo de bits para o 43° grupo de bits, e o 43° grupo de bits para o 44° o grupo de bits.

[000326] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 11/15, e o método de modulação é 64-QAM, H(j) pode ser como definido na Tabela 23 apresentada abaixo. Em particular, a Tabela 23 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 10. [Tabela 23]

[000327] No caso da Tabela 23, a Equação 21 pode ser expressa como. Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 28° grupo de bits para o 0-ésimo grupo de bits, o 16° grupo de bits para o 1° grupo de bits, o 23° grupo de bits para o 2° grupo de bits, , o 13° grupo de bits para o 43° grupo de bits, e o 19° grupo de bits para o 44° grupo de bits.

[000328] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 13/15, e o método de modulação é 64-QAM, Л(j) pode ser como definido na Tabela 24 apresentada abaixo. Em particular, a Tabela 24 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 12. [Tabela 24]

[000329] No caso da Tabela 24, a Equação 21 pode ser expressa como. Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 5° grupo de bits para o 0-ésimo grupo de bits, o 18° grupo de bits para o 1° grupo de bits, o 6° grupo de bits para o 2° grupo de bits, ..., o 38° grupo de bits para o 43° grupo de bits, e o 31° grupo de bits para o 44° grupo de bits.

[000330] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 5/15, e o método de modulação é 64-QAM, M(j) pode ser como definido na Tabela 25 apresentada abaixo. Em particular, a Tabela 25 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 14. [Tabela 25]

[000331] No caso da Tabela 25, a Equação 21 pode ser expressa como. Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o grupo de bits, 25 para o 0-ésimo grupo de bits, o grupo de bits 44 para a° grupo de bits 1, o grupo de bits 8 a o 2° grupo de bits,..., o grupo 23° pouco para o 43° grupo de bits, e o grupo de bits 14 ao grupo de bits, 44.

[000332] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 7/15, e o método de modulação é 64-QAM, A(j) pode ser como definido na Tabela 26 apresentada abaixo. Em particular, a Tabela 26 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 5. [Tabela 26]

[000333] No caso da Tabela 26, a Equação 21 pode ser expressa como. . Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 6° grupo de bits para o 0-ésimo grupo de bits, o 20° grupo de bits para o 1° grupo de bits, o 0-ésimo grupo de bits para o 2° grupo de bits, ..., o 4° grupo de bits para o 43° grupo de bits, e o 3° grupo de bits para o 44° grupo de bits.

[000334] Em outro exemplo, quando o comprimento de palavra de código de LDPC é 16200, a taxa de código é 9/15, e o método de modulação é 64-QAM, H(j) pode ser como definido na Tabela 27 apresentada abaixo. Em particular, a Tabela 27 pode ser aplicada quando a codificação de LDPC é realizada com base na matriz de verificação de paridade definida pela Tabela 7. [Tabela 27]

[000335] No caso da Tabela 27, a Equação 21 pode ser expressa como Como consequência, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, alterando o 7° grupo de bits para o 0-ésimo grupo de bits, o 3° grupo de bits para o 1° grupo de bits, o 14° grupo de bits para o 2°grupo de bits, ..., o 36° grupo de bits para o 43° grupo de bits, e o 41° grupo de bits para o 44° grupo de bits.

[000336] Como outro exemplo, quando um comprimento de palavra de código de LDPC é 16200, uma taxa de código é 11/15, e um método de modulação é 64-QAM, Л(j) pode ser definido como a Tabela 28 abaixo. Em particular, a Tabela 28, pode ser aplicada a um caso em que a codificação de LDPC é realizada pela matriz de verificação de paridade definido na Tabela 9. [Tabela 28]

[000337] No caso da Tabela 28, a Equação 21 é expressa como. Assim, o intercalador de grupo 122 pode mudar uma ordem do 31° grupo de bits para o 0-ésimo grupo de bits, do 20° grupo de bits para o 1° grupo de bits, do 21° para o 2° grupo de bits, ..., do 32° grupo de bits para o 43°, e do 43° grupo de bits para o 44° e reorganizar uma ordem de uma pluralidade de grupos de bits no grupo de em bits.

[000338] Como outro exemplo, quando um comprimento de palavra de código de LDPC é 16200, uma taxa de código é 7/15, e um método de modulação é 64-QAM, M(j) pode ser definido como a Tabela 29 abaixo. Tabela 29 pode ser aplicada ao caso em que a codificação de LDPC é realizada com base em uma matriz de verificação de paridade definida na Tabela 6. [Tabela 29]

[000339] No caso da Tabela 29, a Equação 21 pode ser expressa como. Como consequência, o intercalador de grupo 122 pode mudar uma ordem do 11° grupo de bits para 0-ésimo grupo de bits, do 8° grupo de bits para o 1° grupo de bits, do 18° grupo de bits para o 2° grupo de bits, ..., do 6° grupo de bits para o 43°, e do 37° grupo de bits para o 44°, e reorganizar uma ordem de uma pluralidade de grupos de bits no grupo de em bits.

[000340] Como outro exemplo, quando um comprimento de palavra de código de LDPC é 16200, uma taxa de código é 9/15, e um método de modulação é 64-QAM, M(j) pode ser definido como a Tabela 30 abaixo. Em particular, a Tabela 30 pode ser aplicada ao caso em que a codificação de LDPC é realizada com base na matriz de verificação de paridade definida pela Tabela 8. [Tabela 30]

[000341] Como a Tabela 30, a Equação 21 pode ser indicado como. Assim, o intercalador de grupo 122 pode mudar uma ordem do 12° grupo de bit para o 0-éio grupo de bit, do 6° grupo de bits para o 1°, do 26° grupo de bit para o 2°, ..., do 30° grupo de bits para o 43°, do 43° grupo de bits para o 44°, e reorganizar uma ordem de uma pluralidade de grupo de bit no grupo de em bits.

[000342] Como outro exemplo, quando um comprimento de palavra de código de LDPC é 16200, uma taxa de código é 11/15, e um método de modulação é 64-QAM, H(j) pode ser definido como a Tabela 31 abaixo. A Tabela 31 pode ser aplicada ao caso em que a codificação de LDPC é realizada com base na matriz de verificação de paridade definida na Tabela 10. [Tabela 31]

[000343] No caso da Tabela 31, a Equação 21 pode ser indicada como. Assim, o intercalador de grupo 122 pode mudar uma ordem do grupo de bits do 28° grupo de bits para o 0-ésimo, do 16° grupo de bits para o 0-ésimo grupo de bits, do 5° grupo de bits para o 2° grupo de bits, ..., do 13° grupo de bits para o 43° grupo de bits, do 12° grupo de bits para o 44°, e reorganizar uma ordem de uma pluralidade de grupos de bits no grupo de em bits.

[000344] Nos exemplos acima descritos, o comprimento de palavra de código de LDPC é 16200 e a taxa de código é 5/15, 7/15, 9/15, 11/15 e 13/15. No entanto, eles são meramente exemplos e o padrão de intercalação pode ser definido de forma diferente quando o comprimento de palavra de código de LDPC é 64800 ou a taxa de código tem valores diferentes.

[000345] Como descrito acima, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos em em grupos usando a Equação 21, e as Tabelas 15 a 31.

[000346] O "j-ésimo bloco de saída de intercalador em grupos" nas Tabelas 15 a 31 indica o j-ésima grupo de bits produzido do intercalador de grupo 122 depois da intercalação, ou seja, da intercalação de grupo, e o '"n(j)-ésimo bloco de entrada em grupos” indica o Л(j)-ésimo grupo de bits introduzido para o intercalador de grupo 122.

[000347] Além disso, uma vez que a ordem dos grupos de bits que constituem a palavra de código de LDPC é reorganizada pelo intercalador de grupo 122 no grupo de em bits, e, em seguida, os grupos de bits são intercalados por bloco pelo bloco intercalador 124, que será descrito mais abaixo, a "Ordem dos grupos de bits a serem intercalados por bloco" é apresentada nas Tabelas 15 e 31 em relação a Л(j).

[000348] A palavra de código de LDPC que é intercalada por grupo no método acima descrito é ilustrada na FIG. 25. Comparando a palavra de código de LDPC da FIG. 7 com a palavra de código de LDPC da FIG. 6 antes da intercalação de grupo, pode ser visto que a ordem da pluralidade dos grupos de bits que constitui a palavra de código de LDPC é reorganizada.

[000349] Ou seja, como mostrado nas FIGs. 24 e 25, os grupos da palavra de código de LDPC são organizados em ordem de grupo de bits X0, grupo de bits X1; grupo de bits XNgrupo-1 antes de serem intercalados por grupo, e são organizados em uma ordem de grupo de bits Y0, grupo de bits Y1, ..., grupos de bits YNgrupo-1 após serem intercalados por grupo. Neste caso, a ordem da organização dos grupos de bits pela intercalação de grupo pode ser determinada com base nas Tabelas de 15 a 27.

[000350] O intercalador de torção de grupo 123 intercala bits em um mesmo grupo. Ou seja, o intercalador de torção de grupo 123 pode reorganizar uma ordem de bits de um mesmo grupo de bits, alterando a ordem dos bits no mesmo grupo de bits.

[000351] Neste caso, o intercalador de torção de grupo 123 pode reorganizar a ordem dos bits no mesmo grupo de bits, por deslocamento cíclico de um número predeterminado de bits dentre os bits de um mesmo grupo de bits.

[000352] Por exemplo, como mostrado na FIG. 26, o intercalador de torção de grupo 123 pode deslocar ciclicamente os bits incluído em um grupo de bits Y1 para a direita por 1 bit. Neste caso, os bits localizados na 0-ésima posição, na 1° posição, na 2° posição, na 358° posição, e na 359° posição no grupo de bits, Y1, como mostrado na FIG. 26 são deslocados cíclicos para a direita por 1 bit. Como resultado, o bit localizado na 359° posição antes de ser deslocado ciclicamente está localizado na parte da frente do grupo de bits, Y1 e os bits localizados na 0-ésima posição, na 1° posição, na 2° posição, ..., na 358° posição antes de serem deslocados cíclicos são deslocados para a direita em série por 1 bit e localizados.

[000353] Além disso, o intercalador de torção de grupo 123 pode reorganizar a ordem dos bits em cada grupo de bits, por deslocamento cíclico por um número diferente de bits em cada grupo de bits.

[000354] Por exemplo, o intercalador de torção de grupo 123 pode deslocar ciclicamente os bits incluídos no grupo de bits Y1 para a direita por 1 bit, e pode deslocar ciclicamente os bits incluídos no grupo de bits Y2 para a direita por 3 bits.

[000355] No entanto, o intercalador de torção de grupo 123 acima descrito pode ser omitido de acordo com as circunstâncias.

[000356] Além disso, o intercalador de torção de grupo 123 é colocado depois do intercalador de grupo 122 no exemplo acima descrito. No entanto, isto é meramente um exemplo. Ou seja, o intercalador de torção de grupo 123 altera somente a ordem de bits em pelo menos um grupo de bits, e não altera a ordem dos grupos de bits. Portanto, o intercalador de torção de grupo 123 pode ser colocado antes do intercalador de grupo 122.

[000357] O bloco intercalador 124 intercala a pluralidade de grupos de bits cuja ordem foi reorganizada. O bloco intercalador 124 pode intercalar a pluralidade de grupos de bits cuja ordem foi alterada pelo intercalador 122 no grupo de em bits (ou em uma unidade de grupo de bits). O bloco intercalador 124 é formado de uma pluralidade de colunas, cada uma incluindo uma pluralidade de linhas, e pode se intercalar dividindo a pluralidade de grupos de bits reorganizados com base em uma ordem de modulação determinada de acordo com um método de modulação.

[000358] Neste caso, o intercalador de bloco 124 pode intercalar a pluralidade de grupos de bits da ordem a qual foi reorganizado pelo intercalador de grupo 122 no grupo de em bits. O intercalador de bloco 124 podem se intercalar dividindo a pluralidade de grupos de bits de reorganizados de acordo com uma ordem de modulação utilizando uma primeira parte e uma segunda parte.

[000359] O intercalador de bloco 124 intercala, dividindo cada uma da pluralidade de colunas em uma primeira parte e uma segunda parte, registrando a pluralidade de grupos de bits na pluralidade de colunas da primeira parte em série no grupo de em bits, dividindo os bits dos grupos de bit restantes em grupos (ou grupos de sub-bits) cada um incluindo um número predeterminado de bits com base no número da pluralidade de colunas, e registrando os grupos de sub-bits na pluralidade de colunas da segunda parte em série.

[000360] Aqui, o número de grupos de bits que são intercalados no grupo de em bits pelo intercalador de bloco 124 pode ser determinado por, pelo menos, um dentre o número de linhas e de colunas que constituem o intercalador de bloco 124, o número de grupos de bits, e o número de bits incluídos em cada grupo de bits. Em outras palavras, o intercalador de bloco 124 pode determinar os grupos de bits que devem ser intercalados no grupo de em bits considerando pelo menos um dentre o número de linhas e de colunas que constituem o intercalador de bloco 124, o número de grupos de bits, e o número de bits incluídos em cada grupo de bits, intercalar os grupos de bits em grupo de em bits utilizando a primeira parte das colunas, e dividir os bits dos grupos de bits não intercalados utilizando a primeira parte das colunas em grupos de bits e sub intercalam os grupos de sub-bits. Por exemplo, o intercalador de bloco 124 pode intercalar pelo menos uma parte da pluralidade de grupos de bits no grupo de em bits utilizando a primeira parte das colunas, e dividir bits dos grupos de bits restantes em grupos de sub-bits e intercalar os grupos de sub-bits usando a segunda parte das colunas.

[000361] Entretanto, a intercalação de grupos de bits no grupo de em bits significa que os bits incluídos em um mesmo grupo de bits são registrados em uma mesma coluna na presente intercalação de bloco. Em outras palavras, o intercalador de bloco 124, em caso de grupos de bits que são intercalados no grupo de em bits, não pode dividir os bits incluídos em um mesmo grupo de bits, e escrever esses bits em uma mesma coluna. No entanto, no caso dos grupos de bits que não são intercalados em grupos de em bits, o intercalador de bloco 124 pode dividir os bits de um mesmo grupo de bits, e registra esses bits em colunas diferentes.

[000362] Como consequência, o número de linhas que constituem a primeira parte das colunas é um múltiplo inteiro do número de bits incluído em um grupo de bits (por exemplo, 360), e o número de linhas que constituem a segunda parte das colunas pode ser menor do que o número de bits incluídos em um grupo de bits.

[000363] Além disso, em todos os grupos de bits intercalados utilizando a primeira parte das colunas, os bits incluídos em um mesmo grupo de bits são registrados em uma mesma coluna da primeira parte para a intercalação, e em pelo menos um grupo intercalado utilizando a segunda parte, os bits são divididos e registrados em pelo menos duas colunas da segunda parte para a intercalação.

[000364] O método de intercalação específico irá ser descrito mais tarde.

[000365] Entretanto o intercalador de torção de grupo 123 altera somente uma ordem de bits em um grupo de bits e não mudar uma ordem de grupos de bits por intercalação. Consequentemente, a ordem dos grupos de bits a serem intercalados pelo intercalador de bloco 124, ou seja, a ordem de entrada de grupos de bits para o intercalador de bloco 124 pode ser determinada pelo intercalador de grupo 122. A ordem dos grupos de bits a serem intercalados pelo intercalador de bloco 124 pode ser determinada por ^(j) definido nas Tabelas 15 a 27.

[000366] Como descrito acima, o intercalador de bloco 124 pode intercalar uma pluralidade de grupos de bits da ordem a qual foi reorganizado no grupo de em bits usando uma pluralidade de colunas, cada uma incluindo uma pluralidade de linhas.

[000367] Neste caso, o intercalador de bloco 124 pode intercalar uma palavra de código de LDPC dividindo uma pluralidade de colunas em pelo menos duas partes, tal como descrito acima. Por exemplo, o intercalador de bloco 124 pode dividir cada uma da pluralidade de colunas para a primeira parte e a segunda parte, e intercalar a pluralidade de grupos de bits que constituem a palavra de código de LDPC.

[000368] Neste caso, o intercalador de bloco 124 pode dividir cada uma da pluralidade de colunas em N números de partes (N é um número inteiro maior ou igual a 2) se o número de grupos de bits que constituem a palavra de código de LDPC é um múltiplo inteiro do número do número de colunas que constituem o intercalador de bloco 124, e pode realizar a intercalação.

[000369] Se o número de grupos de bits que constituem a palavra de código de LDPC é um múltiplo inteiro do número de colunas que constituem o intercalador de bloco 124, o intercalador de bloco 124 pode intercalar a pluralidade de grupos de bits que constituem a palavra de código de LDPC no grupo de em bits sem dividir cada uma da pluralidade de colunas em partes.

[000370] O intercalador de bloco 124 pode intercalar registrando a pluralidade de grupos de bits de palavra de código de LDPC em cada uma das colunas no grupo de em bits em uma direção da coluna, e lendo cada linha da pluralidade de colunas, em que a pluralidade de grupos de bits é registrada em grupo de em bits na direção da linha.

[000371] Neste caso, o intercalador de bloco 124 pode intercalar registrando os bits incluídos em um número predeterminado de grupos de bits, que corresponde a um quociente obtido pela divisão do número de grupos de bits da palavra de código de LDPC pelo número de colunas do intercalador de bloco 124, em cada um da pluralidade de colunas em série em uma direção da coluna, e lendo cada linha da pluralidade de colunas em que os bits são registrados em uma direção da linha.

[000372] Daqui em diante, um grupo de bits localizado na j-ésima posição depois de ter sido intercalado pelo intercalador de grupo 122 será chamado de grupo de bits, Yj.

[000373] Por exemplo, assume-se que o intercalador de bloco 124 é formado de C números de colunas, cada uma, incluindo o número de linhas R1. Além disso, assume-se que a palavra de código de LDPC é formada de número de grupos de bits Ngrupo e o número de grupos de bits Ngrupo é um múltiplo de C.

[000374] Neste caso, quando o quociente obtido pela divisão de número de grupos de bits Ngrupo que constituem a palavra de código de LDPC pelos C números de colunas que constituem o intercalador de bloco 124 é A (A é um número inteiro maior que 0), o intercalador de bloco 124 pode intercalar registrando A (=Ngrupo/C) números de grupos de bits nos C números de colunas em série em uma direção da coluna e ler os bits registrados em C números de colunas em uma direção da linha.

[000375] Por exemplo, como mostrado na FIG. 27, o intercalador de bloco 124 registra os bits incluídos no grupo de bits Y0, grupo de bits Y1, ..., grupo de bits YA-1 na 1° coluna da R1-ésima linha, registra os bits incluídos no grupo de bits, YA, grupo de bits YA+I, ..., grupo de bits Y2A-1 na 2° coluna da 1° linha para a R1-ésima linha, e registra os bits incluídos no grupo de bits YCA-A, grupo de bits YCA-A+1, ..., grupo de bits YCA-1 na última coluna da 1° linha para a R1-ésima linha. O intercalador de bloco 124 pode ler os bits registrados na pluralidade de colunas em uma direção da linha.

[000376] Como consequência, o intercalador de bloco 124 intercala todos os grupos de bits que constituem a palavra de código de LDPC no grupo de em bits.

[000377] No entanto, quando o número de grupos de bits da palavra de código de LDPC não é um múltiplo inteiro do número de colunas do intercalador de bloco 124, o intercalador de bloco 124 pode dividir cada coluna em duas (2) partes e intercalar uma parte da pluralidade de grupos de bits da palavra de código de LDPC no grupo de em bits, e dividir os bits de outros grupos de bits ou grupos de bits restantes para os grupos de sub-bits e intercalar os grupos de sub-bits. Neste caso, os bits incluídos nos outros grupos de bits, ou seja, os bits incluídos no número de grupos que correspondem ao restante quando o número de grupos de bits que constituem a palavra de código de LDPC é dividido pelo número de colunas que não são intercaladas de grupo de em bits, mas são intercaladas ao serem divididas de acordo com o número de colunas.

[000378] O intercalador de bloco 124 pode intercalar a palavra de código de LDPC pela divisão de cada uma da pluralidade de colunas em duas partes.

[000379] Neste caso, o intercalador de bloco 124 pode dividir a pluralidade de colunas na primeira parte e na segunda parte com base em pelo menos um dentre o número de colunas do intercalador de bloco 124, o número de grupos de bits que constituem a palavra de código de LDPC, e o número de bits que constituem cada um dos grupos de bits.

[000380] Aqui, cada uma da pluralidade de grupos de bits pode ser formada por 360 bits. Além disso, o número de grupos de bits da palavra de código de LDPC é determinado com base no comprimento de palavra de código de LDPC e no número de bits incluídos no grupo de bits. Por exemplo, quando uma palavra de código de LDPC no comprimento de 16200 é dividida de modo que cada grupo de bits tenha 360 bits, a palavra de código de LDPC é dividida em grupos de 45 bits. Alternativamente, quando uma palavra de código de LDPC no comprimento de 64800 é dividida de modo que cada grupo de bits tenha 360 bits, a palavra de código de LDPC pode ser dividida em grupos de 180 bits. Além disso, o número de colunas que constituem o intercalador de bloco 124 pode ser determinado de acordo com um método de modulação. Isto será explicado a seguir.

[000381] Assim, o número de linhas que constituem cada uma dentre a primeira parte e a segunda parte pode ser determinado com base no número de colunas que constituem o intercalador de bloco 124, no número de grupos de bits que constituem a palavra de código de LDPC, e no número de bits que constituem cada um da pluralidade de grupos de bits.

[000382] Em cada uma da pluralidade de colunas, a primeira parte pode ser formada por tantas linhas quanto o número de bits incluídos em pelo menos um grupo de bits que pode ser registrado em uma coluna no grupo de em bits, dentre a pluralidade de grupos de bits da palavra de código de LDPC, de acordo com o número de colunas que constituem o intercalador de bloco 124, o número de grupos de bits que constituem a palavra de código de LDPC, e o número de bits que constituem cada grupo de bits.

[000383] Em cada uma da pluralidade de colunas, a segunda parte pode ser formada de linhas excluindo tantas linhas quanto o número de bits incluídos em cada um de pelo menos alguns grupos de bits, que podem ser registrados em cada uma da pluralidade de colunas no grupo de em bits, dentre a pluralidade de grupos de bits que constituem a palavra de código de LDPC. O número de linhas da segunda parte pode ser do mesmo valor que um quociente quando o número de bits incluídos em todos os grupos de bits excluindo os grupos de bits correspondentes à primeira parte é dividido pelo número de colunas que constituem o intercalador de bloco 124. Em outras palavras, o número de linhas da segunda parte pode ser do mesmo valor que um quociente quando o número de bits incluídos nos grupos de bits restantes que não são registrados na primeira parte dentre os grupos de bits que constituem a palavra de código de LDPC é dividido pelo número de colunas.

[000384] Ou seja, o intercalador de bloco 124 pode dividir cada uma dentre a pluralidade de colunas para a primeira parte incluindo tantas linhas quanto o número de bits incluídos nos grupos de bits que podem ser registrados em cada coluna no grupo de em bits, e a segunda parte, incluindo a outras linhas.

[000385] Como consequência, a primeira parte pode ser formada por tantas linhas quanto o número de bits incluídos em cada grupo de bits, ou seja, tantas linhas quanto um múltiplo inteiro de M. No entanto, uma vez que o número de bits das palavras de código que constituem cada grupo de bits pode ser uma parte de alíquota de M, como descrito acima, a primeira parte pode ser formada por tantas linhas quanto um múltiplo inteiro do número de bits que constituem cada grupo de bits.

[000386] Neste caso, o intercalador de bloco 124 pode intercalar registrando e lendo a palavra de código de LDPC na primeira parte e na segunda parte com o mesmo método.

[000387] O intercalador de bloco 124 pode intercalar através do registro da palavra de código de LDPC na pluralidade de colunas que constituem cada uma dentre a primeira parte e a segunda parte na direção da coluna, e leitura da pluralidade de colunas que constituem a primeira parte e a segunda parte em que a palavra de código de LDPC é registrada em uma direção da linha.

[000388] Ou seja, o intercalador de bloco 124 pode intercalar através do registro de todos os bits incluídos em pelo menos alguns grupos de bits, que podem ser registrados em cada uma dentre a pluralidade de colunas no grupo de em bits, entre a pluralidade de grupos de bits que constituem a palavra de código de LDPC, em cada uma da pluralidade de colunas da primeira parte em série, dividir todos os bits incluídos nos outros grupos de bits e registrar os bits divididos na pluralidade de colunas da segunda parte em uma direção da coluna, e ler os bits registrados em cada um da pluralidade de colunas que constituem cada uma dentre a primeira parte e a segunda parte na direção da linha.

[000389] Neste caso, o intercalador de bloco 124 pode intercalar dividindo os outros grupos de bits dentre a pluralidade de grupos de bits que constituem a palavra de código de LDPC com base no número de colunas que constituem o intercalador de bloco 124.

[000390] O intercalador de bloco 124 pode intercalar através da divisão dos bits incluídos nos outros grupos de bits pelo número de uma pluralidade de colunas, registrando os bits divididos em que a pluralidade de colunas que constituem a segunda parte na direção da coluna, e lendo a pluralidade de colunas constituindo a segunda parte, onde os bits divididos são registrados, em uma direção da linha.

[000391] Ou seja, o intercalador de bloco 124 pode dividir os bits incluídos nos outros grupos de bits, dentre a pluralidade de grupos de bits da palavra de código de LDPC, pelo número de colunas, e pode registrar os bits divididos na segunda parte da pluralidade de colunas em série em uma direção da coluna. Aqui, os bits incluídos nos outros grupos de bits são os mesmos que os bits no número de grupos de bits que correspondem ao restante gerado quando o número de grupos de bits que constituem a palavra de código de LDPC é dividido pelo número de colunas.

[000392] Por exemplo, assume-se que o intercalador de bloco 124 é formado de C números de colunas, cada um incluindo R1 números de linhas. Além disso, é assumido que a palavra de código de LDPC é formada de número de grupos de bits Ngrupo, o número de grupos de bits Ngrupo não é um múltiplo de C, e AxC+1=Ngrupo (A é um número inteiro maior que 0). Em outras palavras, assume-se que, quando o número de grupos de bits que constituem a palavra de código de LDPC é dividido pelo número de colunas, o quociente é A e o restante é 1.

[000393] Neste caso, como mostrado nas FIGs. 28 e 29, o intercalador de bloco 124 pode dividir cada coluna em uma primeira parte que inclui o número R1 de linhas e uma segunda parte que inclui o número R2 de linhas. Neste caso, R1 pode corresponder ao número de bits incluídos nos grupos de bits que podem ser registrados em cada coluna no grupo de em bits, e R2 pode ser R1 subtraído do número de linha de cada coluna.

[000394] Ou seja, no exemplo acima descrito, o número de grupos de bits que podem ser registrados em cada coluna no grupo de em bits é A, e a primeira parte de cada coluna pode ser formada de tantas linhas quanto o número de bits incluídos no um número A de grupos de bits, ou seja, pode ser formada de tantas linhas quanto o número A X M.

[000395] Neste caso, o intercalador de bloco 124 registra os bits incluídos nos grupos de bits que podem ser registrados em cada coluna no grupo de em bits, ou seja, o número A de grupos de bits, na primeira parte de cada coluna na direção da coluna.

[000396] Ou seja, como mostrado nas FIGs. 28 e 29, o intercalador de bloco 124 registra os bits incluídos em cada grupo de bits Y0, grupo de bits Y1, ..., grupo de bits YA-1 na 1° a R1-ésima linhas da primeira parte da coluna 1°, registra os bits incluídos em cada grupo de bits YA, grupo de bits YA+1, grupo de bits Y2A-1 na 1° a R1-ésima linhas da primeira parte da 2°coluna,..., registra os bits incluídos em cada grupo de bits YCA-A, grupo de bits YCA-A+1,..., o grupo de bits YCA-1 na 1° a R1- ésima linhas da primeira parte da última coluna C.

[000397] Como descrito acima, o intercalador de bloco 124 registra os bits incluídos nos grupos de bits que podem ser registrados na primeira parte da pluralidade de colunas no grupo de em bits.

[000398] Em outras palavras, na modalidade exemplar acima, os bits incluídos em cada grupo de bits (Y0), grupo de bits (Y1),..., grupo de bits (YA-1) podem não ser divididos e todos os bits podem ser registrados na primeira coluna, os bits incluídos em cada grupo de bits (YA), grupo de bits (YA+1),..., grupo de bits (Y2A-1) não podem ser divididos e todos os bits podem ser registrados na segunda coluna, ..., e os bits incluídos em cada grupo de bits (YCA-A), grupo de bits (YCA-A+1), •••, grupo (YCA-1) não podem ser divididos e todos os bits podem ser registrados na última coluna. como tal, todos os grupos de bits intercalados utilizando a primeira parte são registrados de modo que todos os bits incluídos no mesmo um grupo de bits são registrados em uma mesma coluna da primeira parte.

[000399] Depois disso, o intercalador de bloco 124 divide os bits incluídos em grupos de bits diferentes dos grupos de bits registrados na primeira parte da pluralidade de colunas dentre a pluralidade de grupos de bits, e registra os bits divididos na segunda parte de cada coluna na coluna direção. Neste caso, o intercalador de bloco 124 divide os bits incluídos nos outros grupos de bits de modo que um mesmo número de bits seja registrado na segunda parte de cada coluna na direção da coluna. Aqui, uma ordem de registro de bits na primeira parte e na segunda parte pode ser invertida. Ou seja, os bits podem ser registrados na segunda parte à frente da primeira parte de acordo com uma modalidade exemplar.

[000400] No exemplo acima descrito, uma vez que A x C + 1 = Ngrupo, quando os grupos de bits que constituem a palavra de código de LDPC são registrados na primeira parte em série, o último grupo de bits YNgrupo-1 da palavra de código de LDPC não é registrado na primeira parte e permanece. Como consequência, o intercalador de bloco 124 divide os bits incluídos no grupo de bits YNgrupo-1 em um número C de grupos de sub-bits como mostrado na FIG. 28, e registra os bits divididos (ou seja, os bits correspondentes ao quociente quando os bits incluídos no último grupo (YNgrupo-1) são divididos por C) na segunda parte de cada coluna em série.

[000401] Os bits que são agrupados com base no número de colunas podem ser chamados de grupos de sub-bits. Neste caso, cada um dos grupos de sub-bits pode ser registrado em cada coluna da segunda parte. Ou seja, os bits incluídos nos outros grupos de bits podem ser divididos e podem formar os grupos de sub-bits.

[000402] Ou seja, o intercalador de bloco 124 registra os bits nas 1° a R2-ésima linhas da segunda parte da 1° coluna, registra os bits nas 1° a R2-ésima linhas da segunda parte da 2° coluna, ..., e registra os bits nas 1° a R2-ésima linhas da segunda parte da coluna C. neste caso, o intercalador de bloco 124 pode registrar os bits na segunda parte de cada coluna na direção da coluna como mostrado na FIG. 28.

[000403] Ou seja, na segunda parte, os bits que constituem um grupo de bits podem não ser registrados em uma mesma coluna e podem ser registrados em uma pluralidade de colunas. Em outras palavras, no exemplo acima, o último grupo de bits (YNgrupo-1) é formado por M números de bits e, assim, os bits incluídos no último grupo de bits (YNgrupo-1), podem ser divididos por M/C e registrados em cada coluna. Ou seja, os bits incluídos no último grupo de bits (YNgrupo-1) são divididos por M/C, formando o número M/C de grupos de sub-bits, e cada um dos grupos de sub-bits pode ser registrado em cada coluna da segunda parte.

[000404] Assim, em pelo menos um grupo de bits que é intercalado pela segunda parte, os bits incluídos no grupo de pelo menos um grupo de bit são divididos e registrados em pelo menos duas colunas que constituem a segunda parte.

[000405] No exemplo acima descrito, o intercalador de bloco 124 registra os bits na segunda parte na direção da coluna. No entanto, isto é meramente um exemplo. Ou seja, o intercalador de bloco 124 pode registrar os bits na pluralidade de colunas da segunda parte na direção da linha. Neste caso, no entanto, o intercalador de bloco 124 pode registrar os bits na primeira parte ainda no mesmo método tal como descrito acima, ou seja, na direção da coluna.

[000406] Com referência à FIG. 29, o intercalador de bloco 124 registra bits da 1° linha da segunda parte na 1° coluna para a 1° linha da segunda parte na coluna C, registra bits da 2° linha da segunda parte na 1° coluna para a 2° linha da segunda parte na coluna C, ..., etc., e registra os bits da 1° coluna para R2-ésima linha da segunda parte na coluna C.

[000407] Por outro lado, o intercalador de bloco 124 lê os bits registrados em cada linha de cada parte em série na direção da linha. Ou seja, como mostrado nas FIGs. 28 e 29, o intercalador de bloco 124 lê os bits registrados na primeira parte da pluralidade de colunas em série na direção da linha, e lê os bits registrados na segunda parte da pluralidade de colunas em série na direção de linha.

[000408] Como consequência, o intercalador de bloco 124 pode intercalar uma parte dentre a pluralidade de grupos de bits que constituem a palavra de código de LDPC no grupo de em bits, e dividir os bits incluídos nos grupos de bits restantes e intercala os bits divididos. Ou seja, o intercalador de bloco 124 pode intercalar através do registro da palavra de código de LDPC que constitui um número predeterminado de grupos de bits dentre a pluralidade de grupos de bits na pluralidade de colunas da primeira parte no grupo de em bits, dividindo os bits incluídos nos outros grupos de bits dentre a pluralidade de grupos de bits e registrando os bits divididos em cada uma das colunas da segunda parte, e lendo a pluralidade de colunas da primeira e da segunda partes na direção da linha.

[000409] Como descrito acima, o intercalador de bloco 124 pode intercalar a pluralidade de grupos de bits nos métodos descritos acima com referência às FIGs. 27 a 29.

[000410] Em particular, no caso da FIG. 28, os bits incluídos no grupo de bits, que não pertencem à primeira parte são registrados na segunda parte na direção da coluna e lidos na direção da linha. Em vista disso, a ordem dos bits incluídos no grupo de bits, que não pertencem à primeira parte é reorganizada. Uma vez que os bits incluídos no grupo de bits, que não pertencem à primeira parte são intercalados, como se descreveu acima, a taxa de erro de bit (BER)/taxa de erro de estrutura (FER) o desempenho pode ser melhorado em comparação com um caso em que esses bits não são intercalados.

[000411] No entanto, o grupo de bits, que não pertence à primeira parte não pode ser intercalados, como mostrado na FIG. 29. Ou seja, uma vez que o intercalador de bloco 124 registra os bits incluídos no grupo que não pertencem à primeira parte na segunda parte e lidos a partir da segunda parte na mesma direção da linha, a ordem dos bits incluídos no grupo que não pertence à primeira parte não é alterada e produzida para o modulador 130 em série. Neste caso, os bits incluídos no grupo que não pertencem à primeira parte podem ser produzidos em série e mapeados para um símbolo de modulação.

[000412] Nas FIGs. 28 e 29, o último grupo bit único dentre a pluralidade de grupos de bits é registrado na segunda parte. No entanto, isto é meramente um exemplo. O número de grupos de bits registrados na segunda parte pode variar de acordo com o número total de grupos de bits da palavra de código de LDPC, o número de colunas e linhas, o número de antenas de transmissão, etc..

[000413] O intercalador de bloco 124 pode ter uma configuração, como mostrado nas Tabelas 32 e 33 apresentadas a seguir: [Tabela 32] [Tabela 33]

[000414] Nas tabelas acima, C (ou NC) é o número de colunas do intercalador de bloco 124, R1 é o número de linhas que constituem a primeira parte de cada coluna, e R2 é o número de linhas que constituem a segunda parte em cada coluna.

[000415] Com referência às Tabelas 32 e 33, o número de colunas, C, tem o mesmo valor que uma ordem de modulação de acordo com um método de modulação, e cada uma de uma pluralidade de colunas é formada de tantas linhas quanto o número de bits que constituem a palavra de código de LDPC dividido pelo número de uma pluralidade de colunas.

[000416] Por exemplo, quando um comprimento Nldpc de uma palavra de código de LDPC é 16200 e um método de modulação é 64-QAM, o intercalador de bloco 124 é formado por seis (6) colunas já que a ordem de modulação é seis (6) no caso de 64 - QAM, e cada coluna é formada por linhas tanto como R1 + R2 = 2700 (= 16200/6).

[000417] Por outro lado, com referência as Tabelas 32 e 33, quando o número de grupos de bits que constituem uma palavra de código de LDPC é um múltiplo inteiro do número de colunas, o intercalador de bloco 124 intercala sem dividir cada coluna. Portanto, R1 corresponde ao número de linhas que constituem cada coluna, e R2 é 0. Em contraste, quando o número de grupos de bits que constituem uma palavra de código de LDPC não é um múltiplo inteiro do número de colunas, o intercalador de bloco 124 intercala os grupos dividindo cada coluna na primeira parte formada pelo número R1 de linhas, e a segunda parte formada pelo número R2 de linhas.

[000418] Quando o número de colunas do intercalador de bloco 124 é igual ao número de bits que constituem um símbolo de modulação, os bits incluídos em um mesmo grupo de bits são mapeados para um único bit de cada símbolo de modulação, como mostrado nas Tabelas 32 e 33.

[000419] Por exemplo, quando Nldpc = 16200 e o método de modulação é 64-QAM, o intercalador de bloco 124 pode ser formado de seis (6) colunas, cada uma incluindo 2700 linhas. Neste caso, os bits incluídos em cada um de uma pluralidade de grupos de bits são registrados nas seis (6) colunas e os bits registrados em uma mesma linha, em cada coluna são produzidos em série. Neste caso, uma vez que seis (6) bits constituem um símbolo de modulação único no método de modulação da 64-QAM, os bits incluídos em um mesmo grupo de bits, ou seja, os bits produzidos a partir de uma única coluna podem ser mapeados sobre um único bit de cada símbolo de modulação. Por exemplo, os bits incluídos em um grupo de bits registrado na 1° coluna podem ser mapeados para o primeiro bit de cada símbolo de modulação.

[000420] Com referência às Tabelas 32 e 33, o número total de linhas do intercalador de bloco 124, ou seja, R1+R2, é Nldpc/C.

[000421] Além disso, o número de linhas da primeira parte, R1, é um múltiplo inteiro do número de bits incluído em cada grupo, M (por exemplo, M=360), e talvez expresso como e o número de linhas da segunda parte, R2, pode ser . Aqui, é o maior inteiro que é menor ou igual a . Uma vez que Ri é um múltiplo inteiro do número de bits incluído em cada grupo, M, os bits podem ser registrados em R1 em grupos de em bits.

[000422] Além disso, as Tabelas 32 e 33 mostram que, quando o número de grupos de bits constituindo uma palavra de código de LDPC não é um múltiplo inteiro do número de colunas, o intercalador de bloco i24 intercala através da divisão de cada coluna em duas partes.

[000423] O comprimento da palavra de código de LDPC dividido pelo número de colunas é o número de total de linhas incluídas em cada coluna. Neste caso, quando o número de grupos de bits que constitui a palavra de código de LDPC é um múltiplo inteiro do número de colunas, cada coluna não é dividida em duas partes para intercalação pelo intercalador de bloco i24. No entanto, quando o número de grupos de bits que constituem a palavra de código de LDPC não é um múltiplo inteiro do número de colunas, cada coluna é dividida em duas partes para a intercalação pelo intercalador de bloco i24.

[000424] Por exemplo, assume-se que o número de colunas do intercalador de bloco i24 é idêntico ao número de bits que constituem um símbolo de modulação, e uma palavra de código de LDPC é formada de 64800 bits como mostrado na Tabela 32. Neste caso, cada grupo de bits da palavra de código de LDPC é formado de 360 bits e a palavra de código de LDPC é formada de 64800/360 (= i80) grupos de bits.

[000425] Quando o método de modulação é 16-QAM, o intercalador de bloco 124 pode ser formado de quatro (4) colunas e cada coluna pode ter 64800/4 (= 16200) linhas.

[000426] Neste caso, uma vez que o número de grupos de bits que constituem a palavra de código de LDPC dividido pelo número de colunas é 180/4 (= 45), os bits podem ser registrados em cada coluna no grupo de em bits sem dividir cada coluna em duas partes. Ou seja, os bits incluídos em 45 grupos de bits, que é o quociente quando o número de grupos de bits que constituem a palavra de código de LDPC é dividido pelo número de colunas, ou seja, 45x360 (= 16200) bits, podem ser registrados em cada coluna.

[000427] No entanto, quando o método de modulação é de 256- QAM, o intercalador de bloco 124 pode ser formado de oito (8) colunas e cada coluna pode ter 64800/8 (= 8100) linhas.

[000428] Neste caso, uma vez que o número de grupos de bits da palavra de código de LDPC dividido pelo número de colunas é 180/8 = 22,5, o número de grupos de bits que constituem a palavra de código de LDPC não é um múltiplo inteiro do número de colunas. Como consequência, o intercalador de bloco 124 divide cada uma das oito (8) colunas em duas partes para realizar a intercalação no grupo de em bits.

[000429] Neste caso, uma vez que os bits devem ser registrados na primeira parte de cada coluna no grupo de em bits, o número de grupos de bits que pode ser registrado na primeira parte de cada coluna no grupo de em bits é 22, que é o quociente quando o número de grupos de bits que constituem a palavra de código de LDPC é dividido pelo número de colunas, e consequentemente, a primeira parte de cada coluna tem 22x360 (= 7920) linhas. Assim, 7920 bits incluídos em grupos de 22 bits podem ser registrados na primeira parte de cada coluna.

[000430] A segunda parte de cada coluna tem tantas linhas quanto um valor obtido por subtração do número de linhas da primeira parte do número total de linhas de cada coluna. Como consequência, a segunda parte de cada coluna é formada de 8100-7920 (= 180) linhas.

[000431] Neste caso, os bits incluídos nos grupos de bits que não foram registrados na primeira parte são divididos e registrados na segunda parte das oito (8) colunas.

[000432] Uma vez que grupos de 22x8 (= 176) bits são registrados na primeira parte, o número de grupos de bits a ser registrado na segunda parte é 180-176 (= 4) (por exemplo, grupo de bits Y176, grupo de bits Y177, grupo de bits Y178 e grupo de bits Y179 dentre o grupo de bits Y0, grupo de bit Y1, grupo de bits Y2, ..., grupo de bits Y178, e o grupo de bits Y179 constituindo a palavra de código de LDPC).

[000433] Como consequência, o intercalador de bloco 124 pode registrar os quatro (4) grupos de bits que não foram registrados na primeira parte e permanecem dentre a pluralidade de grupos que constituem a palavra de código de LDPC na segunda parte das oito (8) colunas em série.

[000434] Ou seja, o intercalador de bloco 124 pode registrar 180 bits dos 360 bits incluídos no grupo de bits Y176, na 1° linha para a 180° linha da segunda parte da 1° coluna na direção da coluna, e registrar outros 180 bits na 1° linha para a 180° linha da segunda parte da 2° coluna na direção da coluna. Além disso, o intercalador de bloco 124 pode registrar 180 bits dos 360 bits de incluído no grupo de bits Y177 na 1° linha para a 180° linha da segunda parte da 3° coluna na direção da coluna, e pode registrar os outros 180 bits na 1° linha para a 180° linha da segunda parte da 4° coluna na direção da coluna. Além disso, o intercalador de bloco 124 pode registrar 180 bits dos 360 bits incluídos no grupo de bits Y178, no 1° linha para a 180° linha da segunda parte da 5° coluna na direção da coluna, e pode registrar os outros 180 bits na 1° linha para a 180° linha da segunda parte da 6° coluna em uma direção da coluna. Além disso, o intercalador de bloco 124 pode registrar 180 bits dos 360 bits incluídos no grupo de bits Y179 na 1° linha para a 180° linha da segunda parte da 7° coluna na direção da coluna, e pode registrar os outros 180 bits na 1° linha para a 180° linha da segunda parte da 8° coluna na direção da coluna.

[000435] Como consequência, os bits incluídos em um grupo de bits que não tenham sido registrados na primeira parte e permanecem não são registrados em uma mesma coluna, na segunda parte e podem ser divididos e registrados em uma pluralidade de colunas.

[000436] Daqui em diante, o intercalador de bloco 124 da FIG. 23 de acordo com uma modalidade exemplar vai ser explicado com referência à FIG. 30.

[000437] Em uma palavra de código de LDPC intercalada por grupo, Yj é continuamente organizado como

[000438] Uma palavra de código de LDPC após a intercalação de grupo pode ser intercalada pelo intercalador de bloco 124, como mostrado na FIG. 30. Neste caso, o intercalador de bloco 124 divide uma pluralidade de colunas para a primeira parte (Parte 1) e a segunda parte (Parte 2) com base no número de colunas do intercalador de bloco 124 e no número de bits incluídos em um grupo de bits. Neste caso, na primeira parte, os bits que constituem um grupo de bits podem ser registrados em uma mesma coluna, e na segunda parte, os bits que constituem um grupo de bits podem ser registrados de uma pluralidade de colunas (ou seja, os bits que constituem um grupo de bits podem ser registrados em pelo menos duas colunas).

[000439] Os bits de entrada vi são registrados em série a partir da primeira parte para a segunda parte em colunas, e depois lidos em série a partir da primeira parte para a segunda parte em linha. Ou seja, os bits de dados VÍ são registrados em série para o bloco intercalador a partir da primeira parte e para a segunda parte na direção da coluna, e depois lidos em série a partir da primeira parte para a segunda parte na direção da linha. Como consequência, uma pluralidade de bits incluídos em um mesmo grupo de bits na primeira parte pode ser mapeada para um único bit de cada símbolo de modulação. Em outras palavras, os bits incluídos em um mesmo grupo de bits na primeira parte podem ser mapeados para uma pluralidade de bits respectivamente incluídos em uma pluralidade de símbolos de modulação, respectivamente.

[000440] Neste caso, o número de colunas e o número de linhas da primeira parte e da segunda parte do intercalador de bloco 124 pode variar de acordo com um formato de modulação e um comprimento de palavra de código de LDPC dado na Tabela 34 apresentada abaixo. Ou seja, as configurações de intercalação de bloco da primeira parte e da segunda parte para cada formato de modulação e comprimento de código estão especificadas na Tabela 34 apresentada abaixo. Aqui, o número de colunas do intercalador de bloco 124 pode ser igual ao número de bits que constituem um símbolo de modulação. Além disso, uma soma do número de linhas da primeira parte, Nr1 e o número de linhas da segunda parte, Nr2, é igual para Nldpc/Nc (aqui, Nc é o número de colunas). Além disso, uma vez que ) , (onde group = grupo) é um múltiplo de 360, um múltiplo de grupos de bits pode ser registrado na primeira parte. [Tabela 34]

[000441] Daqui em diante, a operação do intercalador de bloco 124 será explicada.

[000442] Como mostrado na FIG. 30, o bit de entrada vi (0 <i<Nc x Nr1) é registrado na linha ri da coluna ci da primeira parte do intercalador de bloco 124. Aqui, ci e ri são e n=(i mod Nr1), respectivamente.

[000443] Além disso, o bit de entrada é registrado em ri linhas de ci colunas da segunda parte do intercalador de bloco 124. Aqui, ci e ri; satisfazem respectivamente.

[000444] Um bit de saída é lida a partir da coluna cj da linha rj. Aqui, rj e cj, satisfazem e Cj-(j mod Nc). , respectivamente.

[000445] Por exemplo, quando o comprimento Nldpc de uma palavra de código de LDPC é 64800 e o método de modulação é de 256- QAM, a ordem de bits produzidos do intercalador de bloco 124 pode ser . Aqui, os índices do lado direito da Equação acima podem ser expressos especificamente para as oito (8) colunas como 0, 7920, 15840, 23760, 31680, 39600, 47520, 55440, 1, 7921, 15841, 23761, 31681, 39601, 47521, 55441, ..., 7919, 15839, 23759, 31679, 39599, 47519, 55439, 63359, 63360, 63540, 63720, 63900, 64080, 64260, 64440, 64620, ..., 63539, 63719, 63899, 64079, 64259, 64439, 64619, 64799.

[000446] Daqui em diante, uma operação de intercalação do intercalador de bloco 124 será explicada.

[000447] O intercalador de bloco 124 pode intercalar registrando uma pluralidade de grupos de bits de uma pluralidade de colunas no grupo de em bits em uma direção da coluna, e lendo cada linha da pluralidade de colunas, em que a pluralidade de grupos de bits é registrada no grupo de em bits em uma direção da linha.

[000448] Neste caso, o número de colunas que constituem o intercalador de bloco 124 pode variar de acordo com um método de modulação, e o número de linhas pode ser o comprimento de palavra de código de LDPC dividido pelo número de colunas. Por exemplo, quando o método de modulação é 64-QAM, o intercalador de bloco 124 pode ser formado de seis (6) colunas. Neste caso, quando o comprimento Nldpc da palavra de código de LDPC é 16200, o número de linhas é de 2700 (= 16200/6).

[000449] A seguir, um método para intercalar a pluralidade de grupos de bits no grupo de em bits pelo intercalador de bloco 124 será explicado.

[000450] Quando o número de grupos de bits constituindo uma palavra de código de LDPC é um múltiplo inteiro do número de colunas, o intercalador de bloco 124 pode intercalar registrado tantos números de grupos de bits quanto o número de grupos de bits que constituem a palavra de código de LDPC dividido pelo número de colunas em cada coluna em série no grupo de em bits.

[000451] Por exemplo, quando o método de modulação é 64-QAM e o comprimento Nldpc da palavra de código de LDPC é 16200, o intercalador de bloco 124 pode ser formado de seis (6) colunas, cada uma incluindo de 2700 linhas. Neste caso, uma vez que a palavra de código de LDPC é dividida em (16200/360 = 45) o número de grupos de bits quando o comprimento Nidpc da palavra de código de LDPC é 16200, o número de grupos de bits (= 45) da palavra de código de LDPC pode não ser um múltiplo inteiro do número de colunas (= 6), quando o método de modulação é 64-QAM. Ou seja, um resto é gerado quando o número de grupos de bits da palavra de código de LDPC é dividido pelo número de colunas.

[000452] Como descrito acima, quando o número dos grupos de bits que constituem a palavra de código de LDPC não é um múltiplo inteiro do número de colunas que constituem o intercalador de bloco 124, o intercalador de bloco 124 pode dividir cada coluna em um número N de partes (N é um número inteiro maior ou igual a 2) e realizar a intercalação.

[000453] O intercalador de bloco 124 pode dividir cada coluna para uma parte que inclui tantas linhas quanto o número de bits incluídos em um grupo de bits, que pode ser registrado em cada coluna no em grupos (ou seja, a primeira parte) e uma parte incluindo as linhas restantes (ou seja, a segunda parte), e realizar a intercalação utilizando cada uma das partes divididas.

[000454] Aqui, a parte que inclui as tantas linhas quanto o número de bits incluídos em um grupo que pode ser registrada em grupo de em bits, ou seja, a primeira parte pode ser composta de tantas linhas quanto um múltiplo inteiro de M. Ou seja, quando o método de modulação é 64-QAM, cada coluna do intercalador de bloco 124 é constituída por 2700 linhas, e, assim, cada coluna do intercalador de bloco 124 pode ser composta pela primeira parte incluindo a 2520 (=360x7) linhas e a segunda parte incluindo 180 (= 2700-2520) linhas.

[000455] Neste caso, o intercalador de bloco 124, depois de ter registrado em sequência, pelo menos, uma parte dos grupos de bits, que pode ser registrada em grupo de em bits na pluralidade de colunas, dentre a pluralidade de grupos de bits que constituem a palavra de código de LDPC, pode se dividir e registrar os grupos de bits restantes em uma área que não seja uma área em que pelo menos uma parte dos grupos de bits é registrada na pluralidade de colunas. Ou seja, o intercalador de bloco 124 pode registrar os bits incluídos em pelo menos uma parte dos grupos de bits que pode ser registrada na primeira parte dentre a pluralidade de colunas no grupo de em bits, e se dividir e registrar os bits incluídos no grupo de bits restantes na segunda parte da pluralidade de colunas.

[000456] Por exemplo, quando o método de modulação é 64-QAM, como ilustrado nas FIGs.31 e 32, o intercalador de bloco 124 pode incluir seis (6) colunas e cada coluna pode ser dividida na primeira parte incluindo 2520 linhas e a segunda parte incluindo 180 linhas.

[000457] Neste caso, o intercalador de bloco 124 registra os bits incluídos em um grupo de bits que pode ser registrado no grupo de em bits na primeira parte de cada coluna em uma direção da coluna.

[000458] Ou seja, o intercalador de bloco 124, como ilustrado nas FIGs. 31 e 32, pode registrar bits incluídos em grupos de bits (Y0), (Y1)... (Y6) da 1° linha à 2520° linha que constitui a primeira parte da primeira coluna, registrar os bits incluídos em grupos de bits (Y7), (Y8)... (Y13) da primeira linha à 2520° linha,..., registrar os bits incluídos em grupos de bits (Y14), (Y15), ..., (Y20) a partir da primeira linha à 2520° linha, registrar os bits incluídos nos grupos de bits (Y21), (Y22), ..., (Y27) da primeira linha à 2520° que constitui a primeira parte da quarta coluna, escrever bits incluídos em grupos de bits (Y28), (Y29),... (Y34) a partir da primeira linha à 2520° linha que constitui a primeira parte da quinta coluna, e registrar os bits incluídos nos grupos de bits (Y35) (Y36),... (Y41) a partir da 1° linha para a 2520° linha que constitui a primeira parte da sexta coluna.

[000459] Como descrito acima, o intercalador de bloco 124 registra os bits incluídos nos grupos de bits, que podem ser registrados no em grupos, na primeira parte das seis (6) colunas do grupo de em bits.

[000460] Depois disso, o intercalador de bloco 124 pode dividir os bits incluídos nos grupos de bits restantes que não sejam os grupos de bits registrados na primeira parte das seis (6) colunas, dentre uma pluralidade de grupos que constituem a palavra de código de LDPC, e registrar os bits divididos em a segunda parte das seis (6) colunas em uma direção da coluna. Neste caso, o intercalador de bloco 124, para que um mesmo número de bits possa ser registrado na segunda parte de cada coluna, pode dividir os bits incluídos nos grupos de bits restantes pelo número de colunas, e registrar os bits, divididos na segunda parte das seis (6) colunas em uma direção da coluna.

[000461] Por exemplo, como ilustrado na FIG. 31, o intercalador de bloco 124 pode registrar em sequência, dentre uma pluralidade de grupos de bits que constituem a palavra de código de LDPC, o grupo de bits (Y42), o grupo de bits (Y43) e o grupo de bits (Y44), que são os grupos restantes dos grupos de bits registrados na primeira parte, na segunda parte das seis (6) colunas. Ou seja, o intercalador de bloco 124, dentre os 360 bits incluídos no grupo de bits, (Y42), pode registrar 180 bits em uma direção da coluna, na segunda parte da primeira coluna, escrever 180 bits restantes em uma direção da coluna, na segunda parte de a segunda coluna, escrever 180 bits dentre os 360 bits incluídos no grupo de bits, (Y43) na segunda parte da terceira coluna em uma direção da coluna, registrar os 180 bits restantes na segunda parte da quarta coluna em uma direção da coluna, registrar os 180 bits dentre os 360 bits incluídos no grupo de bits, (Y44) na segunda parte da quinta coluna em uma direção da coluna, e registrar 180 bits restantes na segunda parte da sexta coluna em uma direção da coluna.

[000462] Consequentemente, os bits incluídos no grupo de bits que permanece após os bits serem registrados na primeira parte não podem ser registrados em uma mesma coluna, na segunda parte, mas são registrados ao longo de uma pluralidade de colunas.

[000463] Entretanto, no exemplo acima mencionado, é descrito que o intercalador de bloco 124 que registra os bits na direção da coluna, é meramente exemplar. Ou seja, o intercalador de bloco 124 pode registrar bits em uma pluralidade de colunas da segunda parte na direção da linha. Neste caso, no entanto, o intercalador de bloco 124 pode registrar os bits na primeira parte ainda do mesmo modo como descrito acima, ou seja, na direção da coluna.

[000464] Com referência à FIG. 32, o intercalador de bloco 124 pode registrar os bits da 1° linha da segunda parte da primeira coluna para a 1° linha da segunda parte da oitava coluna, registrar os bits da 2° linha da segunda parte da primeira coluna para a 2° linha da segunda parte da sexta coluna, ..., e registrar os bits da 180° linha da segunda parte da primeira coluna para a 180° linha da segunda parte da sexta coluna.

[000465] Como consequência, os bits incluídos no grupo de bits, (Y42) podem ser registrados em sequência a partir da 1° linha da segunda parte da primeira coluna para a 60° linha da segunda parte da sexta coluna, os bits incluídos no grupo de bits (Y43) podem ser registrados em sequência da 61° linha da segunda parte da primeira coluna para a 120° linha da segunda parte da sexta coluna, e os bits incluídos no grupo de bits (Y44) podem ser registrados em sequência da 121° linha da segunda parte da primeira coluna para a linha 180° da segunda parte da sexta coluna.

[000466] Entretanto o intercalador de bloco 124 lê em sequência os bits registrados, em cada uma das partes na direção da linha. Ou seja, o intercalador de bloco 124, como ilustrado na FIGs. 31 e 32, pode ler em sequência os bits registrados na primeira parte das seis (6) colunas na direção da linha, e ler em sequência os bits registrados na segunda parte das seis (6) colunas na direção de linha.

[000467] Como descrito acima, o intercalador de bloco 124 pode intercalar a pluralidade de grupos da palavra de código de LDPC no método descrito acima com referência às FIGs. 27 a 32.

[000468] O modulador 130 mapeia a palavra de código de LDPC intercalada para um símbolo de modulação. O modulador 130 pode desmultiplexar a palavra de código de LDPC intercalada, modular a palavra de código de LDPC desmultiplexada, e mapear a palavra de código de LDPC modulada sobre uma constelação.

[000469] Neste caso, o modulador 130 pode gerar um símbolo de modulação usando bits incluídos em cada um de uma pluralidade de grupos de bits.

[000470] Em outras palavras, como descrito acima, os bits incluídos nos diferentes grupos de bits podem ser registrados em diferentes colunas do intercalador de bloco 124, respectivamente, e o intercalador de bloco 124 lê os bits registrados na coluna diferente na direção da linha. Neste caso, o modulador 130 gera um símbolo de modulação por mapeamento dos bits lidos das diferentes colunas sobre os respectivos bits do símbolo de modulação. Como consequência, os bits que constituem o símbolo de modulação pertencem a grupos de bits diferentes.

[000471] Por exemplo, assume-se que o símbolo de modulação consiste no número C de bits. Neste caso, os bits que são lidos a partir de cada linha de número C das colunas do intercalador de bloco 124 podem ser mapeados sobre os respectivos bits do símbolo de modulação e, portanto, esses bits do símbolo de modulação, ou seja, o número C de bits, pertencem ao número C de diferentes grupos.

[000472] Daqui em diante, irá ser descrita a característica acima.

[000473] Primeiro, o modulador 130 desmultiplexa a palavra de código de LDPC intercalada. Para conseguir isso, o modulador 130 pode incluir um desmultiplexador (não mostrado) para desmultiplexar a palavra de código de LDPC intercalada.

[000474] Um desmultiplexador (não mostrado) desmultiplexa a palavra de código de LDPC intercalada. O desmultiplexador (não mostrado) executa a conversão de série para paralelo em relação à palavra de código de LDPC intercalada, e desmultiplexa a palavra de código de LDPC intercalada em uma célula tendo um número predeterminado de bits (ou uma célula de dados).

[000475] Por exemplo, como mostrado na FIG. 33, o desmultiplexador (não mostrado) recebe uma palavra de código de LDPC produzida do intercalador 120, produz os bits de palavra de código de LDPC recebidos para uma pluralidade de subfluxos em série, converte os bits de palavra de código de LDPC de entrada em células, e produzir as células.

[000476] Neste caso, os bits tendo um mesmo índice em cada um da pluralidade de subfluxos podem constituir uma mesma célula. Deste modo, as células podem ser configuradas como

[000477] Aqui, o número de subfluxos, Nsubfluxos, pode ser igual ao número de bits que constituem um símbolo de modulação, ηMOD Como consequência, o número de bits que constituem cada uma das células pode ser igual ao número de bits que constituem um símbolo de modulação (ou seja, uma ordem de modulação).

[000478] Por exemplo, quando o método de modulação é 64-QAM, o número de bits que constituem o símbolo de modulação, ηMOD, é seis (6), e, portanto, o número de subfluxos, Nsubfluxos é seis (6), e as células podem ser configuradas como

[000479] O modulador 130 pode mapear a palavra de código de LDPC desmultiplexada para símbolos de modulação.

[000480] O modulador 130 pode modular os bits (ou seja, células) produzidos do desmultiplexador (não representado) em vários métodos de modulação, como a 64-QAM, etc. Por exemplo, quando o método de modulação é QPSK, 16-QAM, 64-QAM, 256-QAM, 1024-QAM, e 4096-QAM, o número de bits que constituem um símbolo de modulação, ηMOD (ou seja, a ordem de modulação), pode ser de 2, 4, 6, 8, 10 e 12, respectivamente.

[000481] Neste caso, uma vez que cada célula produzida a partir do desmultiplexador (não mostrado) é formada de tantos bits quanto o número de bits que constituem um símbolo de modulação, o modulador 130 pode gerar um símbolo de modulação por mapeamento de cada saída de células a partir do desmultiplexador (não mostrado) para um ponto de constelação em série. Aqui, um símbolo de modulação corresponde a um ponto na constelação.

[000482] No entanto, o desmultiplexador acima descrito (não mostrado) pode ser omitido de acordo com as circunstâncias. Neste caso, o modulador 130 pode gerar símbolos de modulação por agrupamento de um número predeterminado de bits a partir dos bits intercalados em série e por mapeamento do número predeterminado de bits para um ponto de constelação. Neste caso, o modulador 130 pode gerar um símbolo de modulação por mapeamento do número ηMOD de bits para um ponto de constelação em série de acordo com um método de modulação.

[000483] O modulador 130 pode modular através do mapeamento das células produzidas partir do desmultiplexador (não mostrado) para os pontos da constelação em um método constelação não uniforme (NUC).

[000484] No método constelação não uniforme, uma vez que um ponto de constelação da primeira quadrante é definido, os pontos de constelação dos outros três quadrantes podem ser determinados como segue. Por exemplo, quando um conjunto de pontos de constelação definido para o primeiro quadrante é X, o conjunto torna-se -conj(X) no caso do segundo quadrante, torna-se conj(X) no caso do terceiro quadrante, e torna-se - (X) no caso do quarto quadrante.

[000485] Ou seja, uma vez que o primeiro quadrante é definido, os outros quadrantes podem ser expressos como segue: 1 Quarto (primeiro quadrante) = X 2 Quarto (segundo quadrante) = -conj(X) 3 Quarto (terceiro quadrante) = conj(X) 4 Quarto (quarto quadrante) = -X

[000486] Quando o M-QAM não-uniforme é usado, o número M de pontos da constelação pode ser definido como Neste caso, quando os pontos de constelação existentes no primeiro quadrante são definidos como z pode ser definido como segue: de z0 a ZM/4-1 = de x0 a xM/4) de ZM/4 a Z2xM/4-1=-conj(de x0 a XM/4) de z2xM/4 a Z3xM/4-1=conj(de x0 a xM/4) de z3xM/4 a Z4xM/4-1=-(de x0 a xM/4)

[000487] Como consequência, o modulador 130 pode mapear os bits [Y0, ..., Ym-1] produzidos do desmultiplexador (não mostrado) para pontos de constelação no método de constelação não uniforme através do mapeamento dos bits de saída para ZL tendo um índice de

[000488] Um exemplo de constelação que é definido pelo método de constelação não uniforme acima pode ser expresso como a Tabela 35 abaixo, quando as taxas de código são 5/15, 7/15, 9/15, 11/15 e 13/15. [Tabela 35]

[000489] A intercalação é realizada no método acima descrito, pelas seguintes razões.

[000490] Quando os bits de palavra de código de LDPC são mapeados em símbolos de modulação, os bits podem ter diferentes confiabilidades (ou seja, desempenho de recepção ou probabilidade de recepção) de acordo com onde os bits são mapeados nos símbolos de modulação. Os bits de palavra de código de LDPC podem ter diferentes características de palavras de código de acordo com a configuração de uma matriz de verificação de paridade. Ou seja, os bits de palavra de código de LDPC podem ter diferentes características de palavras de código de acordo com o número de 1 existente na coluna da matriz de verificação de paridade, ou seja, o grau de coluna.

[000491] Como consequência, o intercalador 120 pode intercalar bits de palavras de código para mapear bits de palavras de código de LDPC tendo características de específicas de palavra de código específicas em um símbolo de modulação, considerando tanto as características das palavras de código dos bits de palavras de código de LDPC quanto a confiabilidade dos bits que constituem o símbolo de modulação.

[000492] Por exemplo, quando a palavra de código de LDPC formada de grupos de bits X0 a X44 é um grupo intercalado com base na Equação 21 e na Tabela 19, o intercalador de grupo 122 pode emitir os grupos de bits na ordem de X9, X7, X15, ..., X35, X37.

[000493] Neste caso, o número de colunas do intercalador de bloco 124 é seis (6) e o número de linhas na primeira parte é 2520 e o número de linhas na segunda parte é 180.

[000494] Como consequência, dentre os 45 grupos que constituem a palavra de código de LDPC de sete (7) grupos de bits (X9, X7, X15, X10, X11, X12, X13) podem ser introduzidos para a primeira parte da primeira coluna do intercalador de bloco 124, sete (7) grupos de bits (X6, X21, X17, X14, X20, X20, X8) podem ser introduzidos para a primeira parte da segunda coluna do intercalador de bloco 124, 7 (sete) grupos de bits (X25, X32, X34, X23, X2, X4, X31) podem ser introduzidos para a primeira parte da terceira coluna do intercalador de bloco 124, sete (7) grupos de bits (X18, X5, X27, X29, X3, X38, X36) podem ser introduzidos para a primeira parte da quarta coluna do intercalador de bloco 124, sete (7) grupos de bits (X39, X43, X41, X42, X4, X44, X1) podem ser introduzidos para a primeira parte da quinta coluna do intercalador de bloco 124, 7 (sete) grupos de bits (X28, X33, X22, x16, X19, X24, X0) podem ser introduzidos para a primeira parte da sexta coluna do intercalador de bloco 124.

[000495] Além disso, os grupos de bits X30, X35, e X37 são introduzidos para a segunda parte do intercalador de bloco 124. Para ser mais específico, os bits que constituem o grupo de bits X30 são introduzidos para a segunda parte da segunda coluna depois de serem introduzidos para a segunda parte da primeira coluna, os bits que constituem o grupo de bits, X35 são introduzidos para a segunda parte da quarta coluna depois de serem introduzidos para a segunda parte da terceira coluna, e os bits que constituem o grupo de bits X37 são introduzidos para a segunda parte do sexta coluna depois de serem introduzidos para a segunda parte da quinta coluna.

[000496] O intercalador de bloco 124 pode em sequência produzir os bits da primeira linha para a última linha, e os bits produzidos do intercalador de bloco 124 podem ser introduzidos em sequência ao modulador 130. Neste caso, o desmultiplexador (não mostrado) pode ser omitido, ou o desmultiplexador (não mostrado) pode ser produzido em sequência sem alterar a ordem dos bits de entrada. Como consequência, os bits incluídos em cada um dos grupos de bits de X9, X6, X25, X18, X39, e X28 podem constituir um símbolo de modulação.

[000497] Como outro exemplo, quando a palavra de código de LDPC que constitui os grupos de bits X0 a X44 é intercalada com base na Equação 21 e na Tabela 25, o intercalador de grupo 122 pode produzir grupos de bits de saída X25, X44, Xθ, ..., X23, X14 em ordem.

[000498] Neste caso, o número de colunas que constituem o intercalador de bloco 124 é seis (6), o número de linhas da primeira parte é 2520, e o número de linhas da segunda parte é 180.

[000499] Como consequência, dentre os grupos de 45 bits que constituem a palavra de código de LDPC, sete (7) grupos de bits (X25, X44, X8, X39, X37, X2, X11) são introduzidos para a primeira parte da primeira coluna do intercalador de bloco 124, sete (7) grupos de bits (X7, X0, X12, X4, X31, X33, X38) são introduzidos para a primeira parte da segunda coluna do intercalador de bloco 124, 7 (sete) grupos de bits (x43, X21, X26, X13, X28, X29, X1) são introduzidos para a primeira parte da terceira coluna do intercalador de bloco 124, sete (7) grupos de bits (X27, X18, X17, X34, X3, X42, X10) são introduzidos para a primeira parte da quarta coluna do intercalador de bloco 124, sete (7) grupos de bits (X19, X20, X32, X36, X40, X9, X41) são introduzidos para a primeira parte da quinta coluna do intercalador de bloco 124, e sete (7) grupos de bits (X5, X35, X30 , X22 , X15, X16, X6 ) são introduzidos para a primeira parte da sexta coluna do intercalador de bloco 124.

[000500] Além disso, os grupos de bits X24, X23, e X14 são introduzidos para a segunda parte do intercalador de bloco 124. Os bits que constituem o grupo de bits X24 são introduzidos para a segunda parte da segunda coluna depois de serem introduzidos para a segunda parte da primeira coluna, os bits que constituem o grupo de bits X23 são introduzidos para a segunda parte da quarta coluna depois de serem introduzidos para a segunda parte da terceira coluna, e os bits que constituem o grupo de bits X14 são introduzidos para a segunda parte da sexta coluna depois de serem introduzidos para a segunda parte da quinta coluna.

[000501] Além disso, o intercalador de bloco 124 pode produzir os bits introduzidos na 1° linha para a última linha de cada coluna em série, e os bits produzidos a partir do intercalador de bloco 124 podem ser introduzidos para o modulador 130 em série. Neste caso, o desmultiplexador (não mostrados) pode ser omitido ou os bits podem ser produzidos em série sem alterar a ordem de bits introduzidos ao desmultiplexador (não mostrado). Como consequência, os bits incluídos em cada um dos grupos de bits de X25, X27, X43, X27 X19 e X5) podem constituir um símbolo de modulação.

[000502] Como ainda um outro exemplo, quando a intercalação de grupo é realizada para a palavra de código de LDPC constituindo os grupos de bits X0 a X44 com base na Equação 21 e na Tabela 28, o intercalador de grupo 122 pode produzir os grupos de bits na ordem de X31, X20, X21, ..., X32 e X43.

[000503] Neste caso, o número de colunas que constituem o intercalador de bloco 124 é seis (6), o número de linhas da primeira parte é 2520, e o número de linhas na segunda parte é 180.

[000504] Como consequência, dentre os grupos de 45 bits que constituem a palavra de código de LDPC, sete (7) grupos de bits (X3i, X20, X21, X25, X4, X16, X9) podem ser introduzidos para a primeira parte da primeira coluna do intercalador de bloco 124, sete (7) grupos de bits (X3, X17, X24, X5, X10, X12, X28) podem ser introduzidos para a primeira parte da segunda coluna do intercalador de bloco 124, sete (7) grupos de bits (X6, X19, X8, X15, X13, X11, X29) podem ser introduzidos para a primeira parte da terceira coluna, sete (7) grupos de bits (X22, X27, X1, X23, X34, X26, X18) podem ser introduzidos para o primeira parte da quarta coluna do intercalador de bloco 124, sete (7) grupos de bits (X42, X2, X37, X44, X39, X33, X35) podem ser introduzidos para a primeira parte da quinta coluna do intercalador de bloco 124, e sete (7) grupos de bits (X41, X0, X36, X7, X40, X38, X1) podem ser introduzidos para a primeira parte da sexta coluna do intercalador de bloco 124.

[000505] Além disso, os grupos de bits X30, X32, e X43 são introduzidos para a segunda parte do intercalador de bloco 124. Os bits que constituem o grupo X30 são introduzidos para a segunda parte da segunda coluna depois de serem introduzidos para a segunda parte da primeira coluna, os bits que constituem o grupo de bits X32 são introduzidos para a segunda parte da quarta coluna depois de serem introduzidos para a segunda parte da terceira coluna, e os bits que constituem o grupo de bits X43 são introduzidos para a segunda parte da sexta coluna depois de serem introduzidos para a segunda parte da quinta coluna.

[000506] Além disso, o intercalador de bloco 124 pode produzir em sequência os bits a partir da primeira linha para a última linha, e os bits produzidos a partir do intercalador de bloco 124 podem ser introduzidos em sequência ao modulador 130. Neste caso, o desmultiplexador (não mostrado) pode ser omitido, ou o desmultiplexador (não mostrado) pode ser produzido em sequência sem alterar a ordem dos bits de entrada. Como consequência, os bits incluídos em cada um dos grupos de bits de X31, X3, X6, X22, X42 e X41 pode constituir um símbolo de modulação.

[000507] Como descrito acima, uma vez que um bit específico é mapeado para um bit específico de um símbolo de modulação por meio de intercalação, um lado do receptor pode atingir um elevado desempenho de recepção e elevado desempenho de decodificação.

[000508] A seguir, um método para a determinação de ^(j), que é um parâmetro usado para intercalação de grupo, de acordo com várias modalidades exemplares, será explicado. O critério que deve ser considerado é como mostrado abaixo:

[000509] Critérios 1) Determinar diferentes ordens de intercalação com base em um método de modulação e uma taxa de código.

[000510] Critérios 2) Considerar características funcionais de cada grupo de bits de uma palavra de código de LDPC e características funcionais de bits que constituem um símbolo de modulação ao mesmo tempo.

[000511] Por exemplo, em uma palavra de código de LDPC, as características de desempenho variam em em grupos pelo grau de nó variável correspondente aos bits que constituem cada grupo, ou seja, o número de bordas conectadas ao nó variável, e as características dos gráficos conectados ao nó variável. Em geral, quanto maior é o grau do nó variável, melhor é o desempenho.

[000512] Entretanto os bits que constituem um símbolo de modulação podem ter diferentes características de desempenho. Por exemplo, quando se utiliza constelação 64-QAM não uniforme (daqui em diante, 64-NUQ) como ilustrado na Tabela 35, com respeito a seis (6) bits y0, y1, y2, y3, y4, y5 constituindo um símbolo 64 NUQ, o desempenho na recepção do sinal de cada bit (P(Yi)) é representado por P(yo)>P(yi)> P(y2)>P(y3)>P(y4)>P(y5).

[000513] Como consequência, ao utilizar um código de LDPC dos quais um comprimento é 16200, e 64-NUQ, as características do código de LDPC e um método de modulação precisam ser considerados, e para o qual o bit, dentre os seis (6) bits que constituem um símbolo 64-NUQ, de cada grupo de bits de 45 grupos de bit é mapeado precisa ser selecionado.

[000514] Neste caso, a primeira coluna do intercalador de bloco 124 corresponde a y0 tendo o melhor desempenho dentre os seis (6) bits que constituem o símbolo 64 NUQ, a segunda coluna corresponde a Y1; a terceira coluna corresponde a y2, a 4° coluna corresponde a Y3, a 5° coluna corresponde a y4 e 6° coluna corresponde a Y5 tendo o pior desempenho.

[000515] Aqui, 45 não é um número múltiplo de seis (6), e, portanto, três (3) grupos de bits (45-42) que correspondem à segunda parte do intercalador de bloco 124 podem ser mapeados para dois ou mais bits dentre os seis (6) bits que constituem um símbolo 64 NUQ. Por exemplo, quando um grupo de bits de uma palavra de código de LDPC é registrado na primeira coluna e na segunda coluna da segunda parte, este grupo de bits pode ser mapeado em Y0 e y1.

[000516] Como consequência, quando uma palavra de código de LDPC da qual um comprimento é 16200 e de 64-NUQ são usados, dentre os seis (6) bits que constituem um símbolo 64-NUQ, sete (7) grupos de bits a serem mapeados sobre y0 precisam ser selecionados, sete (7) grupos de bits a serem mapeados em Y1 necessitam ser selecionados, sete (7) grupos de bits a serem mapeados em Y2 necessitam ser selecionados, sete (7) grupos de bits a serem mapeados em Y3 necessitam ser selecionados, sete (7) grupos de bits a serem mapeados em Y4 necessitam ser selecionados, sete (7) grupos de bits a serem mapeados em Y5 necessitam ser selecionados, um (1) grupo de bits a ser mapeado para y0 e y1 necessita ser selecionado, um (1) grupo de bits a ser mapeado para Y2 e Y3 necessita ser selecionado, e um (1) grupo de bits a ser mapeado para Y4 e Y5 necessita ser selecionado.

[000517] Entretanto, a fim de prever o desempenho da decodificação em referência a um código de LDPC e um método de modulação, um método de evolução de densidade pode ser usado. O método de evolução de densidade é realizado através da recepção de uma função de densidade de probabilidade (PDF) com respeito a uma razão de probabilidade logarítmica (LLR) para cada grupo de bits de uma palavra de código de LDPC e calculando uma razão mínima de sinal-para-ruído (SNR) que satisfaz quase livre de erros (QEF). Aqui, o SNR é chamado um limite de ruído.

[000518] O 64-NUQ é formado de seis (6) níveis de bit. Aqui, uma PDF de um valor de LLR que corresponde a cada nível de bit é g0(x), g1(x), g2(x), g3(x), g4(x), g5(x). Ou seja, quando i é um número inteiro entre 0 e 5, dentre os seis (6) bits que constituem um símbolo 64-NUQ, a PDF com respeito ao valor de LLR do valor de saída do canal correspondente para yi é gi(x).

[000519] Entretanto, dentre os 45 grupos de bits que constituem uma palavra de código de LDPC dos quais um comprimento é 16200, a PDF de um canal de LLR com respeito a sete (7) grupos de bits correspondentes para a primeira parte é f1(x), a PDF do canal de LLR com respeito a sete (7) grupos de bits correspondentes para a segunda parte é f2(x), a PDF do canal de LLR com respeito a sete (7) grupos de bits correspondentes à terceira parte é f3(x), a PDF do canal de LLR com respeito a sete (7) grupos de bits correspondentes à quarta parte é f4(x), a PDF do canal de LLR com respeito a sete (7) grupos de bits correspondentes à quinta parte é f5(x), a PDF do canal de LLR com respeito a sete (7) grupos de bits correspondentes para a sexta parte é f6(x). Além disso, a PDF do canal de LLR com respeito a um (1) grupo de bits correspondente à primeira e à segunda colunas da primeira parte é f1(x), a PDF do canal de LLR com respeito a um (1) grupo de bits correspondente à primeira e à segunda colunas da segunda parte é f7(x), a PDF do canal de LLR com respeito a um (1) grupo de bits correspondente à terceira e à quarta colunas da segunda parte é f8(x), a PDF do canal de LLR com respeito a um (1) grupo de bits correspondente à quinta e à sexta colunas da segunda parte é f9(x). Neste caso, a fórmula de relação como a Equação 22 mostrada abaixa pode ser concebida. [Equação 22]

[000520] Em várias modalidades exemplares, em um processo de concepção de um intercalador de grupo por determinação de ^(j) que é um parâmetro usado para intercalação de grupo, a primeira etapa é um processo para selecionar uma dentre f1(x) à f9(X) como cada uma das PDFs de valores de LLR de 45 grupos de bits que constituem uma palavra de código de LDPC dos quais o comprimento é 16200.

[000521] Na etapa 1-1 da primeira etapa de um projeto de intercalador de grupo, as PDFs de valores LLR de todos os grupos de bits não são selecionadas. Portanto, quando se utiliza o método de evolução de densidade, as PDF com respeito aos valores de LLR de todos os grupos de bits usam valor de fremain(x) (remain = restante) de acordo com a Equação 23. Esta é uma média ponderada das PDFs que ainda não são selecionadas. [Equação 23]

[000522] Na etapa 1-2 da primeira etapa do projeto intercalador de grupo, uma PDF de um valor de LLR de cada grupo de bits, é selecionada dentre f1(x) à f9(X). Há um total de 45 grupos de bits, e um total de nove (9) PDFs podem ser selecionadas para o respectivo de grupos de bits. Por exemplo, pode-se supor que f1(x) é selecionada como uma PDF do primeiro grupo de bits, e as PDFs dos grupos de bits restantes não são selecionadas. Neste caso, para as PDFs dos grupos de bits restantes, fremain(X) é usada como a Equação 24 abaixo. Este é um valor médio ponderado das PDFs que ainda não estão selecionadas. [Equação 24]

[000523] Na etapa acima, para f1(x) a ser selecionada como a PDF do primeiro grupo de bits, um dos casos em que um valor médio de um limite de ruído em relação a um canal de ruído Gaussiano branco aditivo (AWGN) e um limite de ruído com respeito a um canal de Rayleigh pode ser selecionado arbitrariamente, de acordo com uma modalidade exemplar.

[000524] Na etapa 1-3 da primeira etapa do projeto intercalador de grupo, um próximo grupo de bits para o qual uma PDF é selecionada, e também, a PDF é selecionada para este grupo de bits, com base na etapa 1-2. Por exemplo, se for assumido que, na etapa 1-2, f1(x) é selecionada como a PDF do primeiro grupo de bits uma vez que o valor médio do limite de ruído é o mínimo neste caso, f6(x) é selecionado como uma PDF do segundo de grupo bits. Neste caso, as PDFs dos grupos de bits restantes utilizam fremain(x) como a Equação 25 abaixo. Esta é uma média ponderada das PDFs que ainda não foram selecionadas. [Equação 25]

[000525] Depois de realizar as etapas 1-46 da primeira etapa do projeto intercalador de grupo na mesma maneira que anteriormente, uma PDF dentre f1(x) à f9(x) é selecionada ou atribuída a cada um dos 45 grupos de bits. Ou seja, quando a primeira etapa do projeto intercalador de grupo é completada, as PDFs de valores de LLR de 45 grupos de bits respectivos de são selecionadas a partir de f1(x) à f9(x).

[000526] A segunda etapa do projeto intercalador de grupo é gerar uma pluralidade de ^(j)s que satisfaça as condições determinadas na primeira etapa, observar os desempenhos da taxa real de erro de bit (BER) e da taxa de erro de estrutura (FER) para um valor de SNR predeterminado, e selecionar ^(j) tendo o melhor desempenho. Como tal, a razão pela qual a etapa de medição funcional real é usada em adição à evolução de densidade é que a evolução da densidade não pode estimar um desempenho correto do código de LDPC, que tem um comprimento limitado, porque a evolução da densidade calcula o limiar de ruído teórico sob um pressuposto de que um comprimento da palavra de código de LDPC é ilimitado.

[000527] De acordo com o método acima descrito, ^(j) das Tabelas 15-31 usado para a intercalação de grupo pode ser determinado.

[000528] Daqui em diante, a etapa 2 do projeto intercalador de grupo vai ser descrita em maior detalhe.

[000529] Entretanto, como descrito acima, já que cada um dos grupos de bits que constituem a palavra de código de LDPC corresponde a cada um dos grupos da matriz de verificação de paridade de coluna, um grau de cada grupo de coluna tem um efeito sobre o desempenho de decodificar a palavra de código de LDPC.

[000530] Por exemplo, o fato de um certo grau de grupos de coluna ser relativamente elevado indica que há relativamente maior número de equações de verificação de paridade, que são relacionadas com grupos de bits correspondentes aos grupos de coluna, os grupos de bits que correspondem aos grupos de coluna tendo um grau relativamente elevado dentro de uma matriz de verificação de paridade formada por uma pluralidade de grupos de coluna podem ter um maior efeito sobre o desempenho de decodificação da palavra de código de LDPC em vez dos grupos de bits que correspondem a grupos de coluna que têm um grau relativamente baixo. Em outras palavras, se os grupos de coluna que têm um grau relativamente elevado não são mapeados adequadamente, o desempenho da palavra de código de LDPC será substancialmente degradado.

[000531] Portanto, o intercalador de grupo pode ser projetado de modo que um grupo(s) de bits, tendo o mais alto grau, dentre os grupos de bits que constituem a palavra de código de LDPC, é intercalado de acordo com ^(j) e mapeado para um bit específico do símbolo de modulação (ou símbolo de transmissão), e o outro dos grupos de bits não tendo o grau mais elevado é mapeado aleatoriamente para o símbolo modulação. Sob esta condição, por meio da observação do desempenho real de BER/FER, o caso em que o desempenho da palavra de código de LDPC é substancialmente degradado pode ser evitado.

[000532] Daqui em diante, um caso em que o codificador 110 realiza a codificação de LDPC usando a taxa de código 5/15 para gerar uma palavra de código de LDPC tendo o comprimento de 16200, e constitui um símbolo de modulação, utilizando 64- NUQ será descrito com maior detalhe.

[000533] Neste caso, o codificador 110 pode realizar a codificação de LDPC com base na matriz de verificação de paridade compreendendo a submatriz de palavra de informação definida pela Tabela 14 e a submatriz de paridade tendo uma configuração diagonal.

[000534] Como consequência, a matriz de verificação de paridade é formada por 45 grupos de coluna, e dentre os 45 grupos de coluna, 10 grupos de coluna têm o grau de 10, 7 grupos de coluna têm o grau de 9, 28 grupos de coluna têm o grau de 1.

[000535] Portanto, com respeito a apenas 10 grupos de coluna dos quais o grau é de 10, dentre os 45 grupos de coluna, vários Л(j) para os grupos de coluna 10 podem ser gerados para satisfazer uma condição predeterminada na primeira etapa do projeto intercalador de grupo, e Л(j) para os outros grupos de coluna pode ser permanecer como um branco. Os grupos de bits que correspondem a outros grupos de coluna podem ser definidos para serem mapeados aleatoriamente para os bits que constituem um símbolo de modulação. Em seguida, Л(j) para 10 grupos de coluna tendo o mais excelente desempenho é selecionado observando o desempenho real de BER/FER em relação a um valor de SNR específico. Ao fixar uma parte de Л(j), isto é Л(j) para 10 grupos de coluna selecionado como descrito acima, a degradação substancial do desempenho da palavra de código de LDPC pode ser evitada. [Tabela 36]

[000536] Entretanto a Tabela 36 pode ser apresentada abaixo na Tabela 36-1.

[000537] No caso da Tabela 36, a Equação 21 pode ser expressa como

[000538] Ou seja, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits, alterando o 8° grupo de bits para o 2° grupo de bits, o 11° grupo de bits para o 6° grupo de bits, o 7° grupo de bits para o 7° grupo de bits, o 12° grupo de bits para o 9° grupo de bits, o 13° grupo de bits para o 17° grupo de bits, o 10° grupo de bits para o 27° grupo de bits, o 9° grupo de bits para o 33° grupo de bits, o 5° grupo de bits para o 35° grupo de bits, o 6° grupo de bits para o 41° grupo de bits, e o 14° grupo de bits para o 44° grupo de bits, e reorganizar aleatoriamente os outros grupos de bits.

[000539] Em um caso em que alguns grupos de bits já estão fixos, a característica acima mencionada é aplicada da mesma maneira. Em outras palavras, os grupos de bits que correspondem aos grupos de coluna que têm um grau relativamente elevado dentre os outros grupos de bits que não são fixos podem ter um maior efeito sobre o desempenho de decodificação da palavra de código de LDPC dos grupos de bits que correspondem aos grupos de coluna tendo um grau relativamente baixo. Ou seja, mesmo no caso em que a degradação do desempenho da palavra de código de LDPC é evitada fixando os grupos de bits tendo o mais alto grau, o desempenho da palavra de código de LDPC pode variar de acordo com um método de mapeamento dos outros grupos de bits. Como consequência, um método de mapeamento de grupos de bits tendo o seguinte grau mais elevado tem de ser selecionado de forma adequada, para evitar o caso em que o desempenho é relativamente pobre.

[000540] No entanto, em um caso em que os grupos de bits com o mais alto grau já estão fixos, os grupos de bits tendo o próximo grau mais elevado, dentre os grupos de bits que constituem a palavra de código de LDPC, podem ser intercalados, de acordo com o ^(j) e mapeados para um bit específico de um símbolo de modulação, e os outros grupos de bits podem ser mapeados aleatoriamente. Sob esta condição, por meio da observação do desempenho real de BER /FER, o caso em que o desempenho da palavra de código de LDPC é substancialmente degradado pode ser evitado.

[000541] Daqui em diante, um caso em que o codificador 110 realiza a codificação de LDPC usando a taxa de código 5/15 para gerar uma palavra de código de LDPC tendo o comprimento de 16200, e constitui um símbolo de modulação, utilizando 64- NUQ será descrito com maior detalhe.

[000542] Neste caso, o codificador 110 pode realizar a codificação de LDPC com base na matriz de verificação de paridade compreendendo a submatriz de palavra de informação definida pela Tabela 14 e a submatriz de paridade tendo uma configuração diagonal.

[000543] Como consequência, a matriz de verificação de paridade é formada por 45 grupos de coluna, e dentre os 45 grupos de coluna, 10 grupos de coluna têm o grau de 10, 7 grupos de coluna têm o grau de 9, e 28 grupos de coluna têm o grau de 1.

[000544] No entanto, em um caso em que 10 os grupos de coluna dos quais o grau é 10 já estão fixos como na Tabela 36, de modo que, com respeito a apenas 7 grupos de coluna dos quais o grau é 9, a partir dentre os outros 35 grupos de coluna, vários Л(j) para os 7 grupos de coluna podem ser gerados para satisfazer uma condição predeterminada na primeira etapa de um modelo intercalador de grupo, e Л(j) para os outros grupos de coluna pode ser permanecer como um branco. Os grupos de bits que correspondem aos outros grupos de coluna podem ser definidos para ser mapeados aleatoriamente para os bits que constituem um símbolo de modulação. Em seguida, Л(j) para 7 grupos de coluna tendo o mais excelente desempenho é selecionado observando o desempenho real de BER/FER em relação a um valor de SNR específico. Ao fixar uma parte de Л(j), isto é Л(j) para 7 grupos de coluna selecionados como descrito acima, a degradação substancial do desempenho da palavra de código de LDPC pode ser evitado. [Tabela 37] [Tabela 38]

[000545] Entretanto a Tabela 38 pode ser apresentada abaixo como Tabela 38-1. [Tabela 38-1]

[000546] No caso da Tabela 38, a Equação 21 pode ser expressa como

[000547] Ou seja, o intercalador de grupo 122 pode reorganizar a ordem da pluralidade de grupos de bits, alterando o 8° grupo de bits para o 2° grupo de bits, o 2° grupo de bits para o 5° grupo de bits, o 11° grupo de bits para o 6° grupo de bits, ..., o 16° grupo de bits para o 40° grupo de bits, o 6° grupo de bits para o 41° grupo de bits, e o 14° grupo de bits para o 44° grupo de bits, e reorganizar aleatoriamente outros grupos de bits.

[000548] Nas modalidades exemplares acima descritas, o caso de realização da codificação de LDPC com base na taxa de codificação de 5/15 e na matriz de verificação de paridade formada da submatriz de palavra de informação definida pela Tabela 14 e a submatriz de paridade tendo uma configuração diagonal é descrito, mas esta é meramente exemplificativo, e mesmo no caso de realizar a codificação de LDPC com base nas diferentes taxas de códigos e diferente matriz de verificação de paridade, ^(j) pode ser determinado com base no método acima mencionado.

[000549] O aparelho de transmissão 100 ilustrado na FIG. 19 pode transmitir um sinal mapeado em uma constelação de um aparelho de recepção (por exemplo, 1200 da FIG. 34). Por exemplo, o aparelho de transmissão 100 pode mapear o sinal mapeado sobre a constelação para uma Estrutura de Multiplexagem por Divisão de Frequência Ortogonal (Division Multiplexing (Division Multiplexing, OFDM), e transmitir o sinal para o aparelho de recepção 1200 através de um canal atribuído.

[000550] A FIG. 34 é um diagrama de blocos para ilustrar a configuração de um aparelho de recepção de acordo com uma modalidade exemplar. Com referência à FIG. 34, o aparelho de recepção 1200 inclui um desmodulador 1210, um multiplexador 1220, um desintercalador 1230 e um decodificador 1240.

[000551] O desmodulador 1210 recebe e desmodula um sinal transmitido a partir do aparelho de transmissão 100. O desmodulador 1210 gera um valor correspondente a uma palavra de código de LDPC por demodulação do sinal recebido, e produz o valor para o multiplexador 1220. Neste caso, o desmodulador 1210 pode utilizar um método de demodulação correspondendo a um método de modulação usado no aparelho de transmissão 100. Para isso, o aparelho de transmissão 100 pode transmitir informações em relação ao método de modulação para o aparelho de recepção 1200, ou o aparelho de transmissão 100 pode realizar a modulação, através de um método de modulação predefinido entre o aparelho de transmissão 100 e o aparelho de recepção 1200.

[000552] O valor correspondente à palavra de código de LDPC pode ser expresso como um valor de canal para o sinal recebido. Existem diversos métodos para determinar o valor do canal, e por exemplo, um método para determinar um valor da razão de Probabilidade Logarítmica (LLR) pode ser o método para a determinação do valor do canal.

[000553] O valor de LLR é um valor de log para uma razão de uma probabilidade que um bit transmitido a partir do aparelho de transmissão 100 é 0 e uma probabilidade de que o bit é 1. Em adição, o valor de LLR pode ser um valor de bit, que é determinado por uma decisão difícil, ou pode ser um valor representativo, que é determinado de acordo com uma seção à qual a probabilidade de que o bit transmitido a partir do aparelho de transmissão 100 é 0 ou pertence a 1.

[000554] O multiplexador 1220 multiplexa um valor de saída do desmodulador 1210 e produz o valor para o desintercalador 1230.

[000555] O multiplexador 1220 é um elemento correspondente a um desmultiplexador da FIG. 33 fornecido no aparelho de transmissão 100, e realiza uma operação correspondente ao desmultiplexador. Ou seja, o multiplexador 1220 realiza uma operação inversa de uma operação do desmultiplexador, e realiza a conversão de célula-a-bit com respeito ao valor do desmodulador 1210 saída e produz o valor de LLR em uma unidade de um bit. No entanto, quando o desmultiplexador é omitido do aparelho de transmissão 100, o multiplexador 1220 pode ser omitido a partir do aparelho de recepção 1200.

[000556] A informação sobre se a operação de desmultiplexação foi realizada ou não pode ser fornecida pelo aparelho de transmissão 100, ou pode ser predefinida entre o aparelho de transmissão 100 e o aparelho de recepção 1200.

[000557] O desintercalador 1230 desintercala um valor de saída do multiplexador 1220 e produz os valores para o decodificador 1240.

[000558] O desintercalador 1230 é um elemento correspondente ao intercalador 120 do aparelho de transmissão 100, e executa uma operação correspondente ao intercalador 120. Ou seja, o desintercalador 1230 desintercala um valor de LLR através da realização de uma operação de intercalação do intercalador 120 inversamente.

[000559] Para isso, o desintercalador 1530 pode incluir um desintercalador de bloco 1231, um desintercalador de torção de grupo 1232, um desintercalador de grupo 1233, e um desintercalador de paridade 1234 como mostrado na FIG. 35.

[000560] O desintercalador de bloco 1231 desintercala o valor do multiplexador 1220 saída e produz o valor para o desintercalador de torção de grupo 1232.

[000561] O desintercalador de bloco 1231 é um elemento correspondente ao intercalador de bloco 124 fornecido no aparelho de transmissão 100 e realiza uma operação de intercalação do intercalador de bloco 124 inversamente.

[000562] Ou seja, o desintercalador de bloco 1231 desintercala registrando o valor de LLR produzido do multiplexador 1220 em cada linha na direção da linha e lendo cada coluna da pluralidade de linhas em que o valor de LLR é registrado na direção da coluna, usando pelo menos uma linha formada de uma pluralidade de colunas.

[000563] Neste caso, quando o intercalador de bloco 124 intercala através da divisão de cada coluna em duas partes, o desintercalador de bloco 1231 pode desintercalar através da divisão de cada linha em duas partes.

[000564] Além disso, quando o intercalador de bloco 124 registra e lê no, e a partir do grupo de bits que não pertence à primeira parte na direção da linha, o desintercalador de bloco 1231 pode desintercalar registrando e lendo os valores correspondentes ao grupo de bits que não pertencem à primeira parte na direção da linha.

[000565] Daqui em diante, o desintercalador de bloco 1231 será explicado com referência à FIG. 36. No entanto, isto é apenas um exemplo e o desintercalador de bloco 1531 pode ser implementado em outros métodos.

[000566] Uma entrada LLR vi, (0<i<Nldpc) é registrada na linha ri e na coluna ci do desintercalador de bloco 1231. Aqui,

[000567] Por outro lado, uma saída LLR qi (0<i<NcXNr1) é lida da coluna ci e linha ri da primeira parte do desintercalador de bloco 1231. Aqui,

[000568] Além disso, uma saída de LLR qi(NcxNr1≤i<Nldpc) é lido a partir da coluna ci e linha ri da segunda parte. Aqui,

[000569] O desintercalador de torção de grupo 1232 desintercala um valor de saída do desintercalador de bloco 1231 e apresenta o valor para o desintercalador de grupo 1233.

[000570] O desintercalador de torção de grupo 1232 é um elemento correspondente ao intercalador de torção de grupo 123 fornecido no aparelho de transmissão 100, e pode realizar uma operação de intercalação do intercalador de torção de grupo 123 inversamente.

[000571] Ou seja, o desintercalador de torção de grupo 1232 pode reorganizar valores de LLR de um mesmo grupo de bits, alterando a ordem dos valores de LLR existente no mesmo grupo de bits. Quando a operação de torção grupo não é realizada no aparelho de transmissão 100, o desintercalador de torção de grupo 1232 pode ser omitido.

[000572] O desintercalador de grupo 1233 (ou desintercalador em grupos) desintercala um valor de saída do desintercalador de torção de grupo 1232 e apresenta o valor para o desintercalador de paridade 1234.

[000573] O desintercalador de grupo 1233 é um elemento correspondente ao intercalador de grupo 122 fornecido no aparelho de transmissão 100 e pode realizar uma operação de intercalação do intercalador de grupo 122 inversamente.

[000574] Ou seja, o desintercalador de grupo 1233 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits. Neste caso, o desintercalador de grupo 1233 pode reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits através da aplicação do método de intercalação das Tabelas 15 a 31 inversamente de acordo com um comprimento de palavra de código de LDPC, um método de modulação e uma taxa de código.

[000575] O desintercalador de paridade 1234 realiza desintercalação de paridade em relação a um valor de saída do grupo desintercalador de 1233 e produz o valor para o decodificador 1240.

[000576] O desintercalador de paridade 1234 é um elemento correspondente ao intercalador de paridade 121 previsto no aparelho de transmissão 100 e pode realizar uma operação de intercalação do intercalador de paridade 121 inversamente. Ou seja, o desintercalador de paridade 1234 pode desintercalar valores de LLR correspondentes aos bits de paridade dentre os valores de LLR de saída a partir do desintercalador de grupo de 1233. Neste caso, o desintercalador de paridade 1234 pode desintercalar os valores de LLR correspondentes aos bits de paridade inversamente ao método de intercalação de paridade da Equação 18.

[000577] No entanto, o desintercalador de paridade 1234 pode ser omitido dependendo de um método de decodificação e da modalidade do decodificador 1240.

[000578] Embora o desintercalador 1230 da FIG. 34 inclua três (3) ou quatro (4) elementos, como mostrado na FIG. 35, as operações dos elementos podem ser realizadas por um único elemento. Por exemplo, quando cada um dos bits dos quais pertence a cada um dos grupos de bits Xa, Xb, Xc, Xd, Xe, Xf constituem um símbolo de modulação único, o desintercalador 1230 pode desintercalar estes bits para os locais correspondentes aos seus grupos de bits com base em um símbolo de modulação único recebido.

[000579] Por exemplo, quando a taxa de código é 13/15 e o método de modulação é 64-QAM, o desintercalador de grupo 1233 pode realizar a desintercalação com base na Tabela 19.

[000580] Neste caso, os bits cada um dos quais pertence cada um dos grupos de bits X9, X6, X25, X18, X39, X28 podem constituir um único símbolo de modulação. Uma vez que um bit em cada um dos grupos de bits X9, X6, X25, X18, X39, X28 constitui um símbolo de modulação único, o desintercalador 1230 pode mapear os bits para decodificar os valores iniciais correspondentes aos grupos de bits X9, X6, X25, X18, X39, X28 com base no símbolo de modulação único recebido.

[000581] O decodificador 1240 pode realizar a decodificação de LDPC usando um valor de saída do desintercalador 1230. Para alcançar este objetivo, o decodificador 1240 pode incluir um decodificador de LDPC (não mostrado) para realizar a decodificação de LDPC.

[000582] O decodificador 1240 é um elemento correspondente ao codificador 110 do aparelho de transmissão 100 e pode corrigir um erro através da realização da decodificação de LDPC usando valores de LLR produzidos do desintercalador 1230.

[000583] Por exemplo, o decodificador 1240 pode realizar a decodificação de LDPC em um método de decodificação iterativo com base em um algoritmo de soma do produto. O algoritmo de soma do produto é um exemplo de um algoritmo de passagem de mensagens, e o algoritmo de passagem de mensagens refere-se a um algoritmo que troca mensagens (por exemplo, os valores de LLR) através de uma borda de um gráfico bipartido, calcula uma mensagem de saída a partir das entradas de mensagens para nós variáveis ou nós de verificação, e atualiza.

[000584] O decodificador 1240 pode usar uma matriz de verificação de paridade ao realizar a decodificação de LDPC. Neste caso, uma matriz de verificação de paridade usada na decodificação pode ter a mesma configuração que a de uma matriz de verificação de paridade usada na codificação no codificador 110, e esta foi descrita acima com referência às FIGs. 20 a 22.

[000585] Além disso, as informações sobre a matriz de verificação de paridade e as informações sobre a taxa de código, etc, que são usadas na codificação de LDPC podem ser pré-armazenadas no aparelho de recepção 1200 ou podem ser fornecidas pelo aparelho de transmissão 100.

[000586] A FIG. 37 é um fluxograma para ilustrar um método de intercalação de um aparelho de transmissão de acordo com uma modalidade exemplar.

[000587] Em primeiro lugar, uma palavra de código de LDPC é gerada por codificação de LDPC com base em uma matriz de verificação de paridade (S1410), e a palavra de código de LDPC é intercalada (S1420).

[000588] Em seguida, a palavra de código de LDPC intercalada é mapeada para um símbolo de modulação (S1430). Neste caso, um bit incluído em um grupo de bits predeterminado dentre uma pluralidade de grupos de bits que constituem a palavra de código de LDPC pode ser mapeado para um bit predeterminado no símbolo de modulação.

[000589] Neste caso, cada um da pluralidade de grupos de bits pode ser formado por M números de bits, e M pode ser um divisor comum de Nldpc e Kldpc e pode ser determinado para satisfazer Qldpc=( Nldpc - Kldpc)/M. Aqui, Qldpc é um valor de parâmetro de deslocamento cíclico sobre colunas em um grupo de colunas de uma submatriz de palavra de informação de uma matriz de verificação de paridade, Nldpc é um comprimento de uma palavra de código de LDPC, e Kldpc é um comprimento de bits de palavras de informação de uma palavra de código de LDPC.

[000590] Entretanto, a operação S1420 pode incluir intercalação de bits de paridade da palavra de código de LDPC, dividir a palavra de código de LDPC intercalada por paridade por uma pluralidade de grupos de bits e reorganizar a ordem da pluralidade de grupos de bits no grupo de em bits, e intercalar a pluralidade de grupos de bits para a ordem das quais é reorganizado.

[000591] A ordem da pluralidade de grupos de bits pode ser reorganizada no grupo de em bits com base na Equação 21 acima descrita.

[000592] Entretanto ^(j) na Equação 21, pode ser determinado com base em pelo menos um dentre um comprimento de uma palavra de código de LDPC, um método de modulação, e uma taxa de código.

[000593] Por exemplo, quando a palavra de código de LDPC tem o comprimento de 16200, o método de modulação é 64-QAM, e a taxa de código é 11/15, ^(j) pode ser como definido na Tabela 28.

[000594] Como outro exemplo, quando a palavra de código de LDPC tem um comprimento de 16200, o método de modulação é 64- QAM, e a taxa de código é 13/15, ^(j) pode ser definido como na Tabela 19.

[000595] Entretanto, a S1420, a divisão da palavra de código de LDPC na pluralidade de grupos de bits, reorganização da ordem da pluralidade de grupos de bits no grupo de em bits, e intercalação da pluralidade de grupos de bits dos quais a ordem é reorganizada estão incluídas.

[000596] Neste caso, com base na Equação 21, a ordem da pluralidade de grupos de bits pode ser reorganizada no grupo de em bits.

[000597] Entretanto na Equação 21, ^(j) pode ser determinado com base em pelo menos um dentre o comprimento de palavra de código de LDPC, o método de modulação, e a taxa de código.

[000598] Como um exemplo, quando o comprimento de palavra de código de LDPC é 16200, o método de modulação é 64-QAM, e a taxa de código é 5/15, ^(j) pode ser determinado como na Tabela 25.

[000599] No entanto, isto é meramente exemplificativo, e ^(j) pode ser definido como nas Tabelas 15-31 acima descritas.

[000600] A intercalação de uma pluralidade de grupos de bits pode incluir: registrar a pluralidade de grupos de bits em cada um de uma pluralidade de colunas no grupo de em bits em uma direção da coluna, e ler cada linha da pluralidade de colunas, em que a pluralidade de grupos de bits é registrada no grupo de em bits na direção da linha.

[000601] Além disso, a intercalação da pluralidade de grupos de bits pode incluir: registrar em série, na pluralidade de colunas, pelo menos alguns grupos de bits que são registráveis na pluralidade de colunas no grupo de em bits, dentre a pluralidade de grupos de bits, e, em seguida, dividir e registrar os outros grupos de bits em uma área que permanece depois de pelo menos alguns grupos de bits serem registrados na pluralidade de colunas no grupo de em bits.

[000602] A FIG. 38 é um diagrama de blocos que ilustra uma configuração de um aparelho de recepção de acordo com uma modalidade exemplar.

[000603] Com referência à FIG. 38, um aparelho de recepção 3800 pode compreender um controlador 3810, um receptor de RF 3820, um desmodulador 3830 e um regenerador de serviço 3840.

[000604] O controlador 3810 determina um canal de RF e uma PLP através da qual um serviço selecionado é transmitido. O canal de RF pode ser identificado por uma frequência central e uma largura de banda, e a PLP pode ser identificada pelo seu ID de PLP. Um serviço específico pode ser transmitido por meio de pelo menos uma PLP incluída em pelo menos um canal de RF, para cada componente que constitui o serviço específico. Daqui em diante, por uma questão de conveniência de explicação, assume- se que todos os dados necessários para reproduzir um serviço são transmitidos como uma PLP que é transmitida através de um canal de RF. Em outras palavras, um serviço só tem um caminho de obtenção de dados para reproduzir o serviço, e o caminho de obtenção de dados é identificado por um canal de RF e uma PLP. O receptor de RF 3820 detecta um sinal de RF a partir de um canal de RF selecionado por um controlador 3810 e fornece os símbolos de OFDM, os quais são extraídos através da realização de processamento de sinal no sinal de RF, para o desmodulador 3830. Aqui, o processamento de sinais pode incluir a sincronização, a estimativa de canal, equalização, etc. As informações necessárias para o processamento de sinal podem ser um valor predeterminado pelo aparelho de recepção 3810 e um transmissor de acordo com o uso e a sua aplicação e incluído em um símbolo de OFDM predeterminado entre os símbolos de OFDM e, em seguida, transmitido para o aparelho de recepção.

[000605] O desmodulador 3830 realiza o processamento de sinal sobre os símbolos de OFDM, extrai o pacote de usuário e fornece o pacote de usuário para um reprodutor de serviço 3740, e o reprodutor de serviço 3840 usa o pacote de usuário para reproduzir e, em seguida, produz um serviço selecionado por um usuário. Aqui, um formato do pacote de usuário pode ser diferente dependendo do método de implementação de um serviço e pode ser, por exemplo, um pacote TS ou um pacote IPv4.

[000606] A FIG. 39 é um diagrama de blocos que ilustra um desmodulador de acordo com uma modalidade exemplar. Referindo- se à FIG.39, um demodulador 3830 pode incluir um desmapeador de estrutura 3831, um decodificador de BICM 3832 para a sinalização de L1, um controlador 3833, um decodificador de BICM 3834 e um controlador de saída 3835.

[000607] O desmapeador de estrutura 3831 seleciona uma pluralidade de células de OFDM que constituem um bloco de FEC, que pertence a uma PLP selecionada em uma estrutura, incluindo símbolos de OFDM, com base nas informações de controle do controlador 3833, e fornece as células de OFDM selecionadas para o decodificador de BICM 3834. O desmapeador de estrutura 3831 também seleciona uma pluralidade de células de OFDM correspondentes a pelo menos um bloco de FEC que inclui sinalização de L1, e fornece as células de OFDM selecionadas para o decodificador de BICM 3832 para a sinalização de L1.

[000608] O decodificador de BICM para sinalização de L1 3832 realiza o processamento de sinais em uma célula de OFDM correspondente a um bloco de FEC que inclui a sinalização de L1, extrai os bits de sinalização de L1 e fornece os bits de sinalização para o controlador de L1 3833. Neste caso, o processamento de sinais pode incluir uma operação de extração de um valor de LLR para decodificar uma palavra de código de LDPC e um processo de uso do valor de LLR extraído para decodificar a palavra de código de LDPC.

[000609] O controlador 3833 extrai uma tabela de sinalização de L1 dos bits de sinalização de L1 e usa o valor da tabela sinalização de L1 para controlar as operações do desmapeador de estrutura 3831, o decodificador de BICM 3834 e o controlador de saída 3835. A FIG. 39 ilustra que o decodificador de BICM 3832 para a sinalização de L1 não utiliza as informações de controle do controlador 3833. No entanto, quando a sinalização de L1 tem uma estrutura de camada semelhante à estrutura de camada de sinalização pré-L1 e de sinalização pós-L1 descritas acima, é óbvio que o decodificador de BICM 3832 para a sinalização de L1 pode ser constituído por pelo menos um bloco de decodificação de BICM, e a operação do bloco de decodificação de BICM e o desmapeador de estrutura 3831 podem ser controlados por informações de sinalização de L1 de uma camada superior.

[000610] O decodificador de BICM 3834 realiza o processamento de sinais nas células de OFDM constituindo blocos de FEC, que pertencem a uma PLP selecionada para extrair BBFs (estruturas banda base) e fornece as BBFs ao controlador de saída 3835. Neste caso, o processamento de sinais pode incluir uma operação de extração de um valor de LLR para decodificar uma palavra de código de LDPC e uma operação de uso do valor de LLR extraído para decodificar a palavra de código de LDPC, que pode ser realizada com base nas informações de controle produzidas pelo controlador 3833

[000611] O controlador de saída 3835 realiza o processamento de sinais em uma BBF, extrai um pacote de usuário e fornece o pacote do usuário extraído para um reprodutor de serviço 3840. Neste caso, o processamento de sinal pode ser realizado com base nas informações de controle produzidas do controlador 3833. De acordo com uma modalidade exemplar, o processador de saída 3835 compreende um controlador de BBF (não mostrado) que extrai BBP (pacote de banda base) a partir de BBF.

[000612] A FIG. 40 é um fluxograma fornecido para ilustrar uma operação de um aparelho de recepção a partir de um momento em que um usuário seleciona um serviço até que o serviço selecionado ser reproduzido, de acordo com uma modalidade exemplar.

[000613] Assume-se que as informações de serviço em todos os serviços selecionáveis por um usuário são adquiridas em uma varredura inicial (S4010) antes da seleção de serviço do usuário (S4020). As informações do serviço podem incluir informações sobre um canal de RF e uma PLP que transmite dados necessários para reproduzir um serviço específico em um aparelho de recepção atual. Como um exemplo da informação de serviço, o programa de informação específica/informação de serviço (PSI/SI) em um MPEG2-TS está disponível, e pode normalmente ser conseguido através da sinalização de L2 e uma sinalização da camada superior.

[000614] Na varredura inicial (S4010), as informações completas sobre um tipo de carga-útil de PLPs são transmitidas a uma banda de frequência específica. Como um exemplo, pode haver informações sobre se cada PLP transmitida para a banda de frequência inclui um tipo específico dos dados.

[000615] Quando o usuário seleciona um serviço (S4020), o aparelho de recepção transforma o serviço selecionado para uma frequência de transmissão e realiza a detecção de sinalização RF (S4030). Na operação de transformação de frequência (S4020), as informações de serviço podem ser usadas.

[000616] Quando um sinal de RF é detectado, o aparelho de recepção realiza uma operação de extração de sinalização de L1 a partir do sinal de RF detectado (S4050). Em seguida, o aparelho de recepção seleciona uma PLP que transmite o serviço selecionado, com base na sinalização de L1 extraída, (S4060) e extrai uma BBF da PLP selecionada (S4070). Em S4060, o serviço de informações pode ser usado.

[000617] A operação para extrair uma BBF (S4070) pode incluir uma operação de desmapeamento da estrutura transmitida e seleção de células de OFDM incluídas em uma PLP, uma operação de extração de um valor de LLR para codificação/decodificação de LDPC a partir de uma célula de OFDM, e uma operação de decodificação da palavra de código de LDPC usando o valor de LLR extraído.

[000618] O aparelho de recepção, usando as informações de cabeçalho de uma BBF extraída, extrai uma BBP da BBF (S4080). O aparelho de recepção também usa informações de cabeçalho de uma BBP extraída para extrair um pacote do usuário da BBP extraída (S4090). O pacote de usuário extraído é usado para reproduzir o serviço selecionado (S4100). Na operação de extração de BBP (S4080) e na operação de extração de pacotes usuário (S4090), as informações de sinalização de L1 extraídas na operação de extração de sinalização de L1 podem ser usadas.

[000619] De acordo com uma modalidade exemplar, as informações de sinalização de L1 incluem informações sobre tipos de um pacote de usuário transmitidos através de uma PLP correspondente, e informações sobre uma operação usada para encapsular o pacote de usuário em uma BBF. As informações acima referidas podem ser usadas na operação de extração de pacote de usuário (S1480). Especificamente, estas informações podem ser usadas em uma operação de extração de pacote de usuário que é uma operação inversa de encapsulamento do pacote de usuário na BBF. Neste caso, o processo para extração de pacotes de usuário a partir de BBP (restauração de pacote TS nulos e inserção de bytes de sincronização de TS) é o mesmo que o descrito acima.

[000620] Um meio legível por computador não transitório, que armazena um programa para realizar os métodos de codificação e/ou intercalação acima de acordo com várias modalidades exemplares em sequência, pode ser fornecido.

[000621] O meio legível por computador não transitório refere- se a um meio que armazena dados semipermanente, em vez de armazenar dados durante um tempo muito curto, tal como um registro, um cache, e uma memória, e é legível por um aparelho. As várias aplicações ou programas acima descritos podem ser armazenadas em um meio legível por computador não transitório, tal como um disco compacto (CD), um Disco Versátil Digital (DVD), um disco rígido, um disco Blu-ray, um barramento serial universal (USB), um cartão de memória, e uma memória somente de leitura (ROM), e podem ser fornecidas. Embora um barramento não seja ilustrado nos diagramas de blocos do aparelho de transmissão e do aparelho de recepção, a comunicação pode ser realizada entre cada elemento de cada aparelho de através do barramento. Além disso, cada aparelho pode incluir, ainda, um processador, tal como uma unidade de processamento central (CPU) ou um microprocessador para realizar as diversas operações acima descritas.

[000622] Pelo menos um dentre os componentes, elementos ou unidades representadas por um bloco em que ilustra o aparelho de transmissão e um aparelho de recepção acima descritos pode ser concretizado como vários números de hardware, software e/ou estruturas de firmware que executam funções respectivas descritas acima, de acordo com uma modalidade exemplar. Por exemplo, pelo menos um destes componentes, elementos ou unidades pode utilizar uma estrutura de circuito direto, tal como uma memória, processamento, lógica, uma tabela de consulta, etc., que pode realizar as respectivas funções através do controle de um ou mais microprocessadores ou outros aparelhos de controle. Além disso, pelo menos um destes componentes, elementos ou unidades pode ser especificamente incorporado por um módulo, um programa, ou uma parte do código, que contém uma ou mais instruções executáveis para realização de funções lógicas especificadas, e executadas por um ou mais microprocessadores ou outros aparelhos de controle. Além disso, pelo menos um destes componentes, elementos ou unidades pode incluir, ainda, um processador, tal como uma CPU que executa as respectivas funções, um microprocessador, ou semelhante. Dois ou mais destes componentes, elementos ou unidades podem ser combinados em um único componente, elemento ou unidade, que executa todas as operações e funções de dois ou mais componentes, elementos ou unidades combinadas. Além disso, pelo menos parte das funções de pelo menos um destes componentes, elementos ou unidades pode ser realizada por um outro desses componentes, elementos ou unidades. Além disso, embora um barramento não esteja ilustrado nos diagramas de bloco acima, a comunicação entre os componentes, elementos ou unidades pode ser realizada por meio do barramento. Os aspectos funcionais das modalidades exemplares descritos acima podem ser implementados em algoritmos que são realizados em um ou mais processadores. Além disso, os componentes, elementos ou unidades representadas por um bloco ou etapas de processamento pode empregar qualquer número de técnicas da técnica relacionada para configuração de eletrônicos, processamento e/ou controle de sinal, processamento de dados e semelhantes.

[000623] As modalidades e vantagens exemplares anteriores são meramente exemplificativas e não devem ser interpretadas como limitativas do presente conceito inventivo. As modalidades exemplares podem ser prontamente aplicadas a outros tipos de aparelhos. Além disso, a descrição das modalidades exemplares se destina a ser ilustrativa, e não a limitar o escopo do conceito inventivo, e muitas alternativas, modificações e variações serão evidentes para os versados na técnica.

Claims (4)

1. MÉTODO DE INTERCALAÇÃO DE UM APARELHO DE TRANSMISSÃO, caracterizado pelo fato de que compreende: Codificar bits de entrada para gerar bits de paridade, em que os bits de paridade são gerados com base em um código de verificação de paridade de baixa densidade (LDPC) de acordo com uma taxa de código de 5/15 e um comprimento de código de 16200; dividir uma palavra de código compreendendo os bits de entrada e os bits de paridade em uma pluralidade de grupos de bits; intercalar a pluralidade de grupos de bits para fornecer uma palavra de código intercalada; gerar símbolos de modulação por meio da modulação da palavra de código intercalada de acordo com a modulação de amplitude de quadratura 64 (QAM); e transmitir, usando um transmissor, um sinal com base nos símbolos de modulação gerados pela modulação para um aparelho de recepção, em que a pluralidade de grupos de bits é intercalada da seguinte forma: Yj = Xπ<j) para (0< j <Ngroup) onde Xj é um j° grupo de bits dentre uma pluralidade de grupos de bit, Yj é um j° grupo de bits dentre a pluralidade intercalada de grupos de bits, Ngroup é um número total da pluralidade de grupos de bits, e π(j) denota uma ordem de permutação para a intercalação, e onde π(j) é definido conforme a tabela a seguir:

2. Método de intercalação, de acordo com a reivindicação 1, caracterizado pelo fato de que cada um da pluralidade de grupos de bits compreende 360 bits.

3. APARELHO DE TRANSMISSÃO, caracterizado pelo fato de que compreende: um codificador configurado para codificar bits de entrada para gerar bits de paridade, em que os bits de paridade são gerados com base em um código de verificação de paridade de baixa densidade (LDPC) de acordo com uma taxa de código de 5/15 e um comprimento de código de 16200; um intercalador configurado para dividir uma palavra de código que compreende os bits de entrada e os bits de paridade em uma pluralidade de grupos de bits e intercalar a pluralidade de grupos de bits para fornecer uma palavra de código intercalada; um mapeador configurado para gerar símbolos de modulação modulando a palavra de código intercalada de acordo com a modulação de amplitude em quadratura 64 (QAM); e um transmissor configurado para transmitir um sinal com base nos símbolos de modulação gerados pela modulação para um aparelho de recepção, em que a pluralidade de grupos de bits é intercalada da seguinte forma: Yj = Xπ<j) para (0< j <Ngroup) onde Xj é um j° grupo de bits dentre uma pluralidade de grupos de bit, Yj é um j° grupo de bits dentre a pluralidade intercalada de grupos de bits, Ngroup é um número total da pluralidade de grupos de bits, e π(j) denota uma ordem de permutação para a intercalação, e onde π(j) é definido conforme a tabela a seguir:

4. Aparelho de transmissão, de acordo com a reivindicação 3, caracterizado pelo fato de que cada um da pluralidade de grupos de bits compreende 360 bits.