BR112015021438A2 - ordenamento de preenchimentos de memóra cache com primeira palavra crítica para acelerar acessos a memória cache e sistemas e métodos baseados em processador conexos - Google Patents
ordenamento de preenchimentos de memóra cache com primeira palavra crítica para acelerar acessos a memória cache e sistemas e métodos baseados em processador conexosInfo
- Publication number
- BR112015021438A2 BR112015021438A2 BR112015021438A BR112015021438A BR112015021438A2 BR 112015021438 A2 BR112015021438 A2 BR 112015021438A2 BR 112015021438 A BR112015021438 A BR 112015021438A BR 112015021438 A BR112015021438 A BR 112015021438A BR 112015021438 A2 BR112015021438 A2 BR 112015021438A2
- Authority
- BR
- Brazil
- Prior art keywords
- cache
- cache line
- word
- sorting
- series
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/128—Replacement control using replacement algorithms adapted to multidimensional cache systems, e.g. set-associative, multicache, multiset or multilevel
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
- G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
1/1 resumo ordenamento de preenchimentos de memóra cache com primeira palavra crítica para acelerar acessos a memória cache e sistemas e métodos baseados em processador conexos são revelados o reordenamento, com uma primeira palavra crítica, de preenchimentos de cache para acelerar acessos à memória cache e sistemas e métodos baseados em processador conexos. a este respeito, em uma modalidade é apresentada uma memória cache. a memória cache inclui um arranjo de dados que compreende uma linha de cache, que compreende uma série de blocos de entrada de dados configurados para armazenar uma série de entradas de dados. a memória cache compreende também uma lógica de ordenamento de linha de cache configurada para ordenar, com a primeira palavra crítica, a série de entradas de dados na linha de cache durante um preenchimento de cache e para armazenar um índice de ordenamento de linha de cache que está associado à linha de cache e que indica o ordenamento, com a primeira palavra crítica, da série de entradas de dados na linha de cache. a memória cache compreende também uma lógica de acesso a cache configurada para acessar cada uma da série de entradas de dados na linha de cache com base no índice de ordenamento de linha de cache para a linha de cache.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361773951P | 2013-03-07 | 2013-03-07 | |
US13/925,874 US20140258636A1 (en) | 2013-03-07 | 2013-06-25 | Critical-word-first ordering of cache memory fills to accelerate cache memory accesses, and related processor-based systems and methods |
PCT/US2014/020229 WO2014138029A1 (en) | 2013-03-07 | 2014-03-04 | Critical-word-first ordering of cache memory fills to accelerate cache memory accesses, and related processor-based systems and methods |
Publications (1)
Publication Number | Publication Date |
---|---|
BR112015021438A2 true BR112015021438A2 (pt) | 2017-07-18 |
Family
ID=51489354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
BR112015021438A BR112015021438A2 (pt) | 2013-03-07 | 2014-03-04 | ordenamento de preenchimentos de memóra cache com primeira palavra crítica para acelerar acessos a memória cache e sistemas e métodos baseados em processador conexos |
Country Status (7)
Country | Link |
---|---|
US (1) | US20140258636A1 (pt) |
EP (1) | EP2965209A1 (pt) |
JP (1) | JP6377084B2 (pt) |
KR (1) | KR20150130354A (pt) |
CN (1) | CN105027094A (pt) |
BR (1) | BR112015021438A2 (pt) |
WO (1) | WO2014138029A1 (pt) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10877690B2 (en) * | 2016-10-24 | 2020-12-29 | SK Hynix Inc. | Memory system sharing capacity information with host and operating method thereof |
US10599585B2 (en) * | 2017-03-23 | 2020-03-24 | Intel Corporation | Least recently used-based hotness tracking mechanism enhancements for high performance caching |
US10380034B2 (en) * | 2017-07-14 | 2019-08-13 | International Business Machines Corporation | Cache return order optimization |
KR200492757Y1 (ko) | 2020-04-13 | 2020-12-04 | 주식회사 케이티 서비스 북부 | Tv 셋탑박스 걸이구 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5781923A (en) * | 1996-05-28 | 1998-07-14 | Hewlett-Packard Company | Adding a field to the cache tag in a computer system to indicate byte ordering |
US6360297B1 (en) * | 1999-11-09 | 2002-03-19 | International Business Machines Corporation | System bus read address operations with data ordering preference hint bits for vertical caches |
US20040103251A1 (en) * | 2002-11-26 | 2004-05-27 | Mitchell Alsup | Microprocessor including a first level cache and a second level cache having different cache line sizes |
US7162583B2 (en) * | 2003-12-29 | 2007-01-09 | Intel Corporation | Mechanism to store reordered data with compression |
US7293141B1 (en) * | 2005-02-01 | 2007-11-06 | Advanced Micro Devices, Inc. | Cache word of interest latency organization |
US8205262B2 (en) * | 2006-05-16 | 2012-06-19 | Bird Peter L | Hardware support for computer speciation |
US8271729B2 (en) * | 2009-09-18 | 2012-09-18 | International Business Machines Corporation | Read and write aware cache storing cache lines in a read-often portion and a write-often portion |
-
2013
- 2013-06-25 US US13/925,874 patent/US20140258636A1/en not_active Abandoned
-
2014
- 2014-03-04 EP EP14714840.7A patent/EP2965209A1/en not_active Withdrawn
- 2014-03-04 WO PCT/US2014/020229 patent/WO2014138029A1/en active Application Filing
- 2014-03-04 KR KR1020157027402A patent/KR20150130354A/ko not_active Application Discontinuation
- 2014-03-04 CN CN201480011177.XA patent/CN105027094A/zh active Pending
- 2014-03-04 JP JP2015561531A patent/JP6377084B2/ja not_active Expired - Fee Related
- 2014-03-04 BR BR112015021438A patent/BR112015021438A2/pt not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
JP6377084B2 (ja) | 2018-08-22 |
WO2014138029A1 (en) | 2014-09-12 |
JP2016509324A (ja) | 2016-03-24 |
CN105027094A (zh) | 2015-11-04 |
EP2965209A1 (en) | 2016-01-13 |
KR20150130354A (ko) | 2015-11-23 |
US20140258636A1 (en) | 2014-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
BR112015030001A2 (pt) | instruções de acesso à memória de múltiplos registradores, processadores, métodos e sistemas | |
BR112015003406A2 (pt) | acesso a nível de bloco para armazenamento paralelo | |
SE1751210A1 (sv) | Distributed data set storage and retrieval | |
BR112017010956A2 (pt) | método e aparelho para carregamento e armazenamento de índice de vetor | |
WO2018093439A3 (en) | Processors, methods, systems, and instructions to load multiple data elements to destination storage locations other than packed data registers | |
BR112015027756A8 (pt) | método, sistema e um ou mais meios de armazenamento não transitórios legíveis por computador para uso de operadores inversos para consultas em redes sociais online | |
BR112018069818A2 (pt) | fornecimento de previsões de endereço de carga usando tabelas de previsão de endereço com base em histórico de percurso de carga em sistemas baseados em processador | |
AR063917A1 (es) | Un metodo y dispositivo de navegacion para proveer informacion regional de viaje en un dispositivo de navegacion | |
BR112015016352A2 (pt) | sistema e método para motores de consulta distribuída a bancos de dados | |
CR20150552A (es) | Entorno de aprendizaje de idiomas | |
BR112015021438A2 (pt) | ordenamento de preenchimentos de memóra cache com primeira palavra crítica para acelerar acessos a memória cache e sistemas e métodos baseados em processador conexos | |
BR112016004490B8 (pt) | Aparelho e método de armazenamento de dados | |
BRPI0808912A8 (pt) | Armazenamento cache em memória de dados personalizáveis de vários ocupantes | |
BR112016009470A2 (pt) | métodos, sistemas e produtos de programa de computador para o uso de uma base de memória associativa distribuída para determinar correlações e convergências de dados na mesma | |
BR112015030066A2 (pt) | processadores, métodos e sistemas para acessar um conjunto de registradores como uma pluralidade de registradores menores ou como um registrador maior combinado | |
BR112013028501A2 (pt) | aparelho e método para processamento de dados seguro baseado em hardware utilizando regras de faixa de endereço de memória de armazenamento temporário | |
BR112017003627A2 (pt) | ferramentas de produtividade para elaboração de conteúdo | |
BR112016007295A2 (pt) | método, servidor, meio legível por computador e programa de computador de otimização de execução de consultas em um armazenamento de dados | |
BR112017003426A8 (pt) | Fluxo de dados construído para processamento de evento intensificado | |
TW201612743A (en) | Bit group interleave processors, methods, systems, and instructions | |
BR112015018922A8 (pt) | dispositivo, método e um ou mais meios de armazenamento não transitórios legíveis por computador para estimação de rotina | |
BR112016004403A8 (pt) | sistema, método e meio de armazenamento legível por computador para refinamento inteligente de pesquisa | |
BR112017010328A2 (pt) | transferência de dados sem uso de fios com eficiência de energia | |
BR112015029955A2 (pt) | carga de largura parcial dependente de modo para pro-cessadores registradores mais amplos, métodos e siste-mas | |
BR112015012250A2 (pt) | método e sistema para identificar defeitos em vidro |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
B11A | Dismissal acc. art.33 of ipl - examination not requested within 36 months of filing | ||
B11Y | Definitive dismissal - extension of time limit for request of examination expired [chapter 11.1.1 patent gazette] |