BR102014013681A2 - método e arquitetura de circuito reconfigurável para a geração de sequências zadoff-chu no domínio da frequência para sistemas lte e lte-a - Google Patents

Abstract

método e arquitetura de circuito reconfigurável para a geração de sequências zadoff-chu no domínio da frequência para sistemas lte e lte-a, aplicáveis ao processo de detecção de acessos aleatórios em canais físicos do enlace de subida de redes lte e lte-advanced. mais especificamente, propõe-se um método e uma arquitetura de circuito reconfigurável para geração de sequências zadoff-chu no domínio da frequência. tais método e arquitetura destinam-se à implementação em dispositivos programáveis tais como fpgas, cplds, asics, asips, dsps e cpus. a invenção utiliza apenas recursos lógicos básicos, incluindo uma unidade de cálculo de ângulo, uma unidade de tradução, luts para inicialização, uma máquina de estados finitos, uma unidade cordic e blocos de complemento 2.

Description

MÉTODO E ARQUITETURA DE CIRCUITO RECONFIGURÁVEL PARA A GERAÇÃO DE SEQUÊNCIAS ZADOFF-CHU NO DOMÍNIO DA FREQUÊNCIA PARA SISTEMAS

LTE E LTE-A

Campo de Aplicação [001] A presente invenção se aplica ao campo das telecomunicações, mais especificamente à Engenharia de Hardware, no referente a redes do tipo LTE e LTE-Advanced. Mais especificamente propõe um método e uma arquitetura de hardware para geração de sequências Zadoff-Chu no domínio da frequência. Tal método é utilizado durante o processo de detecção de acessos aleatórios em canais físicos do enlace de subida de redes LTE e LTE-Advanced, sendo que esta última atende aos requisitos de taxa definidos pelo ITU para que uma tecnologia de rede seja chamada de 4G.

[002] A arquitetura proposta é apropriada, mas não limitada, para implementação em dispositivos que empregam linguagem de descrição de hardware (HDL) como parte do processo de projeto. Um exemplo de tais dispositivos são os FPGAs e ASICs. A arquitetura proposta neste trabalho foi validada e testada em um dispositivo FPGA. Entretanto, nada impede que a arquitetura seja adaptada para implementação em dispositivos DSP, CPLD ou ASIP.

Estado da Técnica [003] Para um melhor entendimento do relatório descritivo, apresentam-se a seguir alguns termos e siglas utilizadas no mesmo: [004] ASIC (Appl ication Specific Integrated Circuit) - Circuito Integrado para Aplicação Específica; é um circuito integrado construído para executar uma tarefa especifica, ou seja, customizado para um uso particular ao contrário dos CIs de uso geral.

[005] ASIP (Application-Speclfic Instruction Set Processor) -Processador de Conjunto de Instruções para Aplicações Especificas; é um componente de circuito integrado para execução de funcionalidades especificas que é empregado no projeto de dispositivos do tipo SoC (System on a Chip) . O SoC possibilita compactar ainda mais os equipamentos ao aumentar o nivel de integração de sistemas completos em um único chip, por exemplo, além do processador de uso geral, também podem ser incluídas funcionalidades específicas que tipicamente estariam externas ao chip, como processamento de vídeo, de rede e interfaces sem fio, entre outras funcionalidades.

[006] BRAM (Block RAM) - Memória RAM não distribuída. Uma memória do tipo BRAM (Block RAM) é uma memória dedicada, i.e., não pode ser usada para implementar outras funções tais como lógica digital. Está provida de duas portas de comunicação e pode conter até vários kilobits de informação.

[007] CAZAC ( Constant Ajnplítude Zero Auto-Correlation) Amplitude Constante AutoCorrelação Zero.

[008] CORDIC (Co-ordinate Rotation Digital Computer) - É um algoritmo simples e rápido para calcular de forma recursiva funções aritméticas, trigonométricas e exponenciais com precisão de bits variável, a qual depende do número de interações. O algoritmo possui a característica de dispensar operações de multiplicação, empregando apenas as operações de soma, subtração, deslocamento lateral (bitshift) e consulta a tabelas (table lookup).

[009] CPLD (Complex Programmable Logic Device) - Dispositivo Programável de Lógica Complexa.

[010] DFT (Discrete Fourier Transform) - Transformada Discreta de Fourier.

[011] DMRS (Demodulation Reference Signals) - consiste em sinais de referência empregados para auxiliar na estimação do canal de transmissão.

[012] DSP (Digital Signal Processor - Processador de Sinal Digital) - consiste em um processador dedicado para o processamento digital de sinais.

[013] eNodeB (Evolved Node B) - Estação Rádio Base.

[014] FFT (Fast Fourier Transform) - Transformada Rápida de Fourier.

[015] FPGA (Fíeld Programmable Gate Array) - Matriz de Portas Programável em Campo, consiste de um grande arranjo de células lógicas ou blocos lógicos configuráveis contidos em um único circuito integrado. Cada célula contém capacidade computacional para implementar funções lógicas e realizar roteamento para comunicação entre elas.

[016] FSM ( Finite State Machine) - Máquina de Estados Finitos.

[017] 3GPP (3rd Generation Partnership Project) - Entidade que une seis organizações de desenvolvimento de padrões de telecomunicações (ARIB, ATIS, CCSA, ETSI, TTA, TTC) a fim de gerar relatórios e especificações que definem a tecnologia 3GPP nas áreas de: redes de acesso por rádio (RAN), aspectos de serviço e sistema (SA), núcleo de rede e terminais (CT) e redes de acesso por rádio GSM EDGE (GERAN) . 0 padrão TS 36.212 se refere a Multiplexagem e Codificação de Canal nos sistemas de Acesso Terrestre Universal via Rádio Evoluído (E-UTRA).

[018] HARQ (Hybrid Automatic Repeat Request) - é um esquema hibrido de requisição automática de retransmissão em caso de erro e de decodificação de canal, onde retransmissões de mensagens ou de transmissões incrementais de bits são realizadas de modo a aumentar o desempenho da decodificação de canal para correção de erros de transmissão.

[019] HDL (Hardware Description Language) - consiste em linguagem de descrição de hardware que possibilita modelar circuitos digitais para serem sintetizados em uma etapa posterior, através de ferramentas de sintese automática.

[020] IFFT (Inverse Fast Fourier Transform) - Trasnsformada Inversa Rápida de Fourier.

[021] ITU (International Telecommunication Union) - Órgão internacional responsável por coordenar padronizações relacionadas a telecomunicações. No presente, o ITU-T é uma agência intergovernamental que congrega mais de 700 organizações públicas e privadas de 191 paises.

[022] LTE (Long Term Evolution) - padrão de redes de comunicação móveis que se encontra em fase de adaptação por parte dos operadores que utilizam tecnologias GSM, como 3G/W-CDMA e HSPA e também pelos operadores de CDMA. Esta nova tecnologia de rádio permite velocidades de até 100 Mbit/s de downlink e 50 Mbit/s de uplink (taxas máximas).

[023] LTE-A (Long Term Evolution Advanced) - O LTE Advanced é uma versão mais elaborada do LTE, i.e., estende princípios que estão por trás da tecnologia LTE. Essencialmente, o LTE-A apresenta taxas de download e upload mais altas do que as disponibilizadas pelo LTE.

[024] LUT (Look-Up Table) - Tabela de Consulta ou Memória.

[025] NZC - Comprimento da Sequência Zadoff-Chu.

[026] OFDM (Orthogonal Frequency Dívision Multiplexing) consiste em esquema de modulação que emprega múltiplas portadoras ortogonais através de algoritmo eficiente de Transformada Rápida de Fourier (FFT).

[027] PAPR (Peak-to-Avarage Power Ratio) - consiste em uma medida da relação entre a potência de pico e a potência média do sinal.

[028] PHY (PHYsícal Layer) - Camada 1 dos padrões LTE e LTE-A.

[029] PRACH (Physical Random Access Channel) - Canal Fisico para Acesso Aleatório.

[030] PSS (Primary Synchronization Sígnal) - Sinal de sincronismo Primário. Este sinal é utilizado pela unidade móvel para se sincronizar com a eNodeB.

[031] PUCCH (Physi cal Uplink Control Channel) - é o canal fisico responsável pela transmissão de medidas de qualidade do enlace de canal, de requisições de agendamento de transmissões do terminal e de confirmação ACK/NACK de recebimento correto de transmissões no downlink.

[032] PUSCH (Physi cal Uplink Shared Channel) - é o canal fisico responsável pela transmissão de dados de usuário, além das mesmas medidas e confirmações transmitidas no PUCCH.

[033] RAR (Random Access Response) - É uma mensagem de resposta enviada pela eNodeB para a unidade móvel, (UE) indicando que o preâmbulo enviado foi corretamente detectado e que a EU pode prosseguir com o precedimento de conexão.

[034] slice - Componentes básicos, tais como flip-flops, LUTs, blocos de RAM, e multiplexadores são as estruturas lógicas básicas encontradas em um FPGA. A coleção de tais estruturas básicas é referida como uma fatia, do inglês "slice", ou como bloco lógico configurável (CLB) . As definições de um CLB são especificas para cada familia de dispositivos FPGA.

[035] u (Zadoff-Chu Root Sequence Index) - índice da sequência Zadoff-Chu raiz. Este número indica uma das várias sequências raizes que podem ser geradas através da equação geradora de tais sequências .

[036] UE (User Equipment) - é o terminal de acesso do usuário.

[037] VHDL (VHSIC Hardware Description Language) - Linguagem de Descrição de Hardware com ênfase em Circuitos Integrados de altissima velocidade. Uma linguagem de descrição de hardware descreve o que um sistema faz e como faz.

[038] ZC (Zadoff-Chu) - Sequência de números complexos que, aplicada a sinais de rádio, dá origem a um sinal eletromagnético de amplitude constante, em que versões ciclicamente deslocadas da sequência resultam em correlação zero com outra sequência no receptor. Uma sequência Zadoff-Chu que não tenha sido deslocada ciclicamente é conhecida como uma "sequência raiz".

[039] Em sistemas de comunicação tais como LTE e LTE-A, o Canal Fisico para Acesso Aleatório (PRACH) é um canal pertencente ao enlace de subida de tais sistemas e é usado por equipamentos de rádio móvel (UE) dentro de uma célula para estabelecer o acesso inicial à uma estação rádio base (eNodeB), juntamente com a sincronização do enlace de subida. A sincronização do enlace de subida tem como intuito compensar os atrasos de ida e volta até a estação rádio base. Tal mecanismo baseia-se nos equipamentos de rádio móvel (UE) transmitindo um preâmbulo escolhido aleatoriamente para uma eNodeB em um recurso de tempo-frequência dedicado no PRACH. Um conjunto de preâmbulos conhecidos é atribuído a uma estação rádio base dentro de uma célula.

[040] O receptor do canal PRACH na estação rádio base tenta detectar a transmissão de um preâmbulo através da extração do sinal do PRACH a partir de um sinal OFDM, em seguida, executa filtragem casada ao longo de todos os preâmbulos pertencentes ao conjunto alocado para a estação rádio base. A filtragem casada é realizada através da correlação cruzada entre o sinal PRACH extraído do símbolo OFDM e cada um dos preâmbulos alocados para a estação rádio base. As correlações cruzadas proporcionam uma métrica que é comparada com um limiar de decisão. O limiar de decisão é calculado utilizando-se estatísticas do ruído do canal. A partir do valor do limiar de decisão, a presença de um preâmbulo pode ser detectada e o deslocamento de tempo do equipamento móvel em relação à estação rádio base pode ser estimado com bastante precisão.

[041] Uma exigência muito importante é que o sistema seja capaz de suportar um grande número de usuários por célula com acesso quase que instantâneo aos recursos de rádio. Além disto, o sistema deve apresentar uma alta probabilidade de detecção, mantendo uma taxa de falsos alarmes baixa.

[042] Desta forma, os preâmbulos adotados em tais sistemas de comunicações devem ser construídos utilizando-se sequências que possuam boas propriedades de correlação periódica. As sequências utilizadas em tais sistemas são as sequências conhecidas como ZC. Tais sequências pertencem a uma classe de sequências chamadas de CAZAC. Estas sequências são atualmente empregadas na camada física (PHY) de sistemas LTE e LTE-A para a construção de preâmbulos de acesso aleatório, i.e., preâmbulos utilizados pelo canal PRACH para acesso aleatório por parte de equipamentos móveis. Sequências ZC são exponenciais complexas cuja auto-correlação discreta é igual zero para todos os atrasos de tempo diferentes de zero independente do comprimento da sequência. Uma desvantagem, no entanto, é que tais sequências são difíceis de gerar em tempo real, devido à natureza da sua construção.

[043] Implementações conhecidas normalmente recorrem à pré-computação destas sequências de forma off-line em seguida quantificando-as para a precisão necessária, e armazenando-as em memórias RAM ou ROM. Por exemplo, em sistemas LTE com células divididas em três setores, um grupo de 64 preâmbulos com comprimento de 839 pontos é atribuido a cada setor. Assumindo-se preâmbulos com formato 0, uma memória de 4,9 Mbits é necessária para armazenar tais sequências de valores complexos, assumindo uma quantização de 16 bits. Desta forma é desejável reduzir-se a quantidade de armazenamento necessário para as sequências ZC através da geração eficiente de tais sequências em tempo real.

[044] A presente invenção apresenta um método capaz de gerar sequências ZC em tempo real com alta precisão utilizando uma arquitetura de hardware de baixa complexidade que elimina a necessidade de armazenamento em memória, economizando recursos lógicos, i.e., área e reduzindo o consumo de energia.

[045] 0 pedido CN 103079227(A) Random access detection method and system used in LTE (Long Term Evolution) system apresenta um método e uma arquitetura para detecção de acessos aleatórios por parte de UEs (User Equipment) . 0 pedido não propõe uma arquitetura para a geração das sequências Zadoff-Chu necessárias para a detecção de tais acessos aleatórios e também não cita como elas são geradas.

[046] O pedido US2010020905 (Al) Apparatus and Methods for Computing Constant Amplitude Zero Auto-Correlation Sequences utiliza um multiplicador complexo na saida do CORDIC (item 310 na Fig. 3) o qual requer, para sua implementação, de 4 multiplicadores e 2 somadores, o que aumenta o número de recursos lógicos utilizados e a complexidade do método. Além disso, requer que os elementos de saida do gerador sejam reordenados a fim de gerar sequências ZC no dominio da frequência na ordem correta.

[047] O documento não entra em detalhes de implementação da unidade de translaçâo (Translation Unit) e mostra de forma muito superficial os detalhes de implementação das unidades alpha e beta. A arquitetura descrita necessita de dois sinais de relógio para seu funcionamento. O primeiro sinal de relógio, clkl, é utilizado como relógio de sincronismo das unidades de cálculo do ângulo e de translaçâo; o segundo sinal de relógio, clk2, é utilizado como relógio de sincronismo da unidade CORDIC e precisa ser no minimo B vezes mais rápido do que clkl, onde B é o número de interações que a unidade CORDIC utiliza para calcular o seno e o coseno do ângulo de entrada dessa unidade. Esta característica impossibilita a implementação desta arquitetura em dispositivos sem unidade de gerenciamento de relógio tais como DSP, ASIP, ASIC e FPGA.

[048] A publicação CN102104951 (A) Method and device for timing shift estimation propõe um método para estimação do deslocamento temporal do preâmbulo recebido pelo canal de acesso aleatório, PRACH, do padrão LTE. O preâmbulo em questão, nada mais é do que uma sequência ZC enviada pelo UE através do canal de comunicação solicitando acesso ao meio. A patente parte do pressuposto que o preâmbulo já foi recebido e correlacionado com a sequência ZC raiz, a qual deve ter sido gerada previamente. A patente não descreve métodos e/ou arquiteturas destinadas a recepção, geração das sequências ZC e correlação. Ela se baseia no conhecimento prévio da sarda do circuito de correlação para estimar o atraso do preâmbulo recebido.

[049] A publicação W02013168560 (Al) Wireless Communication System, Mobile Terminal, Wireless Base Station and Wireless Communication Method apresenta um método e arquitetura para geração de sinais de referência de demodulação DM-RS. Estes sinais de referência são utilizados na estimação de canal e demodulação coerente dos canais de subida PUSCH e PUCCH dos padrões LTE e LTE-A. O relatório cita que é necessária a geração de sequências ZC, porém, tais sequências, usadas para geração de sinais de referência DM-RS, devem ser geradas no dominio do tempo e cada uma das 30 sequências raiz possui comprimento de 36 elementos. O documento não apresenta método ou arquitetura para geração de tais sequências.

[050] O pedido CN103178913 (A) Method for Estimating ZC (Zadoff- Chu) Reference Sequence Parameters in LTE (Long Term Evolution) propõe um método para estimação dos parâmetros "Nzc" e "u" de sequências de referência ZC (DM-RS) no terminal do usuário (UE) . Estas sequências de referência são utilizadas na estimação de canal e demodulação coerente dos canais de subida PUSCH e PUCCH dos padrões LTE e LTE-A.

[051] A publicação WO2013025279 (Al) Truncated Zadoff-Chu Sequence for LTE Uplink Reference Signals propõe um método para geração de um maior número de sequências ZC a partir do truncamento de uma sequência ZC raiz. 0 método necessita para seu funcionamento que seja gerada ou previamente armazenada uma sequência ZC, entretanto, nenhuma arquitetura e/ou método são propostos para tal geração.

[052] A publicação US2011249548 (Al) Efficient Zadoff-Chu Sequence Generation descreve um gerador de sequências ZC no domínio do tempo e da frequência para uso específico como sinais de referência (DM-RS), preâmbulos de acesso aleatório (PRACH) e respostas de HARQ ACK e NACK (PUCCH), iutilizando um total de 103356 bits para armazenar parâmetros necessários ao cálculo das sequências ZC. Todavia, não apresenta nenhum dado técnico de aumento da eficiência no caso de implementação em FPGA nem cita ou deixa claro se o método e arquitetura propostos podem ser utilizados para geração de sequências ZC em tempo real. A técnica utilizada requer uma grande quantidade de memória, porém com saída de preisão limitada a 14 bits. Outrossim, não é citado como é realizado o ajuste de escala que deve ser aplicado ao sinal de saída do gerador de ZC

[053] O pedido US2011007704 (Al) Method and System for Using Slgn Based Synchronlzaton Sequences in a Correiation Process to Reduce Correlation Complexity in an OFDM System propõe um método e uma arquitetura utilizados para recepção de sinais de sincronismo primário (PSS) e secundário (SSS). Estes sinais possibilitam que UEs se sincronizem com a temporização de transmissão de uma determinada célula e desta forma obtêm informações específicas da célula tais como indicador de configuração de antenas, ID da célula e/ou indicador de ID do grupo da célula. Os sinais de sincronismo primário são gerados a partir da modulação de sequências ZC. 0 documento não descreve como as sequências ZC são geradas nem apresenta, cita ou referencia qualquer método ou arquitetura para tal.

[054] A publicação CN 101917356 (A) Generation Method of LTE (Long Term Evolution) System Upstream Reference Signal Q-step ZC (Zadoff-Chu) Sequence System Thereof propõe um método para geração dos sinais de referência utilizados em sistemas LTE e LTE-A. Cada uma das 30 sequências ZC raiz utilizadas como sinais de referência possuem comprimento de 36 elementos, sendo necessário que tais sequências ZC sejam geradas no dominio do tempo. O documento não apresenta arquitetura para geração de tais sequências, limitando-se à apresentação do método.

[055] O pedido CN101826890 (A) Implementatlon Method of ZC (Zadoff-Chu) Sequence in LTE (Long Term Evolution) System limita-se a descrever um método de geração de sequências ZC porém nenhuma arquitetura é apresentada e/ou citada, ou seja, omite a descrição de qualquer dispositivo em que o método poderia ser implementado e não menciona um eventual ganho de eficiência do método quando implementado em um dispositivo qualquer (FPGA, CPLD, DSP, ASIP, ASIC). Ademais, não descreve o algoritmo utilizado para cálculo das exponenciais complexas presentes na equação das sequências ZC, limitando-se a mencionar que um método recursivo é utilizado e apresenta várias equações recursivas para o cálculo das sequências, entretanto, tais equações recursivas apresentam operações de multiplicação e divisão, o que aumenta a complexidade de implementação do método, ademais, não entra em detalhes de implementação.

[056] A publicação WO2013172748 (Al) Frequency Offset Estimation Between a Mobile Communication Terminal and a NetWork Node propõe um método para estimação do desvio de frequência entre um terminal móvel, UE, e um nó da rede, eNodeB. Para a estimação utiliza-se preâmbulos enviados pela UE para a eNodeB. Tais preâmbulos carregam uma sequência ZC à qual é aplicada um desvio ciclico antes de ser transmitida. Não é apresentado nenhum método ou arquitetura para a geração de sequências ZC. O documento se limita apenas a descrever o método para estimação do desvio de frequência entre a UE e a eNodeB para resolver um problema de desvio de frequência entre os canais de subida PUSCH e PUCCH.

[057] A patente US7843970 (B2) Techniques for Generating and Detecting a Physical Random Access Channel Signal in a Wíreless Communication System apresenta várias equações recursivas para o cálculo das sequências, entretanto, tais equações recursivas requerem operações de multiplicação e divisão, o que aumenta a complexidade de implementação do método. Este é utilizado somente para a geração de sequências ZC para a recepção e detecção de preâmbulos de acesso aleatório no canal PRACH. Nenhum outro tipo de aplicação do método é citada na patente. Além de não descrever claramente o algoritmo utilizado para cálculo das exponenciais complexas presentes na equação para geração das sequências ZC, não é apresentada ou citada qualquer arquitetura de hardware ou software para a geração de sequências ZC .

[058] A patente européia EP2332275 (Bl) Efficient Zadoff-Chu Sequence Generation propõe uma arquitetura e um método de geração de sequências ZC para uso especifico na geração de sinais de referência (DM-RS) e de recepção de acesso aleatório (PRACH). Todavia, não descreve claramente o algoritmo utilizado para cálculo das exponenciais complexas presentes na equação para geração das sequências ZC. Mais especificamente, a patente não descreve o funcionamento nem a arquitetura da unidade de exponenciação, nem cita ou deixa claro se o método e arquitetura propostos podem ser utilizados para geração de sequências ZC em tempo real.

Objetivos da Invenção [059] Em vista do exposto, constitui o primeiro objetivo da invenção o provimento de um método e uma arquitetura de circuito de uso geral eficiente, com alta precisão, com baixa utilização de recursos lógicos e reconfigurável que possa ser utilizada para a geração de sequências ZC no dominio da frequência.

[060] Outro objetivo é o de prover um mecanismo para geração de sequências ZC no dominio da frequência que possa ser empregado na geração de sinais de referência (DM-RS), sequências ZC raiz em canais de acesso aleatório (PRACH) e respostas de HARQ ACK e NACK do canal PUCCH.

[061] É outro objetivo prover um mecanismo de geração de sequências ZC no dominio da frequência que esteja em conformidade com as normas 3GPP TS36.211, TS36.212 e TS36.213.

[062] Ainda outro objetivo da presente invenção é revelar uma arquitetura eficiente, voltada para dispositivos que empregam lógica configurável, como FPGA, CPLD, ASIC e ASIP, de modo a distribuir eficientemente a carga de processamento entre recursos de lógica para atender aos requisitos de tempo e de latência dos padrões LTE e LTE-A.

Descrição Resumida da Invenção [063] Os objetivos acima, são atingidos por meio da invenção mediante o provimento de um método para a geração de sequências Zadoff-Chu (ZC) no dominio da frequência para sistemas LTE e LTE-A. O método calcula os elementos das sequências ZC através de recursão aditiva e do algoritmo CORDIC configurado para o cálculo de funções trigonométricas, mais especificamente de exponenciais complexas.

[064] De acordo com outra característica da invenção, o método compreende a aplicação de transformações ao argumento da equação de geração das sequências ZC com o intuito de gerar tais argumentos de forma recursiva.

[065] De acordo com outra característica da invenção, o método utiliza o algoritmo CORDIC em modo de rotação, podendo executar a rotação de um vector bidimensional x e y em coordenadas lineares, circulares ou hiperbólicas, sendo o ângulo de rotação de entrada do algoritmo limitado ao intervalo [-n/2, n/2].

[066] De acordo com outra característica da invenção, é provida uma arquitetura de circuito integrado reconfigurável e totalmente programável, sendo possivel alterar a precisão dos valores de saída assim como as sequências geradas.

[067] De acordo com outra característica da invenção, dita arquitetura é concretizada utilizando apenas elementos lógicos básicos, tais como flip-flops, somadores, multiplicadores, multiplexadores e portas lógicas (AND, OR, etc.), podendo ser implementada para diversos modelos e fabricantes de FPGA.

Descrição das Figuras [068] As demais vantagens e características da invenção tornar-se-ão mais evidentes a partir da descrição de concretizações preferidas, dadas a titulo de exemplo e não de limitação, e das figuras que a elas se referem, nas quais: [069] A Figura 1 ilustra a arquitetura do Gerador de Sequências Zadoff-Chu no domínio de freqüências.

[070] A Figura 2 ilustra a arquitetura da unidade Alpha.

[071] A Figura 3 ilustra a arquitetura da unidade Beta.

[072] A Figura 4 ilustra a arquitetura do CORDIC em modo de rotação circular.

[073] A Figura 5 ilustra o erro médio entre ponto fixo e ponto flutuante.

[074] A Figura 6 ilustra a arquitetura interna da unidade de cálculo de ângulo.

[075] A Figura 7 ilustra a unidade de tradução.

Descrição Detalhada [076] 0 método e a arquitetura da presente invenção podem ser empregados no canal de acesso aleatório do enlace de subida (PRACH) de sistemas LTE e LTE-A (4G) durante a fase de recepção e detecção de preâmbulos de acesso aleatório.

[077] A implementação do método proposto resulta em uma arquitetura de hardware eficiente e precisa para o cálculo de sequências ZC em tempo real, possibilitando uma drástica redução dos requisitos de memória. Assim, a principal vantagem do método e arquitetura ora apresentados consiste na eliminação da necessidade de armazenamento de um grande número de sequências ZC em memória.

[078] Uma sequência ZC é uma sequência matemática de valores complexos que possuem amplitude constante e auto-correlação zero. Estas sequências apresentam a propriedade que versões ciclicamente deslocadas de si mesmas são ortogonais umas às outras. Assim, sequências ZC são tipicamente denominadas sequências CAZAC. Estas propriedades são essenciais em uma grande variedade de aplicações em telecomunicações, tais como o estabelecimento de sincronismo de tempo entre um terminal móvel e uma estação rádio base, execução da estimativa de canal e redução da PAPR.

[079] Sequências ZC empregadas no canal PRACH possuem a forma definida pela equação (1) mostrada abaixo: [080] onde NZC é o comprimento da sequência de ZC e u é um inteiro positivo chamado de indice da sequência ZC raiz. Preâmbulos de acesso aleatório com zonas de correlação zero são definidos a partir da u-ésima sequência ZC raiz.

[081] Conforme notado por D. V. Sarwate, "Bounds on crosscorrelation and autocorrelation of sequences", IEEE Trans . on Inf. Theory, vol. IT-25, pp. 720-724, Nov. 1979, existe uma dualidade entre sequências ZC no domínio do tempo e sequências ZC no dominio da frequência.

[082] Em seguida é apresentada tal dualidade entre sequências no tempo e na frequência.

[083] Chamando Zu a transformada de Fourier DFT (Discrete Fourier Transform) de N pontos de (1), tem-se: [084] Deve ser notado que Zu e zu são sequências periódicas com periodo de N.

[085] Então, como mostrado em (1), Zu e zu estão relacionadas pela seguinte equação: [086] onde u' é o inverso multiplicativo de u modulo N, ou seja: [087] u' . u = 1 mod N.

[088] Portanto, a DFT de uma sequência ZC também é uma sequência ZC . Método Eficiente para Cálculo de Sequências ZC no Dominio da Frequência [089] A seguir é apresentado um método eficiente para o cálculo de sequências ZC no dominio da frequência utilizando-se o algoritmo CORDIC.

[090] O algoritmo CORDIC no modo de rotação circular com precisão de B bits fracionários pode ser expresso pelo seguinte conjunto de equações: [091] para i =1,2, . . . , B, onde Xi e yi são os vetores de coordenadas para a i-ésima iteração, e zi é o ângulo residual em relação ao eixo x para a i-ésima iteração.

[092] A adição ou subtração do i-ésimo ângulo de rotação tan'1 ((1-1> ) é selecionado com base em uma variável de decisão di, onde di = -1 se zi < 0, e +1 caso contrário.

[093] Se as entradas iniciais são definidas como x0 = K, y0 = 0, z0 = Θ, onde |θ| ^ n/2 e [094] então o resultado final após B iterações irá convergir para as funções cosseno e seno xB+i = cos (Θ) e y B+i = sin (Θ) .

[095] A constante escalar K é fixa e pode ser pré-computada de maneira off-line para uma determinada precisão B. Os valores do arco-tangente de 2_1, para i = 1, 2, ..., B, assim como K = limB^ooK(B) = 0,607253, podem ser armazenados numa tabela ou memória, o que permite reduzir ainda mais a complexidade do método ora apresentado.

[096] Da equação (3), nota-se que, com base na equação de Euler, é possivel representar sequências ZC como funções trigonométricas: [097] Portanto, o algoritmo CORDIC pode ser eficientemente utilizado para avaliar a exponencial complexa presente na equação (3) utilizando-se as funções de seno e cosseno. No entanto, o argumento (fase) [098] onde |0[k]| d n/2, [099] das funções seno e cosseno precisa ser calculado primeiro.

[0100] A fim de evitar o uso de multiplicadores com os termos não constantes durante a avaliação dos argumentos para um dado valor k, os argumentos são calculados de forma recursiva enquanto os elementos da sequência ZC são percorridos.

[0101] Para avaliar Θ [k] recursivamente para k = 0, 1, ..., NZC -1, uma parte da equação de Θ[k] pode ser definida como: [0102] A equação acima pode ser expressa em termos de seus valores anteriores cx[k-l] de acordo com as seguintes relações: [0103] onde [0104] Por sua vez, β[k—1] pode ser expressa recursivamente como : [0105] É importante ressaltar que os termos u (u')2 e são constantes para um dado u', e, por conseguinte, podem ser calculados de forma off-line. Portanto, [0106] Finalmente, o valor 6[k] da equação (12) pode então ser utilizado nas equações (4), (5) e (6) do algoritmo CORDIC para calcular de forma eficiente a equação (7).

[0107] Sob outro aspecto, antes do valor 0[k] ser utilizado nas equações (4), (5) e (6), esse valor deve ser transladado para o intervalo [-n/2, n/2], ou equivalentemente, a[k] deve ser convertido para o intervalo [-NZC/4, NZC/4]. Neste último caso, o sinal das funções seno e cosseno devem ser ajustados ao final do processamento. O resultado da avaliação das equações que regem o algoritmo CORDIC, i.e., equações (4) e (5), precisam então ser multiplicadas pela constante complexa -^u[G] para obter a sequência ZC desejada no domínio da frequência Zu[k] .

[0108] Entretanto, a invenção possibilita eliminar tal multiplicação complexa, incorporando a constante complexa aos valores de inicialização x^init e y^init das equações (4) e (5). Como será mostrado adiante, esta melhoria diminui a complexidade do método em termos de utilização de recursos lógicos .

[0109] O método para cálculo otimizado de sequências ZC no domínio da frequência é apresentado no pseudocódigo mostrado no Algoritmo 1 a seguir.

[0110] O algoritmo acima é utilizado para calcular de forma recursiva os elementos de uma sequência ZC no domínio da frequência.

[0111] Deve-se notar que as operações de módulo presentes no pseudocódigo podem ser facilmente implementadas utilizando-se apenas operações de subtração (com Nzc) para cada um dos valores de k.

[0112] Os valores de entrada do procedimento B, m, KZu[0], βο, e angles são armazenados em LUTs (tabelas), onde B é o número desejado de iterações, m é número da sequência ZC raiz no domínio da frequência, u', KZ0 [ 0 ] é a multiplicação das constantes K e Zu [ 0 ] , β0 é dado por em (11) e angles é o arco-tangente de 2-i, isto é, tan'1 (2-1) , na equação (6) .

[0113] O parâmetro de entrada B é o número de iterações que o algoritmo CORDIC deve executar e u é o índice da sequência ZC raiz a ser gerada pelo método. O método apresentado aqui trata somente o caso da geração de sequências ZC no domínio da frequência. Tais sequências no domínio da frequência são necessárias para a implementação do receptor do canal físico para acesso aleatório, PRACH, no lado da eNodeB.

Arquitetura de Hardware Eficiente para Cálculo de Sequências ZC no Domínio da Frequência [0114] A figura 1 apresenta a arquitetura de hardware do gerador de sequências ZC no domínio da frequência. Tal arquitetura emprega operações de ponto fixo em todos os cálculos executados. A arquitetura utiliza apenas um multiplicador real, o qual executa a multiplicação por uma constante mostrada na equação (12) .

[0115] Tal como ilustrado na Fig. 1, a arquitetura inclui uma unidade de cálculo de ângulo, angle unit, que, conforme detalhado na Fig. 6, é composta pelas unidades alfa e beta.

[0116] Essas unidades são responsáveis pelo cálculo do valor a[k] com base no índice da sequência ZC raiz, u, de entrada da arquitetura. Os valores de saída da unidade de ângulo já se encontram restritos ao intervalo [-n/2, n/2] . Os valores a[k] são utilizados como entrada da unidade de tradução, Translator, a qual converte valores a[k] nos valores 0[k] . Tal conversão é feita multiplicando-se a saída da unidade de cálculo de ângulo, a[k], por 2n/Nzc, conforme mostrado na equação (12).

[0117] A unidade de tradução emprega o único multiplicador utilizado em toda a arquitetura. Portanto, o resultado da unidade de tradução é o valor do argumento, 0[k], dado pela equação (12) . O valor 0[k] é utilizado como entrada da unidade CORDIC para determinação dos valores gerados pela equação (7) . Caso os valores de entrada, Θ[k], da unidade CORDIC estejam fora do intervalo [-n/2, n/2], (ou [-Nzc/4, Nzc/4]) suas saídas, x e y devem ter seus sinais alterados. A troca de sinal das saídas x e y é realizada pelos blocos de complemento 2, cmpl2, conectados a ambas as saídas da unidade CORDIC.

[0118] As figuras 2 e 3 apresentam as arquiteturas de hardware para as unidades alfa e beta. Tais unidades correspondem à implementação das equações (9) e (11) respectivamente. Juntas, estas duas unidades compõem a unidade de cálculo de ângulo, responsável por gerar recursivamente os valores a[k].

[0119] 0 índice da sequência ZC raiz, u, utilizado como entrada da unidade beta é convertido através de uma LUT para o índice da sequência ZC raiz equivalente no domínio da frequência, u'. Esta LUT armazena todas as conversões possíveis entre u e u' . A segunda LUT presente na arquitetura da unidade beta é utilizada para armazenar os valores iniciais de β, i.e., os valores de β para k = 0, para todos os índices de sequências ZC raiz, u, possíveis. Esta LUT é utilizada para armazenar os valores definidos por presente na equação (11).

[0120] A unidade de tradução, Translator (mostrada na Fig. 7) converte os valores de a[k] em 9[k] dentro do intervalo [-Nzc/4, Nzc/4], de acordo com a equação (12).

[0121] A figura 4 apresenta a arquitetura da unidade CORDIC a qual corresponde à implementação das equações (4), (5) e (6).

Esta implementação do algoritmo CORDIC adota o modo de rotação, o que explica a razão pela qual os valores do ângulo de entrada da unidade, Θ, devem estar dentro do intervalo [-n/2, n/2], [2] . A arquitetura adotada para esta unidade é iterativa e paralela pois apresenta uma boa relação entre velocidade e utilização de recursos lógicos. O número de iterações necessárias para que a unidade CORDIC calcule os valores de seno e cosseno de um ângulo de entrada, Θ, pode ser alterado de acordo com o valor definido para o parâmetro B. Quanto maior o número de iterações, B, maior a precisão dos valores de saída x e y. Cada iteração da unidade CORDIC requer um ciclo do sinal de relógio do sistema, ou seja, um ciclo de clock para ser concluída e, portanto, são necessários B ciclos de clock para que a saída da unidade apresente um valor válido.

[0122] Como pode ser visto na figura 4 a unidade CORDIC inclui uma LUT de valores pré-calculados para o arco-tangente. O parâmetro de entrada, shift, faz com que a LUT apresente em sua saida o valor do arco-tangente de 2 1 para aquele valor de entrada, shift.

[0123] Os valores de inicialização para x, y e z são: x[l] = real (K * Zu [ 0 ] ) , y[l] = imag (K * Zu [0]) e z[l] = Θ [ k ] (com Θ [ k] sendo a saida da unidade de tradução, Translator) onde os operadores real ( . ) e imag(.) são funções que extraem as partes real e imaginária respectivamente de um valor complexo. As três unidades de adição presentes na arquitetura CORDIC, ver figura 4, podem ser configuradas para executar operações de adição ou subtração conforme mostrado nas equações (4), (5) e (6). A operação a ser executada em uma determinada iteração depende do sinal positivo ou negativo da variável de decisão, di, (esta mudança de operação a ser realizada também é alcançada matematicamente através da utilização da função "sgn", sgn(zi), utilizada no Algoritmo (1) . A variável de decisão di depende de o valor de z± ser menor do que zero ou não e, portanto, o bit mais significativo de zi pode ser utilizado para selecionar qual operação deve ser realizada.

[0124] Da equação (3) é possivel verificar que, para uma dada sequência ZC raiz, u, a saida da unidade CORDIC precisaria ser multiplicada por uma constante complexa Zu[0] para que a sequência de saida esteja realmente no domínio da frequência. Este tipo de multiplicação exige um circuito multiplicador complexo, que requer 4 multiplicadores reais e 2 somadores. As duas entradas, x_init e y_init mostradas na figura 4 foram adicionadas ao circuito da unidade CORDIC com o intuito de inicializar os valores dos sinais x[l] e y[l] . Desta forma a multiplicação pela constante complexa Zu[0] é incorporada à inicialização do circuito CORDIC. A incorporação da constante complexa Zu[0] à inicialização da unidade CORDIC aumenta ainda mais a eficiência do circuito, diminuindo sua complexidade. Os valores de inicialização dependem do número da sequência ZC raiz, u, de entrada da unidade de geração das sequências ZC e são armazenados em LUTs conforme mostrado na figura 1.

[0125] Além disso, as unidades denominadas de shifter presentes na figura 4 são configuradas para executar deslocamentos sinalizados de shift posições para a direita nos bits, isto é, dados de entrada. Esta operação de deslocamento sinalizada de n posições para a direita é matematicamente equivalente à divisão de um número, no caso, o dado de entrada, por 2_1 conforme mostrado nas equações (4), (5) e (6).

[0126] A unidade de cálculo de ângulo, angle unit, (composta pelas unidades de alfa e beta) pode gerar um valor a[k] válido a cada transição de subida do sinal de clock. Entretanto, como a unidade CORDIC leva B ciclos de clock para apresentar valores válidos para x e y em sua sarda, a unidade de cálculo de ângulo precisa esperar até que a unidade CORDIC tenha terminado seu processamento antes de gerar um novo valor, Θ, válido. A Máquina de Estados Finitos, bloco FSM mostrado na figura 1, controla a interação entre todas as unidades que compõem o gerador de sequências ZC. A FSM também é responsável pela sinalização da validade dos valores de sarda, x e y e quando toda a sequência ZC foi gerada. Devido à utilização de uma FSM, todo o circuito gerador de sequências ZC precisa de apenas um sinal de clock, o que torna mais fácil a implementação do gerador em dispositivos FPGA de baixo custo.

Descrição Detalhada de uma Realização Preferencial da Invenção [0127] A fim de se avaliar a eficiência das sequências calculadas pelo gerador de sequências ZC no domínio da frequência proposto na invenção foi realizada uma simulação que compara sequências ZC geradas com precisão de ponto flutuante com as sequências ZC com precisão de ponto fixo geradas pelo circuito sob teste. A arquitetura proposta foi implementada em VHDL e um modelo preciso a nível de bit correspondente foi desenvolvido para verificação.

[0128] O gerador de sequências ZC no domínio da frequência foi sintetizado em um FPGA Virtex 6 xc6vlx240t da Xilinx. A figura 5 apresenta o erro médio entre elementos ideais de uma sequência ZC (calculados com precisão de ponto flutuante) e elementos de sequências ZC gerados através da arquitetura proposta (calculados com precisão de ponto fixo) para vários valores de B. Onde B indica o número de iterações que a unidade CORDIC deve executar a fim de encontrar os valores de cosseno e de seno do ângulo de entrada, Θ. Nesta simulação considera-se que o gerador está sendo utilizado para gerar sequências ZC no domínio da frequência que serão utilizadas para gerar preâmbulos de acesso aleatório do canal físico do enlace de subida, PRACH. Tais preâmbulos são formados a partir de sequências ZC com tamanho NZC = 839, isto é, sequências ZC no domínio da frequência com comprimento de 839 elementos. O padrão 3GPP TS 36.211 [3] define que 838 sequências ZC podem ser geradas a partir de sequências ZC com Nzc = 839.

[0129] A tabela I abaixo apresenta valores médios, mínimos e máximos do erro médio quando todas as 838 possíveis sequências ZC são levadas em consideração. Os erros introduzidos pelo algoritmo CORDIC são devido à combinação de erros de quantização e de aproximação. A tabela I também apresenta o número de ciclos de clock que o gerador leva para completar a geração dos 839 elementos que compõe uma sequência ZC. A coluna de temporização fornece o tempo, em microssegundos, para completar a geração dos 839 elementos de uma sequência ZC quando a frequência de clock do circuito é de 245, 76 MHz . Tal frequência de clock é 8 vezes mais rápida do que a taxa de amostragem dos padrões LTE e LTE-A que é de 30,72 MHz. Como será exemplificado a seguir, esta frequência de clock 8 vezes mais rápida do que aquela em que o sistema opera permite que o gerador termine sua tarefa de geração das sequências ZC mais rapidamente, deixando tempo suficiente para que sejam completadas tarefas mais demoradas tais como a recepção e detecção de picos.

Tabela I: Resultados de Temporização e Erro [0130] Analisando-se os valores de erro médio da Tabela I, é possível notar que depois de B = 20 o erro deixa de diminuir e atinge o seu valor mínimo, mostrando que existe um valor mínimo de erro médio para um determinado tamanho do barramento de dados adotado pelo circuito CORDIC.

[0131] Conforme citado por J. E. Volder, "The CORDIC trigonometric computing techníque", IRE Transactions on Electronic Computers, vol . 8, pp. 330-334, Sep. 1959, o erro mínimo que uma implementação do algoritmo CORDIC pode alcançar é proporcional à largura do barramento de dados . Dado que o valor do erro médio é quase o mesmo para B variando de 20 até 24 e dado que o valor máximo para B com um barramento de dados de 24 bits é 24, pode-se definir B como sendo igual a 20 sem qualquer perda perceptível de precisão e com um ganho de velocidade de cálculo de mais de 14% em relação ao caso onde B é feito igual a 24 .

[0132] Como se pode notar, mesmo quando B é definido como 24 iterações o gerador leva menos de 100 ps para terminar geração de todos os 839 elementos da sequência ZC. Para preâmbulos com formato 0, o receptor do canal PRACH deve reportar todos os preâmbulos recebidos e seus respectivos atrasos para camadas superiores em menos de 4 ms. Isto é necessário porque a estação rádio base, eNodeB, deve transmitir a mensagem de resposta à tentativa de acesso aleatório, RAR, para uma unidade móvel, UE, três subframes após o final do subframe contendo alocação para transmissão de preâmbulos. Como cada subframe tem a duração de 1 ms, isto resulta em um total de 4 ms, i.e. 4 subframes, para receber, processar, detectar e relatar todos os preâmbulos.

[0133] 0 raio máximo de uma célula que utiliza preâmbulos com formato 0 é de cerca de 14 km e, consequentemente, o máximo deslocamento ciclico NCS que pode ser aplicado a uma sequência de ZC raiz é de 93, o que requer a geração de 8 sequências ZC raiz. Neste cenário, se B é definido como 24 iterações (maior precisão, porém menor velocidade) seriam necessários apenas 765 ps para gerar todas as oito sequências ZC, deixando mais de 3 ms para as tarefas restantes. Essas tarefas restantes incluem filtragem, conversão de frequência, operações de FFT e IFFT e detecção de preâmbulos.

[0134] Caso a abordagem empregada para a implementação do gerador de sequências ZC fosse totalmente implementada no dominio do tempo em vez de no dominio de frequência, seria necessário transformar as sequências produzidas pelo gerador de sequências ZC no dominio do tempo para as sequências correspondentes no dominio da frequência, a fim de poder realizar a correlação cruzada com os preâmbulos recebidos no dominio da frequência. Desta forma, a abordagem no dominio do tempo requer que se adicione um bloco de DFT ao circuito do gerador, o que aumentaria a utilização de recursos lógicos e tempo necessário para reportar para as camadas superiores os preâmbulos detectados.

[0135] A Tabela II, que se segue, apresenta informações sobre a utilização de recursos lógicos do gerador de sequências ZC proposto na presente invenção. Ela resume os principais resultados obtidos a partir da implementação da arquitetura proposta em um dispositivo FPGA. O número de registros, slices, LUTs, recursos de memória e blocos de processamento de digital de sinais (DSPs) utilizados são apresentados. A frequência máxima de operação atingida pelo circuito do gerador de sequências ZC é 252,143 MHz, o que permite que ele opere a uma frequência de clock de 8*30,72 MHz, sem qualquer problema.

[0136] A partir dos resultados da Tabela II, percebe-se que nenhuma SRAM é utilizada. A ferramenta de síntese distribui o conteúdo de todas as LUTs presentes na arquitetura (x__init, y__init, angles, m e βΟ) entre as memórias RAM distribuídas por todo o dispositivo FPGA. O único DSP48, que é um recurso de processamento digital de sinais (DSP) exclusivo de FPGAs da Xilinx, é empregado na unidade de tradução, translator unit, para implementar a multiplicação mostrada na equação (12).

Tabela II: Utilização de Recursos da FPGA

[0137] A implementação em FPGA da arquitetura do gerador de sequências ZC no dominio da frequência proposta neste documento apresenta uma taxa de ocupação, ou seja, uma taxa de utilização de recursos do dispositivo FPGA, muito baixa, o que permite o uso de FPGAs de baixo custo. Existem dois aspectos a serem levados em consideração durante a escolha de um FPGA de baixo custo: 1) a frequência de operação máxima, uma vez que FPGAs de baixo custo tendem a ter piores características de tempo e 2) o número de recursos ocupados pela arquitetura pode aumentar para tecnologias abaixo da família Virtex-6, dado que outras famílias de FPGA podem utilizar LUTs de 4 bits invés de LUTs de 6 bits por slice.

[0138] Embora a presente invenção tenha sido descrita em conexão com certas modalidades preferenciais de realização, deve ser entendido que não se pretende limitar a invenção àquelas modalidades particulares. Ao contrário, pretende-se cobrir todas as alternativas, modificações e equivalentes possíveis dentro do espirito e do escopo da invenção.

REIVINDICAÇÕES

Claims (7)

1 . MÉTODO PARA A GERAÇÃO DE SEQUÊNCIAS ZADOFF-CHU NO DOMÍNIO DA FREQUÊNCIA PARA APLICAÇÃO EM SISTEMAS LTE E LTE-A, caracterizado por: calcular os elementos das sequências ZC através de recursâo aditiva e do algoritmo CORDIC configurado para o cálculo de funções trigonométricas, mais especificamente de exponenciais complexas. aplicar transformações matemáticas ao argumento da equação de geração das sequências ZC de tal forma que tais argumentos sejam gerados de forma recursiva. - utilizar o algoritmo CORDIC em modo de rotação, para um vetor bidimensional x e y em coordenadas lineares, sendo o ângulo de rotação de entrada do algoritmo, 0[k], limitado ao intervalo [-n/2, n/2].

2. MÉTODO de acordo com a reivindicação 1, caracterizado pelo fato de o valor do dito ângulo de rotação de entrada, G[k], ser transladado para o intervalo [-n/2, n/2] pela unidade de cálculo de ângulo juntamente com a unidade de tradução.

3. MÉTODO de acordo com a reivindicação 1, caracterizado pelo fato de a precisão dos valores das coordenadas x e y calculadas pelo algoritmo CORDIC ser determinada pelo número de iterações e pelo número de bits do barramento de dados.

4 . ARQUITETURA DE CIRCUITO RECONFIGURÁVEL PARA A GERAÇÃO DE SEQUÊNCIAS ZADOFF-CHU NO DOMÍNIO DA FREQUÊNCIA PARA SISTEMAS LTE E LTE-A utilizando o método descrito nas reivindicações 1, 2 e 3, caracterizada por compreender: - unidade de cálculo de ângulo composta pelas unidades alfa e beta, que calculam o valor oc [k] com base no indice da sequência ZC raiz, u, de entrada da arquitetura, cujos valores de sarda se encontram restritos ao intervalo [-n/2, n/2], sendo utilizados como entrada da unidade de tradução. - unidade de tradução a qual converte valores a[k] nos valores U[k], multiplicando-se a saida da unidade de cálculo de ângulo, a[k] por 2n/NZC, o qual é utilizado como entrada da unidade CORDIC. - unidade CORDIC utilizada para calcular iterativamente o coseno e o seno do dito ângulo de rotação de entrada, Θ[k]. - blocos de complemento 2 (cmpl2) que alteram os sinais das sardas x e y da unidade CORDIC no caso em que os valores de entrada Θ [ k ] estejam fora do intervalo [-n/2, n/2] ou [-NZC/4, NZC/4] . - uma unidade LUT que converte o indice da sequência ZC raiz, u, utilizado como entrada da unidade beta para o indice da sequência ZC raiz equivalente no dominio da frequência, u' e armazena todas as conversões possíveis entre u e u' . - uma segunda unidade LUT, que armazena os valores iniciais de β, definidos por para todos os indices de sequências ZC raiz, u. uma máquina de estados finitos conectada às citadas unidades de cálculo de ângulo, de tradução e CORDIC .

5. ARQUITETURA DE CIRCUITO de acordo com a reivindicação 4, caracterizada pelo fato de a dita máquina de estados finitos controlar a interação entre a unidade de cálculo de ângulo, a unidade de tradução e a unidade CORDIC.

6. ARQUITETURA DE CIRCUITO de acordo com a reivindicação 5, caracterizada pelo fato de a dita máquina de estados finitos sinalizar a validade dos valores de salda (x, y) ao término da geração da sequência ZC.

7. ARQUITETURA DE CIRCUITO de acordo com as reivindicações 4, 5 e 6, caracterizada por ser implementada em hardware FPGA.