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BREVET DE PERFECTIONNEMENT
INTERNATIONAL STANDARD ELECTRIC CORPORATION 320 Park Avenue 22 New York, N. Y.
Etats-Unis d'Amérique Demande d'un quatrième brevet de perfectionnement au brevet belge No 893 001 déposé le 28 avril 1982, pour :
ADDITIONNEUR BINAIRE Inventeurs : J. S. G. COLARDELLE-P. GIRARD-C. P. H. LEROUGE
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L'invention se rapporte à une cellule d'addition binaire du type à trois entrées et deux sorties dans laquelle il est possible, pour une réalisation utilisant des transistors bipolaires, d'intégrer la multiplication XY et qui puisse être réalisée aussi en utilisant des transistors MOS.
Les cellules d'addition binaire à trois entrées et deux sorties sont utilisées comme cellule de base pour réaliser des additionneurs à propagation série ou des multiplieurs. Dans le cadre d'un multiplieur, avant chaque cellule d'addition, il est nécessaire d'introduire un circuit supplémentaire permettant d'obtenir chacun des produits partiels du
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type X. D'autre part, au niveau de l'implantation des 1. J circuits intégrés, les circuits comportant un certain nombre de symétries ou de morceaux de circuits répétitifs permettent d'obtenir des ensembles dont le coût de fabrication est réduit.
Ainsi, la présente invention se propose de fournir une cellule d'addition binaire à sommation de trois variables d'entrées A, B et C et à deux sorties R et S comportant un premier sous-ensemble, indépendant, d'élaboration de la somme S et de son complément S et un deuxième sous-ensemble, indépendant, d'élaboration de la retenue R et de son complément R recevant tous deux les variables d'entrée B et C ainsi que leur complément B et C, dont la structure comporte des éléments répétitifs et telle que dans le cadre d'une cellule à multiplication intégrée, cette intégration de la multiplication se fasse aussi avec le même type d'éléments répétitifs.
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Selon l'invention, cette cellule d'addition binaire est telle que le premier sous-ensemble comporte deux résistances ayant chacune une borne reliée à l'alimentation, l'autre borne de la première fournissant la variable somme complémentée S et l'autre borne de la deuxième fournissant la somme S. Le courant traversant ces deux résistances est commandé par deux premières paires de transistors associées aux variables C et C respectivement, le premier et le troisième transistors étant commandés par la variable binaire C et le deuxième et le quatrième transistors étant commandés par le complément C de cette variable.
La deuxième borne de la première résistance fournissant la sortie somme complémentée S est reliée au deuxième et au troisième transistors et la deuxième borne de la deuxième résistance fournissant la somme S est reliée au premier et au quatrième transistors. Le courant traversant chacune de ces deux paires qui ont leurs transistors reliés électriquement par leur autre borne, est commandé par deux secondes paires de transistors associées aux variables B et B respectivement, le premier et le troisième de ces transistors étant commandés par la variable binaire B et le deuxième et le quatrième étant commandés par le complément B de cette variable.
Le courant traversant chacune des deux secondes paires de transistors, qui ont leurs transistors reliés électriquement par leur autre borne, est commandé par un circuit d'aiguillage qui relie soit l'une soit l'autre desdites secondes paires à l'autre borne de l'alimentation en fonction de la valeur de la variable binaire A. Le deuxième sous-ensemble comporte deux résistances ayant chacune une borne reliée à l'alimentation, l'autre borne de la première fournissant la variable binaire de retenue complémentée R et l'autre borne de la deuxième fournissant cette retenue R.
Le courant traversant ces deux résistances est commandé par une première paire de transistors
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associée à la variable binaire C et/ou par deux secondes paires de transistors associées à la variable binaire B, le premier transistor faisant partie de la première paire étant commandé par la variable C et le second transistor de cette paire étant commandé par le complément C de cette variable, et les premier et troisième transistors des secondes paires associées à la variable B étant commandés par cette variable B, tandis que les deuxième et quatrième transistors sont commandés par le complément B de cette variable.
Une première borne des premiers transistors des première et secondes paires est reliée à la borne de sortie fournissant la retenue complémentée R et une première borne du second transistor de la première paire et du quatrième transistor des secondes paires est reliée à la borne de sortie fournissant cette retenue R, tandis que les deuxième et troisième transistors des secondes paires ont leur première borne reliée à la borne commune des transistors de la première paire. Le courant traversant chacune des deux secondes paires de transistors, qui ont leurs transistors reliés électriquement par leur autre borne, est commandé par un circuit d'aiguillage qui relie soit l'une soit l'autre desdites secondes paires à l'autre borne de l'alimentation en fonction de la valeur de la variable binaire A.
L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description ci-après et des dessins joints où : - la figure l représente une partie d'une structure classique de multiplieur de type parallèle pouvant utiliser des cellules telles celle selon la présente invention ; - la figure 2 représente une cellule d'addition à multipli- cation XY incorporée, selon la présente invention, utilisant des transistors bipolaires : - la figure 3 représente une variante simplifiée de la cellule
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représentée sur la figure 2 ; et - la figure 4 représente une variante à transistors MOS de la cellule représentée sur la figure 3.
La figure l représente une partie d'une structure classique de multiplieur, de type parallèle, utilisant des cellules d'addition du type à trois entrées A, B, C et deux
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sorties R et S. La première variable d'entrée A de la mn cellule \"* est réalisée par une porte ET P placée à la w première entrée de cette cellule d'addition. Cette porte ième reçoit la variable binaire du multiplicateur et la ième n de n poids et Cette première variable d'entrée A remn présente donc les produits partiels de la multiplication du type Xm Yn. Elle est fournie par une porte ET Pmn qui peut éventuellement fournir aussi le complément A de cette mn variable.
Cette cellule d'addition reçoit sur sa deuxième entrée une variable somme S fournie par l'une des cellules d'addition de même poids, c'est-à-dire recevant une variable produit partiel XY de poids identique. Dans le cas de la figure, il s'agit de la cellule #m+1 n-1 située sur la même diagonale et qui la précède directement, mais certaines structures particulières de multiplieur peuvent comporter des sauts (demande de brevet français 82 05083 déposée le 25 mars 1982 par la demanderesse et intitulée :"Structure de multiplieur rapide en circuit intégré MOS") (=brevet belge n 896. 262).
Cette cellule d'addition g mn reçoit d'autre part sur sa troisième entrée une variable de retenue R fournie par l'une des cellules de la même colonne, généralement la cellule immédiatement supérieure. Cette cellule d'addition fournit sur ses deux sorties respectivement la somme S et la retenue R. Certaines cellules fournissent la somme S ainsi que son complément S et la retenue R ainsi que son complément
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R. Elle comportent alors trois entrées doubles recevant respectivement la variable A et son complément A, la variable B et son complément B et la variable C et son complément C.
La figure 2 représente une cellule de ce type à trois entrées et deux sorties, réalisée en technologie bipolaire, mais dans laquelle la porte ET permettant de réaliser les produits partiels du type XY a été intégrée. Elle comporte un premier sous-ensemble fournissant une première variable somme S ainsi que son complément S et un deuxième sousensemble p fournissant une première variable de retenue R ainsi que son complément R. De façon à fournir en sortie des variables logiques dont les niveaux soient adaptés et puissent être reçus sur les entrées B et C d'une nouvelle cellule identique, il est nécessaire d'interposer, entre les sorties de ces deux premiers sous-ensembles et les entrées de la cellule suivante, des sous-ensembles d'adaptation des niveaux.
Ainsi, la cellule selon l'invention comporte un troisième sous-ensemble d'adaptation des niveaux de somme et complément de la somme et un quatrième sous-ensemble d'adaptation des niveaux de retenue et complément de la retenue.
Ce troisième et ce quatrième sous-ensembles fournissent une nouvelle variable somme S'à niveau adapté et une nouvelle variable différence R'à niveau adapté ainsi que les compléments S'et R'de ces variables.
Le premier sous-ensemble (Y comporte une paire différentielle de transistors T1X, T2V associée à la variable binaire X, une paire différentielle de transistors TlY, TIV associée à la variable binaire Y, une paire différentielle de transistors T1B, T2B associée à la variable binaire B, une paire différentielle de transistors T3B, T4B associée à la variable binaire complémentée B, une paire différentielle de transistors TIC, T2C associée à la variable binaire C et une paire différentielle de transistors T3C, T4C associée à
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la variable binaire complémentée C.
Il comporte en outre un générateur de courant constitué d'une résistance rl reliée à la masse en série avec un transistor Tl dont la base est commandée par une première tension de référence vrefl permettant d'ajuster ce courant. Ce générateur de courant attaque la paire différentielle TlX, T2V, associée à la variable X, dont le premier transistor TlX a sa base commandée par la variable X et le deuxième transistor T2V a sa base commandée par une deuxième tension de référence Vref2 ; ceci permet d'ajuster le niveau de basculement de cette paire différentielle.
Le transistor TlX attaque par son collecteur la paire différentielle TlY, TlV associée à la variable Y dont le premier transistor TlY a sa base commandée par la variable Y et le deuxième transistor TlV a sa base commandée par une troisième tension de référence Vref3 ; ceci permet d'ajuster le niveau de basculement de cette paire différentielle. Le transister TlY attaque par son collecteur la paire différentielle TlB, T2B alors que le transistor TlV attaque par son collecteur la paire différentielle T3B, T4B. Cette paire différen- tielle T3B, T4B est d'autre part attaquée par le collecteur du deuxième transistor T2V de la paire différentielle TIX, ¯T2V associée à la variable binaire X.
Les transistors impairs TlB, T3B de ces deux paires différentielles ont leur base commandé par la variable binaire B alors que les transistors pairs T2B, T4B de ces deux paires différentielles ont leur base commandée par le complément B de la variable binaire B. Les transistors T2B et T3B attaquent tous deux par leur collecteur la paire différentielle TIC, T2C associée à la variable binaire C, tandis que les transistors TlB et T4B attaquent tous deux par leur collecteur la paire différentielle T3C, T4C associée à la variable binaire complémentée C. Les collecteurs des transistors TIC, T4C sont reliés et fournissent la sortie
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somme S = YX < B () C. Ils sont reliés à l'alimentation par une résistance R2. Les collecteurs des transistors T2C, T3C sont reliés et fournissent la sortie somme complémentée S.
Ils sont reliés à l'alimentation par une résistance RI.
Le deuxième sous-ensemble p comporte une paire différentielle T2X, T4V associée à la variable binaire X, une paire différentielle T2Y, T3V associée à la variable binaire Y, une paire différentielle T5B, T6B associée à la variable binaire B, une paire différentielle T7B, T8B associée à la variable binaire complémentée B et une paire différentielle T5C, T6C associée à la variable binaire C. Il comporte en outre un générateur de courant constitué d'une résistance r2, reliée à la masse, en série avec un transistor T2 dont la base est commandée par la même tension de référence Vrefl que celle du transistor Tl ; ce qui permet d'ajuster ce courant simultanément avec le courant du premier sous-ensemble C.
Ce générateur de courant attaque la paire différentielle de transistors T2X, T4V associée à la variable binaire X, dont le premier transistor T2X a sa base commandée par la variable X et dont le deuxième transistor T4V a sa base commandée par la deuxième tension de référence Vref2. Le transistor T2X attaque par son collecteur la paire différentielle T2Y, T3V associée à la variable Y, dont le premier transistor T2Y a sa base commandée par la variable Y et dont le deuxième transistor T3V a, comme le transistor TlV, sa base commandée par la variable de référence Vref3. Le transistor T2Y attaque par son collecteur la paire différentielle T5B, T6B, alors que le transistor T3V attaque par son collecteur la paire différentielle T7B, T8B.
Cette paire différentielle T7B, T8B est d'autre part attaquée par le collecteur du deuxième transistor T4V de la paire différentielle associée à la variable binaire X.
Les transistors T5B et T7B de ces paires différen-
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tielles ont leur base commandée par la variable binaire B alors que les transistors T6B et T8B ont leur base commandée par le complément B de cette variable binaire B. Les transistors T6B et T7B attaquent tous deux par leur collecteur la paire différentielle T5C, T6C, associée à la variable C, tandis que le collecteur du transistor T5B relié au collecteur du transistor T5C constitue la sortie retenue complémentée R et que le collecteur du transistor T8B relié au collecteur du transistor T6C constitue la sortie de retenue R.
La sortie de retenue complémentée est reliée à l'alimentation par la résistance R3. La sortie de retenue est reliée à l'alimentation par la résistance R4.
Il est maintenant nécessaire d'adapter les niveaux des sorties S et S, et R et R aux entrées pour lesquelles ils sont destinés. Cette adaptation a été réalisée dans le cas de la figure 2 pour des variables somme S et somme complémentée S destinées à attaquer des entrées de"type B" d'une cellule suivante et pour des variables retenue destinées à attaquer des entrées de"type C". Ce type d'étagement des tensions des différents niveaux logiques est bien connu et est utilisé dans tous les systèmes dits à valeurs logiques multiples. Cependant, il est possible d'entrer des variables somme sur des entrées de"type C"et des variables retenue sur des entrées de"type B"en permuttant les sous-ensembles d'adaptation des niveaux retenue et les sous-ensembles d'adaptation des niveaux somme représentés sur la figure 2.
Les sous-ensembles d'adaptation des niveaux retenue et des niveaux somme représentés sur la figure 2 comportent chacun deux dipôles identiques d'adaptation, un pour la variable et l'autre pour son complément. Ces quatre dipôles comportent un générateur de courant constitué d'une résistance r3, r4, r5 ou r6, reliée à la masse, et d'un transistor T3, T4, T5 ou T6. Ces quatre transistors reçoivent sur leur
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base la tension de référence Vrefl. Les courants de ces quatre dipôles et des deux premiers sous-ensembles d et P sont donc ajustables simultanément.
Le troisième sous-ensemble, permettant l'adapta- tion des niveaux logiques de somme, a son premier dipôle constitué du générateur de courant, résistance r3 en série avectransistor T3, relié à deux transistors T3S et T5S, en série, ayant leur base reliée à leur collecteur, et qui permettent d'abaisser le potentiel du niveau logique de la somme. La commande binaire du courant dans ce dipôle est réalisée par le transistor TIS commandé par la variable somme primaire complémentée et placé entre les deux transistors
T3S, T5S et l'alimentation. La sortie S'à niveau adapté est constituée par le point commun entre le transistor T5S et le transistor T3, soit ici par le collecteur du transistor T3.
Le deuxième dipôle de ce sous-ensemble est constitué de la résistance r4, du transistor T4, du couple de transistors T4S, T6S, en série, ces transistors ayant leur base reliée au collecteur, et du transistor T2S dont la base est commandée par la variable binaire primaire S fournie par le premier sous-ensemble. La nouvelle sortie somme S'est constituée par le collecteur du transistor T4.
Le quatrième sous-ensemble permettant l'adaptation des niveaux logiques de retenue a son premier dipôle constitué de la résistance r5 en série avec le transistor T5 et avec le transistor TIR commandé par la variable binaire primaire de retenue complémentée R fournie par le deuxième sous-ensemble p. La nouvelle sortie retenue R'est constituée par le collecteur du transistor T5. Le deuxième dipôle est consti- tué de la résistance r6 en série avec le transistor T6 et avec le transistor T2R commandé par la variable binaire primaire de retenue R fournie par le deuxième sous-ensemble.
La nouvelle sortie de retenue R'est constituée par le
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collecteur du transistor T6.
La figure 3 représente une variante simplifiée de la cellule représentée sur la figure 2, dans laquelle la porte ET P n'a pas été intégrée. Les deux paires différentielles TlX, T2X, et TlY, TlV du premier sous-ensemble et les deux paires différentielles T2X, T4V et T2Y, T3V du deuxième sous-ensemble ont été remplacées chacune par une paire différentielle unique : la paire différentielle T1A, T2A pour le premier sous-ensemble qui élabore la somme et la paire différentielle T3A, T4A pour le deuxième sous-ensemble qui élabore la retenue. Les deux transistors impairs T1A et T3A ont leur base commandée par la variable binaire A et les deux transistors pairs T2A et T4A ont leur base commandée par le complément A de la variable binaire A.
La porte ET permettant de réaliser les produits partiels du type XY n'étant pas ici intégrée, il sera nécessaire de former cette variable A et son complément A à l'aide d'un circuit extérieur indépendant réalisant la fonction A = XY et fournissant aussi le complément A = XY. La réalisation pratique d'une telle fonction logique est bien connue, quel que soit le type de technologie utilisée, et ne sera pas décrite ici.
La figure 4 représente une cellule d'addition à trois entrées et deux sorties similaire à celle représentée sur la figure 3 mais utilisant des transistors MOS. Il n'est pas nécessaire dans ce type de technologie d'utiliser des troisièmes et quatrièmes sous-ensembles permettant d'adapter les niveaux logiques. Les variables binaires fournies en sortie sont utilisables telles quelles pour attaquer une autre cellule d'addition. De plus, les premiers et deuxièmes sous-ensembles sont ici alimentés en tension et les générateurs de courant Tl, rl et T2, r2 ont donc été supprimés.
Il ne s'agit plus ici d'un fonctionnement en paire différen-
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tielle mais il est effectué à chaque niveau une orientation 1
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avec mise à la masse, c'est-à-dire mise au niveau logique 0 d'un côté et mise au niveau logique 1 de l'autre, ou inversement. Dans chaque paire de transistors, l'un d'entre eux a sa grille commandée par la variable et l'autre a sa grille commandée par le complément de cette variable. Cependant, ce type de technologie autorise la commande des deux transistors par la même variable, la complémentation étant réalisée au niveau des transistors en utilisant un transistor de type p et l'autre de type n. Il sera donc possible de ne recevoir que les variables binaires A, B et C et pas leur complément.
La cellule fournit cependant les variables de sortie R et S ainsi que leur complément.
Bien que la présente invention ait été décrite dans le cadre d'exemples particuliers, il est clair qu'elle n'est pas limitée auxdits exemples et qu'elle est susceptible de modifications ou de variantes sans sortir de son domaine.
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DEVELOPMENT PATENT
INTERNATIONAL STANDARD ELECTRIC CORPORATION 320 Park Avenue 22 New York, N. Y.
United States of America Request for a fourth improvement patent to Belgian patent No 893 001 filed on April 28, 1982, for:
BINARY ADDITIONER Inventors: J. S. G. COLARDELLE-P. GIRARD-C. P. H. LEROUGE
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The invention relates to a binary addition cell of the type with three inputs and two outputs in which it is possible, for an embodiment using bipolar transistors, to integrate the multiplication XY and which can also be carried out using transistors MOS.
Binary addition cells with three inputs and two outputs are used as the basic cell for making serial propagation adders or multipliers. Within the framework of a multiplier, before each addition cell, it is necessary to introduce an additional circuit making it possible to obtain each of the partial products of the
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type X. On the other hand, at the level of the layout of the 1. J integrated circuits, the circuits comprising a certain number of symmetries or pieces of repetitive circuits make it possible to obtain assemblies whose manufacturing cost is reduced.
Thus, the present invention proposes to provide a binary addition cell with summation of three variables of inputs A, B and C and with two outputs R and S comprising a first, independent subset, for developing the sum S and its complement S and a second, independent subset, for developing the carry-over R and its complement R both receiving the input variables B and C as well as their complement B and C, the structure of which comprises repetitive elements and such that in the context of an integrated multiplication cell, this integration of the multiplication is also done with the same type of repetitive elements.
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According to the invention, this binary addition cell is such that the first subset comprises two resistors each having a terminal connected to the power supply, the other terminal of the first providing the complemented sum variable S and the other terminal of the second supplying the sum S. The current passing through these two resistors is controlled by two first pairs of transistors associated with the variables C and C respectively, the first and the third transistors being controlled by the binary variable C and the second and the fourth transistors being controlled by the complement C of this variable.
The second terminal of the first resistor providing the complemented sum output S is connected to the second and third transistors and the second terminal of the second resistor providing the sum S is connected to the first and fourth transistors. The current flowing through each of these two pairs which have their transistors electrically connected by their other terminal, is controlled by two second pairs of transistors associated with the variables B and B respectively, the first and the third of these transistors being controlled by the binary variable B and the second and the fourth being controlled by the complement B of this variable.
The current flowing through each of the two second pairs of transistors, which have their transistors electrically connected by their other terminal, is controlled by a switching circuit which connects either one of said second pairs to the other terminal of l power supply as a function of the value of the binary variable A. The second subset comprises two resistors each having a terminal connected to the power supply, the other terminal of the first providing the complemented binary retaining variable R and the other terminal of the second providing this restraint R.
The current passing through these two resistors is controlled by a first pair of transistors
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associated with the binary variable C and / or by two second pairs of transistors associated with the binary variable B, the first transistor being part of the first pair being controlled by the variable C and the second transistor of this pair being controlled by the complement C of this variable, and the first and third transistors of the second pairs associated with the variable B being controlled by this variable B, while the second and fourth transistors are controlled by the complement B of this variable.
A first terminal of the first transistors of the first and second pairs is connected to the output terminal providing the complemented restraint R and a first terminal of the second transistor of the first pair and of the fourth transistor of the second pairs is connected to the output terminal providing this retain R, while the second and third transistors of the second pairs have their first terminal connected to the common terminal of the transistors of the first pair. The current flowing through each of the two second pairs of transistors, which have their transistors electrically connected by their other terminal, is controlled by a switching circuit which connects either one of said second pairs to the other terminal of l according to the value of the binary variable A.
The invention will be better understood and other characteristics will appear with the aid of the description below and of the accompanying drawings in which: FIG. 1 represents a part of a conventional multiplier structure of the parallel type which can use cells such that according to the present invention; - Figure 2 shows an incorporated XY multiplication addition cell, according to the present invention, using bipolar transistors: - Figure 3 shows a simplified variant of the cell
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shown in Figure 2; and FIG. 4 represents a variant with MOS transistors of the cell shown in FIG. 3.
FIG. 1 represents part of a conventional multiplier structure, of the parallel type, using addition cells of the type with three inputs A, B, C and two
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outputs R and S. The first input variable A of the mn cell \ "* is produced by an AND gate P placed at the w first input of this addition cell. This ith gate receives the binary variable of the multiplier and the th n of n weight and This first input variable A remn therefore presents the partial products of the multiplication of the type Xm Yn. It is provided by an AND gate Pmn which can possibly also provide the complement A of this variable mn.
This addition cell receives on its second input a sum variable S supplied by one of the addition cells of the same weight, that is to say receiving a partial product variable XY of identical weight. In the case of the figure, it is the cell # m + 1 n-1 located on the same diagonal and which precedes it directly, but certain particular structures of multiplier can include jumps (French patent application 82 05083 filed on March 25, 1982 by the plaintiff and entitled: "Structure of fast multiplier in integrated circuit MOS") (= Belgian patent n 896. 262).
This addition cell g mn also receives on its third input a carry variable R supplied by one of the cells in the same column, generally the cell immediately above. This addition cell provides on its two outputs respectively the sum S and the reserve R. Certain cells supply the sum S as well as its complement S and the reserve R as well as its complement
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A. It then has three double entries respectively receiving variable A and its complement A, variable B and its complement B and variable C and its complement C.
FIG. 2 represents a cell of this type with three inputs and two outputs, produced in bipolar technology, but in which the AND gate making it possible to produce partial products of the XY type has been integrated. It comprises a first subset providing a first sum variable S as well as its complement S and a second subset p providing a first retention variable R as well as its complement R. In order to provide as output logic variables whose levels are adapted and can be received on the inputs B and C of a new identical cell, it is necessary to interpose, between the outputs of these first two subsets and the inputs of the next cell, adaptation subsets of the levels.
Thus, the cell according to the invention comprises a third subset for adapting the sum and complement levels of the sum and a fourth subset for adapting the reserve levels and complement of the retainer.
This third and this fourth subset provide a new sum variable S'at an adapted level and a new difference variable R 'at an adapted level as well as the complements S'and R'of these variables.
The first subset (Y includes a differential pair of transistors T1X, T2V associated with the binary variable X, a differential pair of transistors TlY, TIV associated with the binary variable Y, a differential pair of transistors T1B, T2B associated with the variable binary B, a differential pair of transistors T3B, T4B associated with the complemented binary variable B, a differential pair of transistors TIC, T2C associated with the binary variable C and a differential pair of transistors T3C, T4C associated with
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the complemented binary variable C.
It further comprises a current generator consisting of a resistor rl connected to ground in series with a transistor Tl, the base of which is controlled by a first reference voltage vrefl making it possible to adjust this current. This current generator drives the differential pair TlX, T2V, associated with the variable X, of which the first transistor TlX has its base controlled by the variable X and the second transistor T2V has its base controlled by a second reference voltage Vref2; this allows the tilting level of this differential pair to be adjusted.
The transistor TlX attacks by its collector the differential pair TlY, TlV associated with the variable Y whose first transistor TlY has its base controlled by the variable Y and the second transistor TlV has its base controlled by a third reference voltage Vref3; this allows the tilting level of this differential pair to be adjusted. The transistor TlY attacks by its collector the differential pair TlB, T2B while the transistor TlV attacks by its collector the differential pair T3B, T4B. This differential pair T3B, T4B is on the other hand attacked by the collector of the second transistor T2V of the differential pair TIX, ¯T2V associated with the binary variable X.
The odd transistors TlB, T3B of these two differential pairs have their base controlled by the binary variable B while the even transistors T2B, T4B of these two differential pairs have their base controlled by the complement B of the binary variable B. The transistors T2B and T3B both attack by their collector the differential pair TIC, T2C associated with the binary variable C, while the transistors TlB and T4B both attack by their collector the differential pair T3C, T4C associated with the complemented binary variable C. The collectors TIC, T4C transistors are connected and provide the output
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sum S = YX <B () C. They are connected to the power supply by a resistor R2. The collectors of the transistors T2C, T3C are connected and provide the sum sum output S.
They are connected to the power supply by an RI resistor.
The second subset p comprises a differential pair T2X, T4V associated with the binary variable X, a differential pair T2Y, T3V associated with the binary variable Y, a differential pair T5B, T6B associated with the binary variable B, a differential pair T7B , T8B associated with the complemented binary variable B and a differential pair T5C, T6C associated with the binary variable C. It further comprises a current generator consisting of a resistor r2, connected to ground, in series with a transistor T2, the base is controlled by the same reference voltage Vrefl as that of the transistor Tl; which makes it possible to adjust this current simultaneously with the current of the first subset C.
This current generator drives the differential pair of transistors T2X, T4V associated with the binary variable X, whose first transistor T2X has its base controlled by the variable X and whose second transistor T4V has its base controlled by the second reference voltage Vref2 . The transistor T2X attacks by its collector the differential pair T2Y, T3V associated with the variable Y, whose first transistor T2Y has its base controlled by the variable Y and whose second transistor T3V has, like the transistor TlV, its base controlled by the reference variable Vref3. The transistor T2Y attacks by its collector the differential pair T5B, T6B, while the transistor T3V attacks by its collector the differential pair T7B, T8B.
This differential pair T7B, T8B is on the other hand attacked by the collector of the second transistor T4V of the differential pair associated with the binary variable X.
The transistors T5B and T7B of these different pairs
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tials have their base controlled by the binary variable B while the transistors T6B and T8B have their base controlled by the complement B of this binary variable B. The transistors T6B and T7B both attack by their collector the differential pair T5C, T6C, associated to variable C, while the collector of transistor T5B connected to the collector of transistor T5C constitutes the supplemented retained output R and the collector of transistor T8B connected to the collector of transistor T6C constitutes the retained output R.
The supplemented restraint output is connected to the power supply by the resistor R3. The holding output is connected to the power supply by the resistor R4.
It is now necessary to adapt the levels of outputs S and S, and R and R to the inputs for which they are intended. This adaptation was carried out in the case of FIG. 2 for variables S sum and complement sum S intended to attack inputs of "type B" from a following cell and for retained variables intended to attack inputs of "type C ". This type of staging of the voltages of the different logic levels is well known and is used in all so-called multiple logic value systems. However, it is possible to enter sum variables on "type C" entries and retained variables on "type B" entries by permuting the adaptation subsets of the levels retained and the subsets of adaptation of the sum levels shown in Figure 2.
The adaptation subsets of the retained levels and the sum levels shown in FIG. 2 each include two identical adaptation dipoles, one for the variable and the other for its complement. These four dipoles include a current generator consisting of a resistor r3, r4, r5 or r6, connected to ground, and a transistor T3, T4, T5 or T6. These four transistors receive on their
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bases the reference voltage Vrefl. The currents of these four dipoles and of the first two subsets d and P are therefore adjustable simultaneously.
The third subset, allowing the adaptation of the sum logic levels, has its first dipole consisting of the current generator, resistor r3 in series with transistor T3, connected to two transistors T3S and T5S, in series, having their base connected to their collector, and which lower the potential of the logical level of the sum. Binary control of the current in this dipole is carried out by the TIS transistor controlled by the complemented primary sum variable and placed between the two transistors
T3S, T5S and power. The output S'at suitable level is constituted by the common point between the transistor T5S and the transistor T3, that is to say here by the collector of the transistor T3.
The second dipole of this subset consists of the resistor r4, the transistor T4, the pair of transistors T4S, T6S, in series, these transistors having their base connected to the collector, and the transistor T2S, the base of which is controlled by the primary binary variable S provided by the first subset. The new sum output S is constituted by the collector of transistor T4.
The fourth sub-assembly allowing the adaptation of the logical levels of restraint to its first dipole consisting of the resistor r5 in series with the transistor T5 and with the transistor TIR controlled by the primary binary variable of restrained restraint R provided by the second sub- together p. The new output R′ is constituted by the collector of transistor T5. The second dipole is made up of the resistor r6 in series with the transistor T6 and with the transistor T2R controlled by the primary binary retaining variable R supplied by the second subset.
The new retaining outlet R’ is constituted by the
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collector of transistor T6.
FIG. 3 represents a simplified variant of the cell shown in FIG. 2, in which the AND gate P has not been integrated. The two differential pairs TlX, T2X, and TlY, TlV of the first subset and the two differential pairs T2X, T4V and T2Y, T3V of the second subset have each been replaced by a single differential pair: the differential pair T1A, T2A for the first subset which works out the sum and the differential pair T3A, T4A for the second subset which works out the carry. The two odd transistors T1A and T3A have their base controlled by the binary variable A and the two even transistors T2A and T4A have their base controlled by the complement A of the binary variable A.
The AND gate making it possible to produce partial products of the XY type not being integrated here, it will be necessary to form this variable A and its complement A using an independent external circuit performing the function A = XY and also providing the complement A = XY. The practical realization of such a logic function is well known, whatever the type of technology used, and will not be described here.
FIG. 4 represents an addition cell with three inputs and two outputs similar to that represented in FIG. 3 but using MOS transistors. It is not necessary in this type of technology to use third and fourth sub-assemblies making it possible to adapt the logic levels. The binary variables provided at the output can be used as such to attack another addition cell. In addition, the first and second sub-assemblies are here supplied with voltage and the current generators Tl, rl and T2, r2 have therefore been eliminated.
It is no longer a question here of a different pair operation.
EMI11.1
tial but it is carried out at each level an orientation 1
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with grounding, that is to say logic level 0 on one side and logic level 1 on the other, or vice versa. In each pair of transistors, one of them has its gate controlled by the variable and the other has its gate controlled by the complement of this variable. However, this type of technology allows the two transistors to be controlled by the same variable, the complementing being carried out at the level of the transistors using a p-type transistor and the other of the n-type. It will therefore be possible to receive only the binary variables A, B and C and not their complement.
However, the cell provides the R and S output variables and their complement.
Although the present invention has been described in the context of specific examples, it is clear that it is not limited to said examples and that it is capable of modification or variant without departing from its field.