DEMANDE D'UN DEUXIEME BREVET DE PERFECTIONNEMENT AU BREVET
BELGE N[deg.] 893 274 DEPOSE LE 24 MAI 1982 POUR :
COMPENSATEUR D'ECHO REGLABLE
La présente invention revendique la priorité d'une demande de brevet déposée en Allemagne (Rép.Féd.) le 6 mars 1982 sous le N[deg.] P 32 08 214.2 au nom de : STANDARD ELEKTRIK LORENZ, Aktiengesellschaft.
L'invention se rapporte à un système tel qu'établi dans le préambule de la première revendication et comprenant des moyens réglables pour compenser les échos.
Un tel système est connu de Frequenz, 34 (1980), No 2, février 1980, pages 40 à 45.
Suivant cette publication, le nombre de périodes d'horloge sur lesquelles le dispositif d'adaptation calcule les sommes de la corrélation est égal à une valeur prédéterminée G. Les coefficients des filtres sont ajustés après le calcul des sommes de corrélation, c'est-à-dire après le même nombre G
de périodes d'horloge. Il est signalé que le dispositif adaptateur décrit présente le désavantage d'une adaptation lente pour le filtre numérique. Comme seule possibilité d'augmenter cette vitesse, un dispositif d'adaptation est donné qui calcule également les sommes de corrélation pour
un nombre prédéterminé G de périodes d'horloge, mais qui ajuste les coefficients du filtre après chaque période. Cependant,
ce dispositif d'adaptation présente l'inconvénient de nécessiter une quantité appréciable de mémoire.
Il s'ensuit que le but de l'invention est de fournir un système du type mentionné en premier lieu qui est capable d'une adaptation relativement rapide sans nécessitera cette
fin une capacité d'emmagasinage additionnelle.
Ce but est atteint par les moyens établis dans la première revendication. Des développements de l'invention apparaissent des sous-revendications.
L'invention sera maintenant expliquée en plus de détails par un example se référant aux dessins accompagnant
la description détaillée qui fait suite et dans lesquels:
La Fig. 1 est un diagramme sous forme de blocs montant la partie essentielle du compensateur d'écho permettant le réglage suivant l'invention;
La Fig. 2 montre les formes d'ondes des principaux signaux d'horloge et de commande, et
La Fig. 3 montre des détails du circuit de commande
de la Fig . 1.
Cette dernière montre un filtre numérique adaptatif
et le dispositif pour en adapter les coefficients. Dans l'exemple présent, le filtre numérique est un filtre transversal consistant en une ligne de délai 20 à 16 dérivations, un multiplexeur
21, une mémoire de coefficients22 et un accumulateur de convolution 23, qui fournit pour chaque valeur d'entrée numérique S , une valeur de sortie de filtre numérique sous la forme d'une somme de convolution
<EMI ID=1.1>
de la façon connue.
Les coefficients Ci pour constituer la somme de convolution sont emmagasinés dans la mémoire de coefficients 22; pour
16 coefficients ayant chacun 12 éléments binaires, cette mémoire de lecture/écriture a une capacité de 16 x 12 éléments
<EMI ID=2.1>
somme de convolution, sont les valeurs de dérivation de la ligne de délai reçues en séquence du multiplexeur 21. La séquence des éléments binaires d'entrée Sn est décalée à travers la ligne de délai 20 à deux fois le taux des éléments binaires(2/T�. Une période d'échantillonnage est ainsi égale à la moitié d'une période d'éléments binaires T et le multi-
<EMI ID=3.1> pendant chaque période d'échantillonnage. A cette fin, un signal d'horloge TM, dont la fréquence est 16 fois la fréquence d'échantillonnage, est appliqué au multiplexeur.
<EMI ID=4.1>
cummulateur de convolution 23 pendant une période d'échantillonnage, les 16 coefficients sont lus de la mémoire de coefficients
22 au taux d'horloge TM du multiplexeur. Ceci est accompli comme suit :
Les adresses de mémoire, dont chacune spécifie la position d'un coefficient Ci et qui sont appliquées à une entrée d'adresse AM (4 éléments binaires) de la mémoire de coefficients, sont augmentées au taux d'horloge TM du multiplexeur. Aussi
<EMI ID=5.1>
désigné par cette adresse est appliqué à travers un accumulateur d'adaptation 24 à l'entrée de coefficient de l'accumulateur
de convolution 24 et ré-inscrit dans la mémoire de coefficients
22 sous la même adresse à travers une ligne connectant la sortie de l'accumulateur d'adaptation 24 à l'entrée de la mémoire de coefficients 22. L'inversion nécessaire de la mémoire de coefficients 22 de "lecture" à "écriture" est effectuée par un signal de lecture,qui est appliqué à une entrée de commande de lecture TR, et un signal d'écriture appliqué à une entrée de commande d'écriture TW. Les deux signaux ont tous deux la fréquence du signal d'horloge du multiplexeur et leurs phases sont retardées de telle sorte l'une par rapport à l'autre que
la mémoire de coefficients est commutée d'abord sur "lecture" et ensuite sur "écriture" pendant chaque adresse appliquée.
Que les coefficients soient adaptés ou qu'ils demeurent les mêmes pendant leur passage à travers l'accumulateur d'adaptation
24 dépend de l'état d'un signal de commande L qui est appliqué
à une entrée de commande L et autorise la seconde entrée de l'accumulateur d'adaptation 24 qui est connectée à la sortie d'une mémoire de valeurs d'adaptation 25, seulement si les coefficients doivent être adaptés. Les intervalles de temps auxquels le signal de commande L cause l'adaptation des coefficients sont déterminés par le dispositif d'adaptation qui sera expliqué dans ce qui suit.
Tout d'abord il doit être signalé qu'à la Fig. 1,
les lignes qui sont des bus sur lesquels plusieurs éléments binaires sont transférés en parallèle sont marquées par un
trait oblique associé à un chiffre qui spécifie le nombre d'éléments binaires transférés en parallèle.
Suivant le principe d'un compensateur d'écho conventionnel, qui ne doit pas être expliqué ici, le système de commande automatique est calculé pour adapter les coefficients du filtre afin de minimiser la grandeur d'un signal d'erreur e (t) .
Un signal continu sgn e(t), qui représente l'information de signe du signal d'erreur , est échantillonné dans un dispositif d'échantillonnage et de maintien 26 et ses valeurs d�échantillonnage sgn en sont appliquées ensuite vers l'une des deux entrées de signaux d'un corrélateur 27 dont l'autre entrée de
<EMI ID=6.1>
provenant de la sortie du multiplexeur. De même que pour les lignes de délai 20, le dispositif d'échantillonnage et de maintien est opéré au taux d'échantillonnage TA. Le corrélateur 27 est opéré au taux d'horloge TM du multiplexeur et forme 16
<EMI ID=7.1>
d'échantillonnage. Avec chaque impulsion du signal d'horloge TM du multiplexeur, le corrélateur 27 fournit un produit
<EMI ID=8.1>
de signaux d'un accumulateur de corrélation 28 dont l'autre entrée de signal est connectée à la sortie d'un tampon 29 par l'intermédiaire d'un bus à 8 éléments binaires. Ce tampon contient 16 cellules chacune capable d'emmagasiner 8 éléments binaires et sert à emmagasiner 16 totaux intermédiaires pendant le calcul des 16 sommes de corrélation requises pour adapter les 16 coefficients. Le tampon est commandé de telle sorte que les totaux intermédiaires sont lus successivement au taux d'horloge TM du multiplexeur et transférés à l'autre entrée de signal de l'accumulateur de corrélation 28. Ce dernier ajoute
<EMI ID=9.1>
intermédiaire et fournit le nouveau total intermédiaire sur une ligne de sortie (bus à 8 éléments binaires en parallèle)*
à l'entrée du tampon 29. Là le nouveau total intermédiaire remplace le total antérieur dans la même cellule. L'augmentation nécessaire des adresses de mémoire et le transfert du tampon de "lecture" à "écriture" sont effectués par le signal de lecture TR, le signal d'écriture TW, et l'adresse appliquée
<EMI ID=10.1>
décrit en relation avec la mémoire de coefficients 22 . Après que tous les 16 totaux intermédiaires dans l'accumulateur de corrélation ont ainsi été augmentés ou diminués pendant chaque période d'échantillonnage, un nouveau cycle commence dans lequel
<EMI ID=11.1>
aux totaux intermédiaires correspondants de la même manière.
Ainsi, les sommes de corrélation 2: (sgn e ).S
n n n-i
sont calculées pour tous les 16 coefficients Ci sur plusieurs périodes d'échantillonnage jusqu'à ce que l'on appelle un signal d'adaptation N apparaisse à une entrée de commande de l'accumulateur de corrélation; ce signal termine le calcul
des sommes de corrélation et initie le processus d'adaptation.
Avant que l'on explique la génération du signal d'adaptation N, la séquence des opérations de l'adaptation des coefficients sera décrite. On doit déjà mentionner ici cependant que le signal d'adaptation du niveau positif N qui détermine l'instant et la durée d'adaptation, est généré de façon à coincider de façon précise dans le temps avec une période d'élément binaire . Pour la durée de la période d'élément binaire pendant laquelle le signal d'adaptation N est au niveau positif, il bloque l'entrée de l'accumulateur de corrélation connectée au corrélateur 27 et la sortie connectée au tampon 29, et ouvre une sortie connectée à un circuit logique
30, dont la sortie est bloquée pendant le temps restant.
Pendant la période d'échantillonnage suivante, c'est-à-dire pendant la première moitié de la période d'adaptation,
les totaux intermédiaires contenus dans le tampon 29 passent successivement à travers l'accumulateur de corrélation sans
être modifiés, et sont fournis delà,à travers le circuit logique
30,vers l'entrée de la mémoire de valeur d'adaptation 31.
Le circuit logique dérive une valeur d'adaptation à deux éléments binaires pour chaque somme de corrélation. Un des éléments indique si oui ou non le coefficient respectif doit être
adapté et l'autre si le coefficient doit être augmenté ou diminué d'une unité. Ce dernier élément binaire dépend du
signe de la somme de corrélation. Pendant la première moitié
de la période d'adaptation, un signal d'écriture Sch est appliqué à une entrée de commande de la mémoire de valeurs d'adaptation 31 de telle sorte que 16 valeurs d'adaptation sont incrites dans la mémoire en séquence. A cette fin, l'adresse appliquée à l'entrée d'adresse AM de cette mémoire est augmentée au taux d'horloge du multiplexeur. Pendant la seconde moitié de la période d'adaptation, c'est-à-dire pendant la période d'échantillonnage suivant le temps d'écriture, un
signal de lecture 1 est appliqué à une seconde entrée de commande de la mémoire 31, de telle sorte que les valeurs d'adaptation emmagasinées sont lues pendant cette période d'échantillonnage au taux d'horloge du multiplexeur. Comme mentionné ci-dessus, le signal de lecture L permet l'entrée de la valeur d'adaptation de l'accumulateur d'adaptation 24 seulement
pendant cette période d'échantillonnage,rendant ainsi possible l'adaptation des coefficients Ci sur base des valeurs d'adaptation. A la fin de cette période d'échantillonnage, le signal de lecture L et le signal d'adaptation N disparaissent simultanément. Comme la sortie de l'accumulateur de corrélation connectée à l'entrée du tampon 29 est bloquée pendant l'adaptation, toutes les positions de mémoire sont sur-
inscrites avec des valeurs zéro pendant l'adaptation, de
telle sorte qu'après l'achèvement de ce processus, le calcul
des nouvelles sommes de corrélation commence de nouveau à
zéro. Il continue jusqu'à ce que le signal d'adaptation
N retourne au niveau logique 1 et initie l'adaptation suivante.
Les intervalles de temps pendant les adaptations de coefficient sont déterminés par un circuit de surveillance
32 et un circuit de commande 33, dont l'opération sera maintenant expliquée à l'aide de la Fig. 2.
L'entrée du circuit de surveillance 32,de même que
celle du tampon 29, est connectée à la sortie de l'accumulateur de corrélation 28 et reçoit chaque total intermédiaire qui est calculé. Quant un total intermédiaire atteint une valeur prédéterminée M, le circuit de surveillance fournit une impulsion de commande ST au circuit de commande qui produit alors
le signal d'adaptation N au début de la prochaine période d'élément binaire . Le cycle courant pendant lequel un total intermédiaire arbitraire atteint la valeur M est ainsi achevé avant que l'adaptation ne commence. Si le circuit de surveillance ne réagit pas après un nombre prédéterminé G de périodes d'éléments binaires, c'est-à-dire si le circuit de commande
33 ne reçoit pas d'impulsion de commande ST, il produit le signal d'adaptation N à la fin de ces G périodes d'éléments binaires.
De cette manière, les intervalles de temps pour lesquels les coefficients du filtre sont adaptés dépendent du développement des sommes de corrélation. Pendant une corrélation intensive, c'est-à-dire au début du processus de contrôle, où le signal d'erreur en est toujours fortement influencé par le signal transmis s , les sommes de corrélation augmentent beaucoup plus rapidement (dans le sens positif ou négatif)
que pendant une faible corrélation. Le système de commande automatique des présents moyens assure par conséquent une adaptation rapide pendant une corrélation intensive et une adaptation précise pendant une corrélation faible en calculant, dans le dernier cas, les sommes de corrélation sur un grand nombre G (par exemple 4 096) de périodes d'éléments binaires.
Ces signaux d'horloge appliqués au circuit de commande
33 sont l'horloge du taux d'éléments binaires TB (par exemple
80 kHz, Fig. 2) et un signal de chronométrage de base TG ayant une fréquence considérablement plus élevée (par exemple
10,24 MHz), dont une unité de chronométrage (non montrée) dérive notamment, l'horloge du taux des éléments binaires
TB, le signal d'échantillonnage TA (Fig. 2), le signal de chronométrage du multiplexeur TM, le signal d'écriture TW,
le signal de lecture TR et les impulsions d'horloge représentant les adresses AM. Outre le signal d'adaptation N, le circuit
de commande 33 fournit le signal d'écriture Sch et le signal
de lecture L.
Une réalisation du circuit de commande 33 sera maintenant expliquée à l'aide de la Fig. 3.
Un compteur 34 qui est opéré au taux d'horloge de base TG, a son côté sortie connecté par plusieurs lignes parallèles à un circuit décodeur 35, qui est calculé pour fournir
des signaux de sortie pour des comptages prédéterminés correspondant à des intervalles de temps donnés à partir d'un comptage zéro. Ainsi, un signal apparaît à la sortie TO du circuit de décodage pour le comptage 0, tandis que la sortie T3 fournit
un signal pour un comptage correspondant à une durée de G périodes d'éléments binaires (par exemple G = 4 096). Le signal apparaissant en T3 est appliqué à travers une porte OU 36 à une entrée de remise à zéro RS du compteur 34 et rétablit ce dernier après G périodes d'éléments binaires au plus tard. Pour un comptage correspondant à la durée d'une période
<EMI ID=12.1>
un signal qui est appliqué à l'entrée de remise à zéro d'une bascule FF2. Cette dernière a son entrée de déclenchement connectée à TO, de telle sorte que sa sortie Q fournit un signal qui passe à l'état logique 1 chaque fois que le compteur est remis à zéro, et demeure à ce niveau pour la durée d'une période d'un élément binaire. Ceci constitue le signal d'adaptation N décrit ci-dessus. Une sortie Tl du circuit décodeur fournit un signal pour un comptage correspondant à la durée d'une demi- période d'éléments binaires. Cette sortie est connectée à l'entrée de remise à zéro d'une bascule FF1 et
à l'entrée de déclenchement d'une bascule FF3. La bascule FF1 est déclenchée par le signal de sortie TO, et la bascule FF3 est remise à zéro par un signal de sortie T2. Par conséquent, le signal d'écriture Sch et le signal de lecture L montrés
à la Fig. 2 apparaissent aux sorties Q respectives de FF1 et de FF3.
Pour permettre une adaptation dépendant de la corrélation, la seconde entrée de la porte OU 36 reçoit un signal
qui est provoqué par les impulsions de commande ST fournies
par le circuit de surveillance 32 (Fig. 1) comme décrit cidessus. Puisque ces impulsions , suite à leur. caractère aléatoire , ne coincident pas avec le début d'une période d'horloge, la remise à zéro du compteur 34 après l'apparition d'une impulsion de commande est retardée jusqu'au début de la période d'horloge suivante. Ceci est accompli à l'aide d'une bascule FF4 qui est déclenchée lors de lapparition d'une impulsion de commande et a sa sortie Q connectée à l'une des
deux entrées d'une porte ET 37. L'autre entrée reçoit l'horloge TB au taux des éléments binaires (Fig. 2) et sa sortie est couplée à une entrée de la porte OU 36. Comme montré à la Fig. 2, le compteur 34 sera ainsi remis à zéro pour initier un processus d'adaptation lorsque le flanc avant de l'horloge au taux des éléments binaires apparaît après qu'une impulsion de commande ST est survenue pendant la période d'échantillonnage précédente, ou lorsque G périodes d'éléments binaires se sont écoulées. La bascule FF4 est remise à zéro lors du flanc arrière de l'horloge TB au taux des éléments binaires.
Finalement, on doit signaler que l'invention décrite ci-dessus n'est pas uniquement applicable aux compensateurs d'échos ayant un dispositif d'adaptation qui est utilisé pour tous les coefficients et qui est opéré en multiplex en division dans le temps. Si le taux des éléments binaires devant être traités est tellement élevé que les composants disponibles
sont trop lents pour un multiplexage à division dans le temps, un système de commande séparé calculant la somme de corrélation pour plusieures périodes d'éléments binaires sera prévu pour chaque coefficient. Dans ce cas, un circuit de surveillance serait prévu pour chaque coefficient et chaque impulsion de commande pour chaque circuit de surveillance initierait l'adaptation simultanée de tous les coefficients subséquents dans les circuits d'adaptation individuels par l'intermédiaire d'un circuit logique.
Quoique les principes d'invention aient été décrits ci-dessus en se référant à des exemples particuliers, il est bien entendu que cette description est faite seulement à titre d'exemple et ne constitue aucunement une limitation de la portée de l'invention.
APPLICATION FOR A SECOND PATENT ON PATENT DEVELOPMENT
BELGE N [deg.] 893 274 FILED ON MAY 24, 1982 FOR:
ADJUSTABLE ECHO COMPENSATOR
The present invention claims priority from a patent application filed in Germany (Fed. Rep.) On March 6, 1982 under N [deg.] P 32 08 214.2 in the name of: STANDARD ELEKTRIK LORENZ, Aktiengesellschaft.
The invention relates to a system as established in the preamble to the first claim and comprising adjustable means for compensating for echoes.
Such a system is known from Frequenz, 34 (1980), No 2, February 1980, pages 40 to 45.
According to this publication, the number of clock periods over which the adaptation device calculates the sums of the correlation is equal to a predetermined value G. The coefficients of the filters are adjusted after the calculation of the sums of correlation, that is to say ie after the same number G
clock periods. It is pointed out that the adapter device described has the disadvantage of slow adaptation for the digital filter. As the only possibility of increasing this speed, an adaptation device is given which also calculates the correlation sums for
a predetermined number G of clock periods, but which adjusts the coefficients of the filter after each period. However,
this adaptation device has the drawback of requiring an appreciable amount of memory.
It follows that the object of the invention is to provide a system of the type mentioned above which is capable of relatively rapid adaptation without requiring this.
end additional storage capacity.
This object is achieved by the means established in the first claim. Developments of the invention appear from the subclaims.
The invention will now be explained in more detail by an example referring to the accompanying drawings.
the detailed description which follows and in which:
Fig. 1 is a block diagram showing the essential part of the echo canceller allowing the adjustment according to the invention;
Fig. 2 shows the waveforms of the main clock and control signals, and
Fig. 3 shows details of the control circuit
of Fig. 1.
The latter shows an adaptive digital filter
and the device for adapting the coefficients. In the present example, the digital filter is a transversal filter consisting of a delay line 20 to 16 leads, a multiplexer
21, a coefficient memory 22 and a convolution accumulator 23, which provides for each digital input value S, a digital filter output value in the form of a convolution sum
<EMI ID = 1.1>
in the known way.
The coefficients Ci to constitute the sum of convolution are stored in the memory of coefficients 22; for
16 coefficients each having 12 binary elements, this read / write memory has a capacity of 16 x 12 elements
<EMI ID = 2.1>
sum of convolution, are the delay line derivation values received in sequence from the multiplexer 21. The sequence of the input binary elements Sn is shifted through the delay line 20 to twice the rate of the binary elements (2 / T � A sampling period is thus equal to half a period of binary elements T and the multi-
<EMI ID = 3.1> during each sampling period. To this end, a clock signal TM, the frequency of which is 16 times the sampling frequency, is applied to the multiplexer.
<EMI ID = 4.1>
convolution accumulator 23 during a sampling period, the 16 coefficients are read from the coefficient memory
22 at the clock rate TM of the multiplexer. This is accomplished as follows:
The memory addresses, each of which specifies the position of a coefficient Ci and which are applied to an address entry AM (4 binary elements) of the coefficient memory, are increased at the clock rate TM of the multiplexer. As well
<EMI ID = 5.1>
designated by this address is applied through an adaptation accumulator 24 to the coefficient input of the accumulator
convolution 24 and rewritten in the coefficient memory
22 under the same address through a line connecting the output of the adaptation accumulator 24 to the input of the coefficient memory 22. The necessary inversion of the coefficient memory 22 from "read" to "write" is performed by a read signal, which is applied to a read control input TR, and a write signal applied to a write control input TW. The two signals both have the frequency of the clock signal of the multiplexer and their phases are delayed so as to each other that
the coefficient memory is switched first to "read" and then to "write" during each address applied.
Whether the coefficients are adapted or whether they remain the same during their passage through the adaptation accumulator
24 depends on the state of a control signal L which is applied
to a control input L and authorizes the second input of the adaptation accumulator 24 which is connected to the output of an adaptation value memory 25, only if the coefficients have to be adapted. The time intervals at which the control signal L causes the adaptation of the coefficients are determined by the adaptation device which will be explained in the following.
First of all it should be pointed out that in Fig. 1,
lines which are buses on which several bits are transferred in parallel are marked with a
oblique line associated with a number which specifies the number of binary elements transferred in parallel.
Following the principle of a conventional echo canceller, which should not be explained here, the automatic control system is calculated to adapt the coefficients of the filter in order to minimize the magnitude of an error signal e (t).
A continuous signal sgn e (t), which represents the sign information of the error signal, is sampled in a sampling and holding device 26 and its sampling values sgn are then applied towards it. one of the two signal inputs of a correlator 27 of which the other input of
<EMI ID = 6.1>
from the output of the multiplexer. As with the delay lines 20, the sampling and holding device is operated at the sampling rate TA. The correlator 27 is operated at the clock rate TM of the multiplexer and forms 16
<EMI ID = 7.1>
sampling. With each pulse of the clock signal TM of the multiplexer, the correlator 27 provides a product
<EMI ID = 8.1>
signals from a correlation accumulator 28, the other signal input of which is connected to the output of a buffer 29 via an 8-bit bus. This buffer contains 16 cells each capable of storing 8 binary elements and is used to store 16 intermediate totals during the calculation of the 16 correlation sums required to adapt the 16 coefficients. The buffer is controlled so that the intermediate totals are successively read at the clock rate TM of the multiplexer and transferred to the other signal input of the correlation accumulator 28. The latter adds
<EMI ID = 9.1>
intermediate and provides the new intermediate total on an output line (bus with 8 binary elements in parallel) *
at the entry of buffer 29. There the new intermediate total replaces the previous total in the same cell. The necessary increase in memory addresses and the transfer of the buffer from "read" to "write" are carried out by the read signal TR, the write signal TW, and the address applied.
<EMI ID = 10.1>
described in relation to the memory of coefficients 22. After all 16 intermediate totals in the correlation accumulator have thus been increased or decreased during each sampling period, a new cycle begins in which
<EMI ID = 11.1>
to the corresponding intermediate totals in the same way.
Thus, the correlation sums 2: (sgn e) .S
n n n-i
are calculated for all 16 coefficients Ci over several sampling periods until an adaptation signal N is called appears at a control input of the correlation accumulator; this signal ends the calculation
correlation sums and initiates the adaptation process.
Before the generation of the adaptation signal N is explained, the sequence of operations for the adaptation of the coefficients will be described. It should already be mentioned here, however, that the adaptation signal of the positive level N which determines the instant and the duration of adaptation, is generated so as to coincide precisely in time with a binary element period. For the duration of the bit element period during which the adaptation signal N is at the positive level, it blocks the input of the correlation accumulator connected to the correlator 27 and the output connected to the buffer 29, and opens an output connected to a logic circuit
30, the output of which is blocked for the remaining time.
During the next sampling period, i.e. during the first half of the adaptation period,
the intermediate totals contained in buffer 29 pass successively through the correlation accumulator without
be modified, and are supplied thereafter, through the logic circuit
30, to the input of the adaptation value memory 31.
The logic circuit derives an adaptation value to two binary elements for each correlation sum. One of the elements indicates whether or not the respective coefficient must be
adapted and the other if the coefficient must be increased or decreased by one. This last bit depends on the
sign of the correlation sum. During the first half
of the adaptation period, a write signal Sch is applied to a control input of the adaptation value memory 31 so that 16 adaptation values are written to the memory in sequence. To this end, the address applied to the AM address input of this memory is increased at the clock rate of the multiplexer. During the second half of the adaptation period, that is to say during the sampling period following the writing time, a
read signal 1 is applied to a second control input of memory 31, so that the stored adaptation values are read during this sampling period at the clock rate of the multiplexer. As mentioned above, the read signal L allows the input of the adaptation value of the adaptation accumulator 24 only
during this sampling period, thus making it possible to adapt the coefficients Ci based on the adaptation values. At the end of this sampling period, the read signal L and the adaptation signal N disappear simultaneously. As the output of the correlation accumulator connected to the input of buffer 29 is blocked during the adaptation, all the memory positions are over
entered with zero values during adaptation, from
so that after the completion of this process, the calculation
new correlation sums starts again at
zero. It continues until the adaptation signal
N returns to logic level 1 and initiates the next adaptation.
The time intervals during the coefficient adjustments are determined by a monitoring circuit
32 and a control circuit 33, the operation of which will now be explained with the aid of FIG. 2.
The input of the monitoring circuit 32, as well as
that of the buffer 29 is connected to the output of the correlation accumulator 28 and receives each intermediate total which is calculated. When an intermediate total reaches a predetermined value M, the monitoring circuit supplies a control pulse ST to the control circuit which then produces
the adaptation signal N at the start of the next bit element period. The current cycle during which an arbitrary intermediate total reaches the value M is thus completed before the adaptation begins. If the monitoring circuit does not react after a predetermined number G of binary element periods, i.e. if the control circuit
33 does not receive a control pulse ST, it produces the adaptation signal N at the end of these G periods of binary elements.
In this way, the time intervals for which the filter coefficients are adapted depend on the development of the correlation sums. During an intensive correlation, i.e. at the start of the control process, where the error signal is always strongly influenced by the transmitted signal s, the correlation sums increase much more rapidly (in the positive direction or negative)
only during a weak correlation. The automatic control system of the present means therefore ensures rapid adaptation during an intensive correlation and precise adaptation during a weak correlation by calculating, in the latter case, the correlation sums over a large number G (for example 4096) of binary element periods.
These clock signals applied to the control circuit
33 are the bit rate TB clock (for example
80 kHz, Fig. 2) and a basic timing signal TG having a considerably higher frequency (for example
10.24 MHz), from which a timing unit (not shown) derives in particular, the clock from the rate of the binary elements
TB, the sampling signal TA (Fig. 2), the timing signal of the multiplexer TM, the write signal TW,
the read signal TR and the clock pulses representing the AM addresses. In addition to the adaptation signal N, the circuit
control 33 provides the write signal Sch and the signal
of reading L.
An embodiment of the control circuit 33 will now be explained with the aid of FIG. 3.
A counter 34 which is operated at the basic clock rate TG, has its output side connected by several lines parallel to a decoder circuit 35, which is calculated to provide
output signals for predetermined counts corresponding to given time intervals from a zero count. Thus, a signal appears at the output TO of the decoding circuit for counting 0, while the output T3 provides
a signal for a count corresponding to a duration of G periods of binary elements (for example G = 4096). The signal appearing in T3 is applied through an OR gate 36 to a reset input RS of counter 34 and restores the latter after G periods of binary elements at the latest. For a count corresponding to the duration of a period
<EMI ID = 12.1>
a signal which is applied to the reset input of a flip-flop FF2. The latter has its trigger input connected to TO, so that its output Q provides a signal which goes to logic state 1 each time the counter is reset to zero, and remains at this level for the duration of one period of a binary element. This constitutes the adaptation signal N described above. An output T1 of the decoder circuit provides a signal for a counting corresponding to the duration of a half-period of binary elements. This output is connected to the reset input of a flip-flop FF1 and
at the trigger input of a FF3 flip-flop. The flip-flop FF1 is triggered by the output signal TO, and the flip-flop FF3 is reset to zero by an output signal T2. Therefore, the write signal Sch and the read signal L shown
in Fig. 2 appear at the respective Q outputs of FF1 and FF3.
To allow an adaptation dependent on the correlation, the second input of the OR gate 36 receives a signal
which is caused by the ST command pulses supplied
via the monitoring circuit 32 (Fig. 1) as described above. Since these impulses, following their. random, do not coincide with the start of a clock period, the resetting of counter 34 after the appearance of a control pulse is delayed until the start of the next clock period. This is accomplished using a FF4 flip-flop which is triggered when a control pulse appears and at its Q output connected to one of the
two inputs of an AND gate 37. The other input receives the clock TB at the rate of the binary elements (Fig. 2) and its output is coupled to an input of the OR gate 36. As shown in Fig. 2, the counter 34 will thus be reset to zero to initiate an adaptation process when the leading edge of the clock at the rate of the binary elements appears after a command pulse ST has occurred during the preceding sampling period, or when G periods of binary elements have passed. The flip-flop FF4 is reset to zero during the trailing edge of the clock TB at the rate of the binary elements.
Finally, it should be noted that the invention described above is not only applicable to echo compensators having an adaptation device which is used for all the coefficients and which is operated in time division multiplex. If the bit rate of the bits to be processed is so high that the components available
are too slow for time division multiplexing, a separate control system calculating the correlation sum for several periods of binary elements will be provided for each coefficient. In this case, a monitoring circuit would be provided for each coefficient and each control pulse for each monitoring circuit would initiate the simultaneous adaptation of all the subsequent coefficients in the individual adaptation circuits via a logic circuit.
Although the principles of the invention have been described above with reference to particular examples, it is understood that this description is made only by way of example and does not in any way constitute a limitation of the scope of the invention.