BE858764A - PROCESS FOR MAKING FIELD-EFFECT TRANSISTOR MEMORY ELEMENTS - Google Patents

PROCESS FOR MAKING FIELD-EFFECT TRANSISTOR MEMORY ELEMENTS

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BE858764A BE2056252A BE2056252A BE858764A BE 858764 A BE858764 A BE 858764A BE 2056252 A BE2056252 A BE 2056252A BE 2056252 A BE2056252 A BE 2056252A BE 858764 A BE858764 A BE 858764A
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Description

       

  "Procédé de d'éléments de mémoire à transistor

  
à effet de champ" La présente invention concerne de façon générale un dispositif de mémoire rémanente à effet ce champ, et son pro-  cédé de réalisation. Plus précisément, elle concerne un tran-

  
 <EMI ID=1.1> 

  
est flottante au point de vue électrique et est isolée par une matière diélectrique à la fois de la partie active du transistor et de sa grille métallique externe.

  
Les mémoires rémanentes sont des dispositifs qui peuvent conserver l'information enregistrée sans' utilisation de sources extérieures d'énergie. Il s'agit habituellement

  
de transistors à effet de champ à grille isolée, modifiés afin que la charge électrique puisse être conservée dans le diélectrique de grille et puisse ainsi provoquer une variation de 

  
 <EMI ID=2.1> 

  
en deux catégories principales, suivant le mécanisme de conservation de la charge. La première catégorie comprend les dispo-

  
 <EMI ID=3.1> 

  
d'énergie profonds à l'interface des diélectriques des deux grilles ou à leur voisinage. Les dispositifs les plus connus

  
 <EMI ID=4.1> 

  
de silicium-bioxyde de silicium-silicium) et MAOS .(métal-oxyde d'aluminium-bioxyde de silicium-silicium). Dans ces dispositifs de la première catégorie, le mécanisme de. conduction utilisé pour le transfert des charges aux emplacements de mémoires, à partir du substrat, est un effet "tunnel". Cet effet a lieu après application d'une impulsion convenable de tension de commande à l'électrode de grille. L'effet tunnel est aussi utilisé pour le retrait des charges des sites de mémorisation, à la position d'origine après application d'une impulsion de tension de commande de polarité opposée à celle qui a été utilisée pour le transfert et la mémorisation initiale des

  
 <EMI ID=5.1> 

  
 <EMI ID=6.1> 

  
 <EMI ID=7.1> 

  
lieu au niveau d'une électrode flottante enfouie dans le diélec-

  
 <EMI ID=8.1> 

  
 <EMI ID=9.1>  

  
Dans un dispositif FAMOS, les charges sont transférées dans la grille flottante par l'injection par avalanche d'électrons provenant d'une jonction de drain polarisée en inverse. L'article de Andrew C. Tickle et Frank M. Wanlass, "Electrically Alterable Nonvolatile Semiconductor Memories", Session 4, 1972 Wescon Technical Papers décrit plus en détail les structures MNOS et  FAMOS.

  
Le transistor MNOS est bien connu. Comme indiqué  précédemment, il comprend essentiellement un transistor à effet

  
de champ à grille isolée avec deux couches distinctes de diélec-  trique de grille. Au cours de l'opération d'écriture, des chargés

  
 <EMI ID=10.1> 

  
diélectrique (c'est-à-dire Si02) qui est contiguë au substrat 

  
de silicium, et sont piégées à l'interface des deux diélectriques

  
 <EMI ID=11.1> 

  
est très mince, son épaisseur étant de 20 à 60 A lorsque les opérations d'écriture et d'effacement doivent être rapides, et 

  
la tension de commande est comprise; centre 25 et 50 V. La densité

  
 <EMI ID=12.1> 

  
 <EMI ID=13.1> 

  
Etant donné les petites quantités de sites de piégeage, seul

  
 <EMI ID=14.1> 

  
face. La densité de courant doit être accrue afin que la capture ces chargessoit plus importante, si bien que la tension d'écri-

  
 <EMI ID=15.1> 

  
mince. Cependant, les oscillations de tension de commande de grande amplitude limitent l'utilité des dispositifs dans de nombreuses applications et peuvent provoquer la dégradation 

  
ou l'usure des dispositifs si bien que ceux-ci perdent leur  aptitude à conserver des charges. De manière analogue, la  formation par croissance d'une couche d'oxyde très mince et  très uniforme est difficile sans trous ou autres défauts '-Ces

  
 <EMI ID=16.1>   <EMI ID=17.1>  <EMI ID=18.1> 

  
 <EMI ID=19.1> 

  
 <EMI ID=20.1> 

  
Un autre dispositif connu.du type général décrit précédemment est le transistor à effet de champ à double grille,

  
 <EMI ID=21.1> 

  
sépare la grille flottante du substrat dans ce dispositif est suffisamment mince pour que les charge puissent la traverser

  
 <EMI ID=22.1>  <EMI ID=23.1>  effet tunnel vers le substrat lors de l'opération d'effacement.

  
 <EMI ID=24.1> 

  
 <EMI ID=25.1> 

  
très mince a uniforme et de bonne qualité entre.la grille flottante et le substrat, et les petites piqûres, et autres imper-

  
 <EMI ID=26.1> 

  
 <EMI ID=27.1> 

  
 <EMI ID=28.1> 

  
 <EMI ID=29.1> 

  
 <EMI ID=30.1> 

  
 <EMI ID=31.1> 

  
 <EMI ID=32.1> 

  
 <EMI ID=33.1>   <EMI ID=34.1> 

  
positif dont la structure est analogue à celle du dispositif décrit dans le brevet précité des Etats-Unis d'Amérique

  
 <EMI ID=35.1> 

  
qui, lorsqu'elle est convenablement polarisée par rapport au substrat, peut provoquer un claquage par avalanche dans la grille flottante et peut chasser toutes les charges conservées. dans le cas de ce dernier dispositif, l'information écrite dans la grille flottante par conservation d'électrons, peut être effacée électriquement. La figure 2 du présent mémoire, décrite plus en détail dans la suite, est une coupe d'une telle structure., Parmi les restrictions imposées par une telle struc-

  
 <EMI ID=36.1> 

  
 <EMI ID=37.1> 

  
tion d'écriture, la nécessité de la réalisation de la grille flottante en matière semi-conductrice, et la nécessité d'une faible concentration déterminée d'impuretés dans la grille flottante.

  
L'invention concerne un dispositif de mémoire rémanente à effet de champ et sa réalisation, présentant la

  
 <EMI ID=38.1> 

  
des dispositifs utilisés de façon analogue, mais ne présentant pas de nombreux inconvénients des structures commues.

  
 <EMI ID=39.1> 

  
 <EMI ID=40.1> 

  
 <EMI ID=41.1>  <EMI ID=42.1>  <EMI ID=43.1> 

  
de grille flottante est disposée entre les régions de source

  
 <EMI ID=44.1> 

  
 <EMI ID=45.1> 

  
 <EMI ID=46.1>   <EMI ID=47.1> 

  
la grille flottante et le corps semi-conducteur.

  
Le corps semi-conducteur sur lequel est construite

  
la structure précitée peut être en une seule matière semiconductrice, par exemple du silicium massif, ou en matière semi-conductrice comprenant du silicium sur une matière isolante telle que le saphir. Le mécanisme de transport de charges de cette structure est soit un effet tunnel soit une inject-ion par avalanche. Le dispositif selon l'invention a une faible section dans le premier diélectrique, l'épaisseur du diélectrique

  
étant suffisamment faible pour que les charges puissent le traverser par effet tunnel et puissent atteindre la grille flottante après application d'une tension convenable de commande au. second diélectrique de grille. Etant donné la nature conductrice de la grille flottante, les charges qu'elle atteint

  
se répartissent uniformément sur toute la surface de l'électrode.,  Les charges y restent car elles ne peuvent pas revenir à leur position d'origine même après la fin de l'application de la tension de commande. Au cours de l'opération d'effacement, ces charges peuvent revenir par effet tunnel vers la partie active du transistor par application à une seconde électrode de grille d'une tension de commande dont la polarité est opposée à celle qui a été utilisée pour l'écriture. En conséquence, le disposi-

  
 <EMI ID=48.1> 

  
mais la grille flottante permet le piégeage et la Mémorisation de charges qui correspondent à un multiple élevé des charges

  
 <EMI ID=49.1> 

  
classique.. En outre, comme la mince couche d'oxyde forcée une partie relativement petite de l'ensemble du diélectrique de grille} sa fabrication. sans défauts et avec des rendements élevés est relativement,.facile..; 

  
 <EMI ID=50.1> 

  
 <EMI ID=51.1> 

  
 <EMI ID=52.1> 

  
 <EMI ID=53.1>   <EMI ID=54.1> 

  
En conséquence, ce diélectrique affecte la transconductance d'une petite partie seulement de la largeur du canal et son effet sur le courant de lecture est minimal. Le temps de retenue, dans un dispositif selon l'invention, est aussi supérieur à celui d'un dispositif classique étant donné que les charges ont une plus faible section pour le retour par effet tunnel. Cette structure donne aussi une grande souplesse de

  
 <EMI ID=55.1> 

  
caractéristiques de vitesse d'écriture et/ou d'effacement d'une part et de temps de retenue d'autre part. La sélection peut être réalisée par réglage du rapport de la section totale de

  
 <EMI ID=56.1> 

  
Un autre mécanisme de transport de charges qui peut 

  
 <EMI ID=57.1> 

  
Elle a lieu au cours d'un claquage en inverse de la jonction

  
de drain avec application d'une tension de polarisation d'ampli-

  
 <EMI ID=58.1> 

  
(positive dans le cas d'injection d'électrons par avalanche)., Par exemple, l'application d'une tension positive à la grille

  
 <EMI ID=59.1> 

  
excès de la grille flottante par injection par avalanche à partir de la jonction de drain, et l'application d'une tension négative à la grille de commande permet la réduction du nombre  d'électrons en excès sur la grille flottante, par transmission par tunnel par la petite surface de la mince couche diélectrique. Comme il n'est pas nécessaire que la mince couche diélectrique soit proche de la jonction de drain (car comme

  
 <EMI ID=60.1> 

  
ne nécessite pas une très mince couche diélectrique), le dispositif peut être réalisé afin qre l'écriture ait lieu par injection par avalanche dans une - partie du. diélectrique,. 

  
 <EMI ID=61.1> 

  
 <EMI ID=62.1>  régions différentes du diélectrique. Ensuite, on peut utiliser des tensions plus faibles pour l'écriture par injection par avalanche que pour l'écriture par effet tunnel. Enfin, une polarité de polarisation est utilisée pour les opérations d'écriture et d'effacement. Un inconvénient de l'injection par avalanche à partir d'un claquage dans une jonction est que la rapidité n'est pas aussi grande que celle de l'injection par effet tunnel. Cette caractéristique limite l'utilisation aux  applications dans lesquelles on peut tolérer un.temps d'écriture de 1 ms et plus.

  
Un autre avantage de la structure selon l'invention est qu'elle peut être traitée par mise en oeuvre de la technologie classique métal-oxyde-semi-conducteur MOS.

  
Un autre avantage de l'invention est qu'elle met en oeuvre un même type de charge pour les opérations d'écriture

  
 <EMI ID=63.1> 

  
ment peut croître avec une très faible densité de pièges d'électrons, alors que la densité de pièges de trous peut être supérieure de plusieurs puissances de 10, suivant les paramètres utilisés au cours du cycle d'oxydation thermique. Certains dispositifs connus mettent en oeuvre le transport d'électrons

  
pour l'écriture (ou l'effacement) et le transport de trous

  
pour l'effacement (ou l'écriture) mais ils présentent une dégradation due au piégeage permanent, essentiellement de trous, dans les états de piégeage de l'oxyde. L'invention permet l'écriture et l'effacement par transport d'électrons uniquement, si bien que ce mécanisme de dégradation est rendu minimal.

  
Un autre avantage du dispositif selon l'invention

  
est que, lorsque la mince couche d'oxyde traversée par effet tunnel recouvre les régions très dopées de source ou de drain, le circuit nécessaire à un arrangement de mémoire de grande dimension est considérablement simplifié pour l'adressage sélectif d'emplacements individuels, et une seule polarité de polarisation est nécessaire aux opérations d'écriture, de lecture et d'effacement.. -

  
 <EMI ID=64.1>  

  
une faible tension de commande. Bien que la plus grande partie du présent mémoire décrive des cellules à canal P, les mêmes principes s'appliquent à la fabrication des cellules à canal N.

  
L'invention concerne donc une cellule de mémoire rémanente à effet de champ.

  
Elle concerne aussi une telle cellule de mémoire ayant des vitesses élevées d'écriture et d'effacement, un

  
temps élevé de retenue et une faible tension de commande.

  
Elle concerne aussi un dispositif de mémoire rémanente permettant l'utilisation de l'effet tunnel ou d'une injection par avalanche ou une combinaison de ces deux effets
(c'est-à-dire l'injection par avalanche pour l'écriture et l'effet tunnel pour l'effacement), comme mécanisme de transport de charges, suivant l'application.

  
Elle concerne aussi un dispositif de mémoire rémanente ayant une grille flottante destinée à conserver les charges piégées et un diélectrique de grille qui est rendu épais sélectivement afin qu'il retienne efficacement les charges, 

  
et qui comprend une partie plus mince et plus petite destinée au transport des charges par effet tunnel, vers la grille flottante et à partir de celle-ci. 

  
Elle concerne aussi un procédé très simple et très reproductible de fabrication d'une cellule de mémoire rémanente.

  
Elle concerne aussi une cellule de mémoire rémanente de réalisation très souple-, qui peut fonctionner avec un courant de polarisation d'une polarité quelconque ou des deux polarités, et convenant à de nombreuses applications différentes.

  
Elle concerne aussi un procédé de déplacement de seuil réglé de tension dans une région voulue d'un dispositif

  
à circuit intégré.

  
D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels : <EMI ID=65.1>  <EMI ID=66.1>  la figure 2 est une coupe d'une cellule de mémoire rémanente à effet de champ de, type connu  <EMI ID=67.1>  

  
série de coupes schématiques, une séquence illustrant les étapes les plus importantes du procédé utilisé pour la fabrication d'une cellule de mémoire rémanente à effet de champ selon l'invention ; la figure 4 est une coupe d'un autre mode de réalisation de dispositif selon l'invention ; la figure 5 est une vue en plan d'une cellule de mémoire dont une coupe est représentée sur la figure 3i ; la figure 6 est une vue en plan d'un autre mode de réalisation de dispositif selon l'invention dans lequel la partie de diélectrique de grille de faible épaisseur est formée au-dessus de la région de source et de la région de canal comme dans le mode de réalisation de la figure 5 ;

    la figure 7 est une vue en plan d'un autre mode de réalisation de dispositif selon l'invention dans lequel la partie du diélectrique de grille qui est mince est formée audessus de la jonction de drain et recouvre en partie la^ région de diffusion de drain et la région du canal ; et la figure 8 est une vue en plan d'un autre mode de réalisation de l'invention dans lequel la grille flottante est plus étroite que la région de canal et la région de diélectrique de faible épaisseur est automatiquement alignée sur la grille flottante. <EMI ID=68.1> 

  
effet de champ à canal P de type connu, portant la référence générale 8. La structure comprend un substrat 10 de silicium

  
de type N et deux régions 12 et 14 de type P+ formant les régions de source et de drain respectivement. La cellule comprend aussi une grille flottante 16 d'aluminium ou de silicium polycristallin, un dispositif isolant 18, par exemple Si02, et des contacts métalliques 20 et 22 destinés aux régions de source et de drain respectivement. Le dispositif isolant qui sépare la grille flottante 16 du substrat 10 a une épaisseur

  
o

  
comprise par exemple entre 500 et 1000 A. Les charges sont transférées du substrat à la grille flottante par claquage par avalanche de l'une des deux jonctions PN, la jonction sourcesubstrat ou la jonction drain-substrat. Lorsque le claquage par avalanche a lieu sons tension élevée, appliqué entre la source et le drain, des électrons d'énergie élevée, créés dans la région épuisée de la jonction PN polarisée en inverse, pas-  sent à travers la matière diélectrique de la grille et atteignent la grille flottante sous l'influence du champ électrique marginal de la jonction PN. Les charges sont piégées et conservées dans la grille flottante et ne peuvent pas s'échapper étant donné l'isolement électrique de la grille.

   Le retrait des charges de la grille doit être réalisé par application de rayons- X ou ultraviolets au dispositif ou par traitement à température élevée (par exemple 450[deg.]C). Le brevet précité des Etats-Unis d'Amérique n[deg.] 3 660 819 décrit plus en détail ce dispositif

  
et certaines des limitations de celui-ci ont été indiquées précédemment dans le présent mémoire. Ces limitations sont dues essentiellement à la difficulté relative de la décharge de la grille flottante. Ces dispositifs sont utilisés essentiellement dans les mémoires passives étant donné ces limitations.

  
La figure 2 représente une autre cellule de mémoire à effet de champ de type connu portant la référence générale 28. Cette structure comprend un substrat 30 de silicium de type N

  
et deux régions 32 et 34 de type P formant les régions de

  
source et de drain respectivement. La structure comprend aussi une grille flottante 36 séparée du substrat par une couche isolante 37, par exemple de SiO2, ayant une épaisseur d'environ
500 A. Des charges sont transférées à la grille 36 par claquage par avalanche de l'une des deux jonctions PN, comme dans le dispositif de la figure 1. Les charges peuvent être retirées par des impulsions de polarisation appliquées au substrat 30, par rapport à la seconde grille 38, si bien que le claquage par avalanche apparaît dans la grille flottante qui est chargée.

  
Le brevet précité des Etats-Unis d'Amérique n[deg.] 3 797 000 décrit un tel dispositif et on a indiqué certaines limitations de celui-ci dans le présent mémoire. Ces limitations sont dues essentiellement aux impulsions de tension relativement élevées
(de l'ordre de 50 V) qui sont nécessaires au retrait des charges

  
 <EMI ID=69.1> 

  
densités particulièrement faibles de dopage de la grille flottante qui sont nécessaires pour que le claquage par. avalanche ait lieu et la vitesse relativement faible permise peur les opérations d'écriture et d'effacement. 

  
Les -figures 3a à 3i représentent une série de coupes correspondant à "ne séquence des étapes les plus importantes du procédé qui peut être; utilisé selon l'invention pour la

  
 <EMI ID=70.1> 

  
est utilisé pour l'isolement des régions actives les unes par rapport aux autres. On peut mettre en oeuvre l'invention par

  
 <EMI ID=71.1>  <EMI ID=72.1> 

  
procédé sont également applicable^ que le dispositif soit

  
 <EMI ID=73.1> 

  
 <EMI ID=74.1> 

  
4 représente un dispositif réalisé sur un. substrat isolé, comme décrit plus en détail dans la suite.

  
 <EMI ID=75.1> 

  
 <EMI ID=76.1> 

  
 <EMI ID=77.1> 

  
 <EMI ID=78.1> 

  
 <EMI ID=79.1> 

  
réé i&#65533;Ë i-,2i- 

  
 <EMI ID=80.1> 

  
 <EMI ID=81.1>  d'ions phosphore dans le substrat 40. Un cache. est normalement nécessaire mais cette dose est si faible qu'elle est très surcompensée dans les régions très dopées P+ de source et de drain.

  
 <EMI ID=82.1> 

  
sur toute la surface de la structure comme indiqué sur la figure 3c. Cet oxyde est de préférence formé par croissance thermique dans une atmosphère ambiante humide ou sèche d'oxydation, à

  
une température comprise entre 900 et 1100[deg.]C. L'épaisseur de

  
o 

  
cette couche peut varier entre 300 et 1000 A, et les propriétés électriques sorit améliorées par un recuit ultérieur en atmos-

  
 <EMI ID=83.1> 

  
tion du dispositif à température élevée au cours des deux  étapes antérieures assure le déplacement et l'activation des

  
 <EMI ID=84.1> 

  
de source, de canal et de drain.

  
Sur la figure 3d, la structure traitée, après retrait

  
 <EMI ID=85.1> 

  
attaque chimique, expose la surface du substrat de Si. L'empla-

  
 <EMI ID=86.1> 

  
peuvent varier avec les caractéristiques électriques voulues pour le dispositif. Cette partie peut être aussi petite que le permettent de façon reproductible les/techniques existantes 

  
de la photolithographie. Sur la figure 3d, l'orifice 52 de la couche 50 est placé au-dessus de la région du canal, mais elle peut aussi se trouver ailleurs, par exemple au-dessus de la région de source ou de la région de drain, comme décrit dans la suite en référence aux figures 5 et -6 respectivement. Ensuite, une seconde oxydation thermique permet la croissance .  d'une mince couche 54 de silice comme indique sur la figure 3e.

  
Cette oxydation est de durée relativement courte puisqu'elle

  
 <EMI ID=87.1>  voulue pour l'oxyde dans l'orifice 52. L'augmentation d'épaisseur de l'oxyde 50 existant auparavant est relativement faible et n'affecte pas de façon notable les caractéristiques élec-

  
 <EMI ID=88.1> 

  
par un recuit de 10 à 20 min en atmosphère d'azote à une tempé-

  
 <EMI ID=89.1> 

  
 <EMI ID=90.1> 

  
peut être recouverte par une seconde couche mince d'un diélectrique ayant une constante diélectrique supérieure à celle de

  
 <EMI ID=91.1> 

  
revêtement des défauts tels que les piqûres de la mince couche

  
 <EMI ID=92.1> 

  
raient même détruire le dispositif . L'épaisseur de cette seconde couche diélectrique peut être comprise entre 100 et

  
o

  
200 A. Parmi les différents diélectriques qu'on peut utiliser à cet effet, on peut citer le nitrure de silicium, l'oxyde

  
 <EMI ID=93.1> 

  
couche n'est pas représentée sur les dessins car il s'agit d'une caractéristique éventuelle seulement:, et on peut l'utiliser pour l'augmentation du rendement au détriment de la ten-

  
 <EMI ID=94.1> 

  
L'étape suivante est la formation de la grille flottante. A cet effet, une couche 56 d'une matière résistive telle que le silicium polycristallin, est déposée sur toute la surface du dispositif comme indiqué sur la figure 3f . Cette couche
56 peut être préalablement dopée ou elle peut être dopée après dépôt, par un processus classique de diffusion. Elle peut aussi rester non dopée. En plus du silicium polycristallin, oh peut utiliser pour la grille flottante d'autres matières résistives telles que le molybdène et d'autres métaux réfractaires. 

  
 <EMI ID=95.1> 

  
 <EMI ID=96.1> 

  
 <EMI ID=97.1> 

  
 <EMI ID=98.1>  

  
 <EMI ID=99.1> 

  
est alors oxydé afin qu'il assure l'isolement électrique par  rapport à la seconde électrode de grille qui doit être-formée uur la région de grille, au cours d'une étape ultérieure. Cette oxydation est analogue à l'oxydation déjà décrite, la structure étant soumise à une atmosphère sèche ou humide d'oxydation à une température qui peut être comprise entre 900 et 1100[deg.]C, l'opération étant suivie par un cycle éventuel de recuit à
1000[deg.]C environ, en atmosphère d'azote, pendant 20 min environ. 

  
 <EMI ID=100.1>  ment de la grille flottante 56 peut être réalisé en deux étapes afin que l'isolement soit meilleur et que le rendement du procédé soit aussi meilleur. La première étape compiend la

  
 <EMI ID=101.1> 

  
courte, l'épaisseur étant par exemple de 100 à 300 A, et cette couche est alors recouverte d'une autre couche d'une matière isolante déposée ayant une constante diélectrique supérieure

  
 <EMI ID=102.1> 

  
 <EMI ID=103.1> 

  
Lorsqu'on préfère utiliser un métal réfractaire tel que le molybdène au silicium polycristallin pour la, formation . de la grille flottante, on peut déposer une couche 'd'un autre

  
 <EMI ID=104.1> 

  
l'isolement électrique de cette dernière.

  
L'étape suivante du procédé est la réalisation d'orifices, par les techniques classiques d'attaque chimique

  
et d&#65533;utilisation de caches, permettant la formation des contacts ohmiques de source et de drain. Une couche d'aluminium est ainsi déposée avec une épaisseur de l'ordre de 1 micron, et le dessin voulu de métallisation est délimité par mise en oeuvre des techniques classiques de formation de caches et d'attaque de métal. Lorsque la grille flottante ne recouvre pas la source et le drain, la grille d'aluminium doit recouvrir ces eux

  
 <EMI ID=105.1> 

  
 <EMI ID=106.1>  La figure 4 est une coupe d'un autre mode de réalisation de l'invention. Il s'agit d'une structure analogue à celle .  qui est représentée sur la figure 3i, avec addition d'un substrat isolant, par exemple de saphir 68 sur lequel est formé le corps semi-conducteur du dispositif, d'une mince couche d'oxyde 75 formée thermiquement, d'une mince couche diélectrique
70 d'une matière ayant une constante diélectrique supérieure

  
à celle de Si02, d'une mince couche 72 de Si02 placée sur la grille 56 de silicium polycristallin, et d'une nouvelle couche diélectrique 74 placée sur la couche 72 et formée d'une matière possédant une constante diélectrique supérieure à celle de

  
Si02.

  
La figure 5 représente en plan le dispositif de la figure 3i et, dans cette structure, la mince région diélectrique de grille est formée au-dessus de la région de canal. La figure 6 représente en plan un autre mode de réalisation d'un dispositif selon l'invention. La seule différence entre ce mode de réalisation et celui des figures 3i et 5 est <EMI ID=107.1> 

  
région de source plutôt qu'au-dessus de la région de canal.

  
La figure 7 est une vue en plan d'un autre mode de réalisation de dispositif selon l'invention dans lequel la mince couche diélectrique est formée au-dessus de la région

  
de la jonction de drain, c'est-à-dire qu'elle recouvre en partie le canal et en partie la diffusion de drain.

  
La figure 8 est une vue en plan d'un autre mode de réalisation de l'invention dans lequel la grille flottante 56 est plus étroite que la région du canal et la mince région diélectrique est initialement plus large que la grille flottante. Cependant, au cours de l'oxydation du silicium polycristallin <EMI ID=108.1> 

  
qui ne sont pas recouvertes par cette grille ont une épaisseur accrue, si bien qu'il reste une mince couche de silice ayant exactement la même largeur que la grille flottante. Dans ce

  
 <EMI ID=109.1> 

  
 <EMI ID=110.1> 

  
 <EMI ID=111.1>  1

  
et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir de son cadre. Ainsi, bien

  
. qu'on ait décrit une séquence avantageuse d'étapes utiles pour la fabrication d'une structure de mémoire à effet de champ, l'invention n'est pas limitée à ces étapes particulières, à leur séquence ou aux structures finalement représentées.. 

REVENDICATIONS

  
1. Procédé de réalisation d'un dispositif à transistor

  
à effet de champs/du type qui comprend une région de semiconducteur actif comprenant une région de source, une région

  
de canal et une région de drain, une première électrode de grille placée au-dessus de la région semi-conductrice et isolée électriquement par rapport à celle-ci par une première couche diélectrique disposée au-dessus de la région semi-conductrice, et une seconde électrode de grille placée au-dessus de la première et isolée électriquement par rapport à celle-ci par une seconde couche diélectrique recouvrant la première électrode de grille, ledit procédé étant caractérisé en ce qu'il comprend le retrait d'une partie de la première couche diélectrique

  
afin qu'un orifice soit formé, la réalisation dans cet orifice et près de la région semi-conductrice d'une nouvelle couche diélectrique plus mince que la première couche diélectrique

  
et qui forme ainsi une cavité dans cette première couche diélectrique, et la formation de la première électrode de grille

  
afin qu'une partie de celle-ci dépasse dans la cavité.



  "Method of transistor memory elements

  
The present invention relates generally to a non-volatile memory device with a field effect, and its method of making it.

  
 <EMI ID = 1.1>

  
is electrically floating and is dielectric insulated from both the active part of the transistor and its outer metal gate.

  
Non-volatile memories are devices which can retain recorded information without the use of external energy sources. This is usually

  
insulated gate field effect transistors, modified so that the electric charge can be retained in the gate dielectric and thus can cause a variation of

  
 <EMI ID = 2.1>

  
into two main categories, depending on the charge conservation mechanism. The first category includes the available

  
 <EMI ID = 3.1>

  
of deep energy at the interface of the dielectrics of the two gates or in their vicinity. The most famous devices

  
 <EMI ID = 4.1>

  
of silicon-silicon dioxide-silicon) and MAOS. (metal-aluminum oxide-silicon dioxide-silicon). In these devices of the first category, the mechanism. conduction used for the transfer of charges to memory locations from the substrate is a "tunnel" effect. This effect takes place after a suitable pulse of control voltage is applied to the gate electrode. The tunnel effect is also used for the removal of charges from the storage sites, to the original position after application of a control voltage pulse of opposite polarity to that which was used for the transfer and initial storage of the.

  
 <EMI ID = 5.1>

  
 <EMI ID = 6.1>

  
 <EMI ID = 7.1>

  
place at the level of a floating electrode buried in the dielectric

  
 <EMI ID = 8.1>

  
 <EMI ID = 9.1>

  
In a FAMOS device, the charges are transferred into the floating gate by the avalanche injection of electrons coming from a reverse biased drain junction. The article by Andrew C. Tickle and Frank M. Wanlass, "Electrically Alterable Nonvolatile Semiconductor Memories", Session 4, 1972 Wescon Technical Papers describes the MNOS and FAMOS structures in more detail.

  
The MNOS transistor is well known. As indicated previously, it essentially comprises an effect transistor

  
isolated grid field with two separate layers of grid dielectric. During the write operation, responsible

  
 <EMI ID = 10.1>

  
dielectric (i.e. SiO 2) which is contiguous with the substrate

  
silicon, and are trapped at the interface of the two dielectrics

  
 <EMI ID = 11.1>

  
is very thin, its thickness being 20 to 60 A when the write and erase operations must be fast, and

  
the control voltage is included; center 25 and 50 V. The density

  
 <EMI ID = 12.1>

  
 <EMI ID = 13.1>

  
Given the small amounts of trapping sites, only

  
 <EMI ID = 14.1>

  
face. The current density must be increased so that the capture of these charges is greater, so that the voltage

  
 <EMI ID = 15.1>

  
thin. However, large amplitude control voltage oscillations limit the usefulness of the devices in many applications and can cause degradation.

  
or wear of the devices so that they lose their ability to hold charges. Similarly, the formation by growth of a very thin and very uniform oxide layer is difficult without holes or other defects.

  
 <EMI ID = 16.1> <EMI ID = 17.1> <EMI ID = 18.1>

  
 <EMI ID = 19.1>

  
 <EMI ID = 20.1>

  
Another known device of the general type described above is the double gate field effect transistor,

  
 <EMI ID = 21.1>

  
separates the floating gate from the substrate in this device is thin enough that charges can pass through it

  
 <EMI ID = 22.1> <EMI ID = 23.1> tunneling to the substrate during the erase operation.

  
 <EMI ID = 24.1>

  
 <EMI ID = 25.1>

  
very thin has uniform and good quality between the floating gate and the substrate, and small pits, and other waterproofing

  
 <EMI ID = 26.1>

  
 <EMI ID = 27.1>

  
 <EMI ID = 28.1>

  
 <EMI ID = 29.1>

  
 <EMI ID = 30.1>

  
 <EMI ID = 31.1>

  
 <EMI ID = 32.1>

  
 <EMI ID = 33.1> <EMI ID = 34.1>

  
positive whose structure is similar to that of the device described in the aforementioned patent of the United States of America

  
 <EMI ID = 35.1>

  
which, when properly polarized relative to the substrate, can cause avalanche breakdown in the floating gate and can drive out any retained charges. in the case of the latter device, the information written in the floating gate by conservation of electrons can be electrically erased. Figure 2 of this specification, described in more detail below, is a sectional view of such a structure. Among the restrictions imposed by such a structure

  
 <EMI ID = 36.1>

  
 <EMI ID = 37.1>

  
tion of writing, the need to make the floating gate in semiconductor material, and the need for a determined low concentration of impurities in the floating gate.

  
The invention relates to a non-volatile field-effect memory device and its embodiment, having the

  
 <EMI ID = 38.1>

  
devices used in a similar way, but not having many drawbacks of common structures.

  
 <EMI ID = 39.1>

  
 <EMI ID = 40.1>

  
 <EMI ID = 41.1> <EMI ID = 42.1> <EMI ID = 43.1>

  
floating gate is disposed between the source regions

  
 <EMI ID = 44.1>

  
 <EMI ID = 45.1>

  
 <EMI ID = 46.1> <EMI ID = 47.1>

  
the floating gate and the semiconductor body.

  
The semiconductor body on which is built

  
the aforementioned structure can be in a single semiconductor material, for example solid silicon, or in semiconductor material comprising silicon on an insulating material such as sapphire. The charge transport mechanism of this structure is either a tunnel effect or an avalanche injection. The device according to the invention has a small section in the first dielectric, the thickness of the dielectric

  
being low enough so that the charges can tunnel through it and can reach the floating gate after application of a suitable control voltage to the. second gate dielectric. Given the conductive nature of the floating gate, the charges it reaches

  
are distributed evenly over the entire surface of the electrode., The charges remain there because they cannot return to their original position even after the application of the control voltage has ended. During the erase operation, these charges can return by tunnel effect to the active part of the transistor by applying to a second gate electrode a control voltage the polarity of which is opposite to that which was used for the. 'writing. Consequently, the provision

  
 <EMI ID = 48.1>

  
but the floating gate allows the trapping and storage of charges which correspond to a high multiple of the charges

  
 <EMI ID = 49.1>

  
conventional .. In addition, as the thin oxide film forced a relatively small part of the entire gate dielectric} its manufacture. flawless and with high yields is relatively, .easy ..;

  
 <EMI ID = 50.1>

  
 <EMI ID = 51.1>

  
 <EMI ID = 52.1>

  
 <EMI ID = 53.1> <EMI ID = 54.1>

  
As a result, this dielectric affects the transconductance of only a small part of the channel width and its effect on the read current is minimal. The retention time, in a device according to the invention, is also greater than that of a conventional device given that the charges have a smaller section for the return by tunneling effect. This structure also gives great flexibility of

  
 <EMI ID = 55.1>

  
characteristics of writing speed and / or erasure on the one hand and retention time on the other hand. The selection can be made by adjusting the ratio of the total section of

  
 <EMI ID = 56.1>

  
Another charge transport mechanism that can

  
 <EMI ID = 57.1>

  
It takes place during a breakdown in reverse of the junction

  
drain with application of an ampli-bias voltage

  
 <EMI ID = 58.1>

  
(positive in the case of electron injection by avalanche)., For example, the application of a positive voltage to the grid

  
 <EMI ID = 59.1>

  
excess of the floating gate by avalanche injection from the drain junction, and application of a negative voltage to the control gate allows reduction of the number of excess electrons on the floating gate, by tunnel transmission by the small area of the thin dielectric layer. Since the thin dielectric layer does not need to be close to the drain junction (because as

  
 <EMI ID = 60.1>

  
does not require a very thin dielectric layer), the device can be made so that writing takes place by injection by avalanche in part of the. dielectric,.

  
 <EMI ID = 61.1>

  
 <EMI ID = 62.1> different regions of the dielectric. Then, lower voltages can be used for avalanche injection writing than for tunneling writing. Finally, a polarization polarity is used for the write and erase operations. A disadvantage of avalanche injection from a breakdown in a junction is that the speed is not as great as that of tunneling injection. This feature limits the use to applications in which a write time of 1 ms and more can be tolerated.

  
Another advantage of the structure according to the invention is that it can be processed by using conventional MOS metal-oxide-semiconductor technology.

  
Another advantage of the invention is that it uses the same type of load for the write operations.

  
 <EMI ID = 63.1>

  
The density of electron traps can grow very low, while the hole trap density can be several powers of 10 higher, depending on the parameters used during the thermal oxidation cycle. Some known devices implement the transport of electrons

  
for writing (or erasing) and transporting holes

  
for erasing (or writing) but they exhibit degradation due to permanent trapping, essentially of holes, in the oxide trapping states. The invention allows writing and erasing by electron transport only, so that this degradation mechanism is minimized.

  
Another advantage of the device according to the invention

  
is that, when the thin oxide film tunneled through covers the heavily doped source or drain regions, the circuitry required for a large memory arrangement is greatly simplified for the selective addressing of individual locations, and only one polarization polarity is required for write, read and erase operations. -

  
 <EMI ID = 64.1>

  
low control voltage. Although most of this specification describes P-channel cells, the same principles apply to the manufacture of N-channel cells.

  
The invention therefore relates to a non-volatile field-effect memory cell.

  
It also relates to such a memory cell having high write and erase speeds, a

  
high holding time and low control voltage.

  
It also relates to a non-volatile memory device allowing the use of the tunnel effect or of an injection by avalanche or a combination of these two effects.
(i.e. avalanche injection for writing and tunneling for erasing), as a charge transport mechanism, depending on the application.

  
It also relates to a non-volatile memory device having a floating gate for retaining the trapped charges and a gate dielectric which is selectively thickened so that it effectively retains the charges,

  
and which includes a thinner and smaller portion for transporting charges by tunneling, to and from the floating gate.

  
It also relates to a very simple and very reproducible method of manufacturing a non-volatile memory cell.

  
It also relates to a non-volatile memory cell of very flexible construction, which can operate with a bias current of any one or both polarities, and suitable for many different applications.

  
It also relates to a method of moving a set voltage threshold in a desired region of a device.

  
integrated circuit.

  
Other characteristics and advantages of the invention will emerge better from the description which follows, given with reference to the appended drawings in which: <EMI ID = 65.1> <EMI ID = 66.1> FIG. 2 is a section of a cell of non-volatile field-effect memory of, known type <EMI ID = 67.1>

  
series of schematic sections, a sequence illustrating the most important steps of the process used for manufacturing a non-volatile field-effect memory cell according to the invention; FIG. 4 is a section of another embodiment of the device according to the invention; FIG. 5 is a plan view of a memory cell, a section of which is shown in FIG. 3i; Fig. 6 is a plan view of another embodiment of a device according to the invention in which the thin gate dielectric portion is formed above the source region and the channel region as in the embodiment of Figure 5;

    Figure 7 is a plan view of another embodiment of a device according to the invention in which the part of the gate dielectric which is thin is formed above the drain junction and partly covers the diffusion region of drain and canal area; and Fig. 8 is a plan view of another embodiment of the invention in which the floating gate is narrower than the channel region and the thin dielectric region is automatically aligned with the floating gate. <EMI ID = 68.1>

  
P-channel field effect of known type, bearing the general reference 8. The structure comprises a substrate 10 of silicon.

  
of type N and two regions 12 and 14 of type P + forming the source and drain regions respectively. The cell also includes a floating gate 16 of aluminum or polycrystalline silicon, an insulating device 18, for example SiO 2, and metal contacts 20 and 22 for the source and drain regions respectively. The insulating device which separates the floating gate 16 from the substrate 10 has a thickness

  
o

  
for example between 500 and 1000 A. The charges are transferred from the substrate to the floating gate by avalanche breakdown of one of the two PN junctions, the source-substrate junction or the drain-substrate junction. When avalanche breakdown occurs its high voltage, applied between source and drain, high energy electrons, created in the depleted region of the reverse biased PN junction, pass through the dielectric material of the gate. and reach the floating gate under the influence of the marginal electric field of the PN junction. The charges are trapped and retained in the floating gate and cannot escape due to the electrical isolation of the gate.

   Removal of charges from the grid should be accomplished by application of X-rays or ultraviolet rays to the device or by treatment at elevated temperature (eg 450 [deg.] C). The aforementioned patent of the United States of America n [deg.] 3,660,819 describes this device in more detail.

  
and some of the limitations thereof have been noted earlier in this specification. These limitations are mainly due to the relative difficulty of discharging the floating gate. These devices are mainly used in passive memories given these limitations.

  
FIG. 2 represents another field effect memory cell of known type bearing the general reference 28. This structure comprises an N-type silicon substrate 30.

  
and two P-type regions 32 and 34 forming the regions of

  
source and drain respectively. The structure also comprises a floating gate 36 separated from the substrate by an insulating layer 37, for example of SiO2, having a thickness of approximately
500 A. Charges are transferred to gate 36 by avalanche breakdown of one of the two PN junctions, as in the device of Figure 1. The charges can be removed by bias pulses applied to substrate 30, relative to at the second gate 38, so that the avalanche breakdown occurs in the floating gate which is charged.

  
The aforementioned United States Patent No. 3,797,000 discloses such a device and certain limitations thereof have been noted herein. These limitations are mainly due to the relatively high voltage pulses
(around 50 V) which are necessary to remove the charges

  
 <EMI ID = 69.1>

  
Particularly low doping densities of the floating gate which are necessary for breakdown by. avalanche takes place and the relatively low speed allowed for write and erase operations.

  
Figures 3a to 3i represent a series of sections corresponding to "a sequence of the most important steps of the process which can be used according to the invention for the preparation.

  
 <EMI ID = 70.1>

  
is used for the isolation of active regions from each other. The invention can be implemented by

  
 <EMI ID = 71.1> <EMI ID = 72.1>

  
method are also applicable ^ whether the device is

  
 <EMI ID = 73.1>

  
 <EMI ID = 74.1>

  
4 shows a device produced on a. isolated substrate, as described in more detail below.

  
 <EMI ID = 75.1>

  
 <EMI ID = 76.1>

  
 <EMI ID = 77.1>

  
 <EMI ID = 78.1>

  
 <EMI ID = 79.1>

  
Réé i &#65533; Ë i-, 2i-

  
 <EMI ID = 80.1>

  
 <EMI ID = 81.1> of phosphorus ions in substrate 40. A cache. is normally necessary but this dose is so low that it is very overcompensated in the highly P + doped source and drain regions.

  
 <EMI ID = 82.1>

  
over the entire surface of the structure as shown in Figure 3c. This oxide is preferably formed by thermal growth in an ambient humid or dry oxidizing atmosphere, at

  
a temperature between 900 and 1100 [deg.] C. The thickness of

  
o

  
this layer can vary between 300 and 1000 A, and the electrical properties are improved by a subsequent annealing in atmos-

  
 <EMI ID = 83.1>

  
tion of the device at elevated temperature during the two previous stages ensures the displacement and activation of the

  
 <EMI ID = 84.1>

  
source, channel and drain.

  
In figure 3d, the treated structure, after removal

  
 <EMI ID = 85.1>

  
chemical attack, exposes the surface of the Si substrate.

  
 <EMI ID = 86.1>

  
may vary with the desired electrical characteristics of the device. This part can be as small as reproducibly permitted by existing techniques.

  
of photolithography. In figure 3d, the orifice 52 of the layer 50 is placed above the region of the channel, but it can also be located elsewhere, for example above the source region or the drain region, such as described below with reference to Figures 5 and -6 respectively. Then, a second thermal oxidation allows the growth. of a thin layer 54 of silica as indicated in FIG. 3e.

  
This oxidation is of relatively short duration since it

  
 <EMI ID = 87.1> desired for the oxide in port 52. The increase in thickness of the previously existing oxide 50 is relatively small and does not significantly affect the electrical characteristics.

  
 <EMI ID = 88.1>

  
by annealing for 10 to 20 minutes in a nitrogen atmosphere at a temperature

  
 <EMI ID = 89.1>

  
 <EMI ID = 90.1>

  
can be covered by a second thin film of a dielectric having a dielectric constant greater than that of

  
 <EMI ID = 91.1>

  
coating defects such as pitting the thin layer

  
 <EMI ID = 92.1>

  
could even destroy the device. The thickness of this second dielectric layer can be between 100 and

  
o

  
200 A. Among the different dielectrics that can be used for this purpose, mention may be made of silicon nitride, oxide

  
 <EMI ID = 93.1>

  
layer is not shown in the drawings because it is only a possible characteristic :, and it can be used to increase the efficiency at the expense of the tension.

  
 <EMI ID = 94.1>

  
The next step is the formation of the floating gate. To this end, a layer 56 of a resistive material such as polycrystalline silicon is deposited over the entire surface of the device as indicated in FIG. 3f. This layer
56 can be doped beforehand or it can be doped after deposition, by a conventional diffusion process. It can also remain undoped. In addition to polycrystalline silicon, oh can use other resistive materials such as molybdenum and other refractory metals for the floating gate.

  
 <EMI ID = 95.1>

  
 <EMI ID = 96.1>

  
 <EMI ID = 97.1>

  
 <EMI ID = 98.1>

  
 <EMI ID = 99.1>

  
is then oxidized so that it provides electrical insulation with respect to the second gate electrode which is to be formed on the gate region, during a subsequent step. This oxidation is analogous to the oxidation already described, the structure being subjected to a dry or humid atmosphere of oxidation at a temperature which may be between 900 and 1100 [deg.] C, the operation being followed by an optional cycle. from annealing to
1000 [deg.] C approximately, in a nitrogen atmosphere, for 20 min approximately.

  
 <EMI ID = 100.1> The floating gate 56 can be achieved in two stages so that the isolation is better and the process efficiency is also better. The first step compiend the

  
 <EMI ID = 101.1>

  
short, the thickness being for example 100 to 300 A, and this layer is then covered with another layer of a deposited insulating material having a higher dielectric constant

  
 <EMI ID = 102.1>

  
 <EMI ID = 103.1>

  
When it is preferred to use a refractory metal such as polycrystalline silicon molybdenum for the formation. of the floating gate, we can deposit a layer of another

  
 <EMI ID = 104.1>

  
the electrical insulation of the latter.

  
The next step in the process is the creation of orifices, using conventional chemical etching techniques.

  
and the use of caches, allowing the formation of ohmic source and drain contacts. A layer of aluminum is thus deposited with a thickness of the order of 1 micron, and the desired pattern of metallization is defined by implementing conventional techniques for forming masks and etching metal. When the floating grid does not cover the source and the drain, the aluminum grid must cover these them

  
 <EMI ID = 105.1>

  
 <EMI ID = 106.1> Figure 4 is a sectional view of another embodiment of the invention. It is a structure analogous to that. which is shown in Figure 3i, with the addition of an insulating substrate, for example sapphire 68 on which is formed the semiconductor body of the device, a thin oxide layer 75 thermally formed, a thin layer dielectric
70 of a material having a higher dielectric constant

  
to that of SiO 2, a thin layer 72 of SiO 2 placed on the grid 56 of polycrystalline silicon, and a new dielectric layer 74 placed on the layer 72 and formed of a material having a dielectric constant greater than that of

  
Si02.

  
Figure 5 is a plan view of the device of Figure 3i and in this structure the thin gate dielectric region is formed above the channel region. FIG. 6 shows a plan of another embodiment of a device according to the invention. The only difference between this embodiment and that of Figures 3i and 5 is <EMI ID = 107.1>

  
source region rather than above the channel region.

  
Fig. 7 is a plan view of another embodiment of a device according to the invention in which the thin dielectric layer is formed over the region

  
of the drain junction, that is to say that it partly covers the channel and partly the drain diffusion.

  
FIG. 8 is a plan view of another embodiment of the invention in which the floating gate 56 is narrower than the region of the channel and the thin dielectric region is initially wider than the floating gate. However, during the oxidation of polycrystalline silicon <EMI ID = 108.1>

  
which are not covered by this grid have an increased thickness, so that a thin layer of silica remains having exactly the same width as the floating grid. In this

  
 <EMI ID = 109.1>

  
 <EMI ID = 110.1>

  
 <EMI ID = 111.1> 1

  
and shown only as a preferred example and that we can provide any technical equivalence in its constituent elements without departing from its scope. So well

  
. that an advantageous sequence of steps useful for the manufacture of a field effect memory structure has been described, the invention is not limited to these particular steps, to their sequence or to the structures finally represented.

CLAIMS

  
1. Method of making a transistor device

  
field effect / of the type which comprises an active semiconductor region comprising a source region, a region

  
channel and a drain region, a first gate electrode positioned above the semiconductor region and electrically insulated therefrom by a first dielectric layer disposed above the semiconductor region, and a second gate electrode placed above the first and electrically insulated from the latter by a second dielectric layer covering the first gate electrode, said method being characterized in that it comprises removing part of the first dielectric layer

  
so that an orifice is formed, making in this orifice and near the semiconductor region a new dielectric layer thinner than the first dielectric layer

  
and which thus forms a cavity in this first dielectric layer, and the formation of the first gate electrode

  
so that part of it protrudes into the cavity.

Claims (1)

2. Procédé selon la revendication 1, caractérisé en ce que la cavité est formée au-dessus d'une partie de.la région 2. Method according to claim 1, characterized in that the cavity is formed above part of the region. du canal afin qu'elle soit disposée le long d'une partie de la longueur et de la largeur de la région du canal. of the channel so that it is disposed along part of the length and width of the channel region. 3. Procédé selon l'une des revendications 1 et 2, caractérisé en ce que la cavité est portée au-dessus d'une partie de la région du canal et d'une partie de la région de drain. <EMI ID=112.1> 3. Method according to one of claims 1 and 2, characterized in that the cavity is carried above a part of the region of the channel and a part of the drain region. <EMI ID = 112.1> que la cavité est formée au-dessus d'une partie de la région de source et la première électrode de grille est formée afin qu'elle ait une partie prolongée qui recouvre ladite partie that the cavity is formed over a part of the source region and the first gate electrode is formed so that it has an extended part which covers said part de la région de source. from the source region. 5. Procédé selon l'une des revendications 1 et 2, caractérisé en ce qu'il comprend la formation de la première électrode de grille afin qu'elle ait une largeur qui corresponde 5. Method according to one of claims 1 and 2, characterized in that it comprises forming the first gate electrode so that it has a width which corresponds à toute. la largeur de la région de canal et une longueur qui corresponde à une partie seulement de la longueur de la région See you later. the width of the channel region and a length that corresponds to only part of the length of the region <EMI ID=113.1> <EMI ID = 113.1> source et de drain, la partie de la première électrode de .Trille / source and drain, the part of the first electrode of .Trill / <EMI ID=114.1> <EMI ID = 114.1> <EMI ID=115.1> <EMI ID = 115.1> ayant une largeur qui est une fraction de la largeur de la première électrode' de grille.. having a width which is a fraction of the width of the first gate electrode. <EMI ID=116.1> <EMI ID = 116.1> précédentes, caractérisé en ce que la première et la seconde couche diélectrique et la nouvelle couche diélectrique sont formées afin qu'elles assurent l'isolement électrique total de la première électrode de grille qui constitue donc une grille :flottante. previous ones, characterized in that the first and the second dielectric layer and the new dielectric layer are formed so that they provide total electrical insulation of the first gate electrode which therefore constitutes a gate: floating. 7. Procédé selon une quelconque des revendications précédentes, caractérisé en ce qu'il comprend la formation 7. Method according to any one of the preceding claims, characterized in that it comprises the formation d'une troisième couche diélectrique entre la seconde grille a third dielectric layer between the second gate et la seconde couche diélectrique, cette dernière ayant une constante diélectrique différente de celle de la troisième and the second dielectric layer, the latter having a dielectric constant different from that of the third couche diélectrique . dielectric layer. 8. Procédé selon une quelconque des revendications précédentes, caractérisé en ce qu'il comprend la formation 8. Method according to any one of the preceding claims, characterized in that it comprises the formation d'une couche diélectrique supplémentaire entre la première électrode de grille et la nouvelle couche diélectrique, cette dernière ayant une constante diélectrique inférieure à celle an additional dielectric layer between the first gate electrode and the new dielectric layer, the latter having a dielectric constant lower than that de la couche diélectrique supplémentaire. of the additional dielectric layer. 9. Dispositif de mémoire à transistor à effet de champ, caractérisé en ce qu'il est réalisé par mise en oeuvre d'un procédé selon une quelconque des revendications précédentes. 9. Field-effect transistor memory device, characterized in that it is produced by implementing a method according to any one of the preceding claims. 10. Procédé de réalisation d'éléments de mémoire à transistor à-effet de champ, substantiellement tel que décrit précédemment et illustré aux dessins annexés. 10. A method of making field-effect transistor memory elements, substantially as described above and illustrated in the accompanying drawings.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0182198A3 (en) * 1984-11-21 1988-05-25 Exel Microelectronics, Inc. Single transistor electrically programmable device and method

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* Cited by examiner, † Cited by third party
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Legal Events

Date Code Title Description
RE20 Patent expired

Owner name: HUGHES AIRCRAFT CY

Effective date: 19970916