BE849126A

BE849126A - Dispositif correcteur d'erreur pour decodeur de mot de code

Info

Publication number: BE849126A
Application number: BE173017A
Authority: BE
Priority date: 1976-12-07
Filing date: 1976-12-07
Publication date: 1977-04-01

Description


  Dispositif correcteur d'erreur pour

  
décodeur de mot de code La présente invention se rapporte aux décodeurs de mots de code lus dans une mémoire à semi-conducteurs et elle concerne plus particulièrement un dispositif ' pour détecter et corriger des erreurs multiples apparaissant dans.les mots lus.

  
Pour assurer la fiabilité des opérations de traitement des informations, il est courant d'adjoindre

  
un certain nombre de symboles de contrôle aux symboles d'information de chaque mot de données de manière à former un mot de code. Ces symboles de contrôle sont utilisés lors des opérations de lecture pour vérifier

  
si des erreurs se sont produites par suite d'une défaillance de l'une ou l'autre cellule de la mémoire. Les mots de code formés par l'adjonction de ces symboles de contrôle sont connus dans le domaine de l'art sous l'appellation de codes détecteurs et correcteurs d' erreurs. Aux L bits de données ou symboles d'information

  
 <EMI ID=1.1> 

  
un mot de code ayant une longueur de N symboles. Ces codes sont désignés par l'expression "codes (N,L) ".

  
Une famille de codes usuels est celle des codes (22,16), dit codes Hamming, contenant 16 symboles d'information et 6 symboles de contrôle. Le nombre de symboles de contrôle peut aussi être par exemple de 7 ou 8.

  
' Pour détecter et corriger les erreurs introduites dans les informations des mots de code par suite de défaillances de cellules de la mémoire d'un ordinateur, il a été proposé divers moyens se divisant essentiellement en deux catégories. Les moyens de la première catégorie consistent à utiliser.un mot de test pour localiser la faute dans le mot lu. Dans ce cas, un dispositif détecte la présence d'une erreur et arrête le fonctionnement de l'ordinateur afin de lancer un programme de test visant à localiser l'erreur au moyen d'un mot appelé couramment mot de localisation de faute.

  
Une fois localisée, l'erreur est corrigée dans le mot lu et le mot corrigé peut ensuite être transmis. Par ces moyens, l'ordinateur se trouve arrêté chaque fois qu'une erreur est détectée, ce qui est préjudiciable

  
à la rapidité et la rentabilité de l'ordinateur.

  
Pour remédier à ces inconvénients, on s'est tourné vers des moyens qui détectent et corrigent automatiquement les erreurs sans nécessiter l'arrêt de l'ordinateur. Ces moyens font partie de la seconde catégorie. Ils consistent en un réseau de circuits OUexclusif connectés en sorte de produire pour chaque mot de code lu dans la mémoire, un vecteur de bits appelé syndrome qui permet automatiquement de localiser et corriger les erreurs apparaissant dans les mots de

  
code lus. Toutefois, les dispositifs connus peuvent seulement corriger les erreurs simples dans les mots

  
de code Hamming et non des erreurs multiples dans les . mots lus au cours d'un cycle de mémoire. .. L'invention a pour objet un dispositif permettant de corriger les erreurs doubler dans les codes d = 4 à l'exception de celles qui apparaissent simultanément, moyennant détermination de la position d'une première erreur, et de détecter même les erreurs triples moyennant 

  
détermination de la position d'une deuxième erreur

  
au cours du même cycle de mémoire.

  
Le dispositif suivant l'invention se caractérise

  
en ce qu'il comprend un registre connecté à la sortie

  
du dispositif de ligique pour enregistrer le syndrome

  
du mot lu, un registre distinct étant associé à chaque emplacement de bloc dans la mémoire ; un premier dispositif localiseur d'erreur connecté à la sortie du registre afin de produire un premier mot d'erreur en réponse à

  
un signal de commande concomitant à l'apparition d'une première erreur ; un premier dispositif de logique recevant à une première entrée le signal de sortie du dispositif de logique et à une deuxième entrée le contenu

  
 <EMI ID=2.1> 

  
tant à l'apparition d'une deuxième erreur afin de produire un signal représentant la somme modulo-2 du syndrome

  
du mot lu et du syndrome enregistré ; un second dispositif localiseur d'erreur connecté à la sortie du premier dispositif de logique afin de produire un second mot d'erreur ; et un deuxième dispositif de logique ayant

  
ses deux entrées connectées respectivement à la sortie

  
de chacun des dispositifs localiseurs d'erreurs afin

  
de produire un mot d'erreur représentât la somme modulo-2 des deux mots d'erreurs.

  
L'invention va être décrite ci-après sur un exemple de mode de réalisation illustre par les dessins joints, sur lesquels : - la figure 1 est un schéma synoptique d'un module  .de mémoire à semi-conducteurs ;
- la figure 2 est un schéma simplifié d'un mode de réalisation du dispositif correcteur d'erreur suivant l'invention ;
- la figure 3 est un schéma simplifié d'une adjonction au dispositif correcteur d'erreur suivant l'invention pour réaliser la détection d'une erreur triple.

  
Comme montré schématiquement à la figure 1, les mots Y sont lus dans une mémoire représentée schématiquement en 1 et divisée de la façon usuelle en blocs

  
de mémoire M1 , M2,....Mm. Les blocs ont une longueur

  
de N symboles et stockent des mots de code comprenant

  
L symboles d'information et (N-L) symboles de contrôle.

  
Les mots Y lus dans la mémoire 1 sont décodés dans un décodeur 2 avant d'être transmis sur la ligne de données

  
3. Le décodeur comprend une matrice de circuits OUexclusif 4 aux entrées de laquelle sont appliqués les bits du mot de code lu dans la mémoire,cette matrice étant connectée en sorte de produire le syndrome S du mot.Y.Par

  
 <EMI ID=3.1> 

  
définition, le syndrome est un vecteur de bits représentant le produit du mot Y et de la matrice de contrôle de parité H du code utilisé. Pour mémoire, on rappellera que le syndrome S peut s'exprimer par la relation

S = Y. H '

  
La matrice de contrôle de parité H se compose de (N-L) 

  
 <EMI ID=4.1>  (N-L) bits.

  
La matrice 4 est un dispositif bien connu dans

  
le domaine de l'art qui réalise des addition modulo-2 sur les bits respectifs du mot Y et de la matrice H. Par la théorie du codage il_est connu que si le mot Y est un mot de codé réel, le syndrome [pound] est zéro, c'està-dire qu'il contient tous des bits 0 et si le mot Y n'est pas un mot de code, le syndrome S est différent

  
 <EMI ID=5.1> 

  
Le dispositif correcteur d'erreur est schématisé

  
à la figure 2. Les lignes de sortie de la matrice 4

  
sont connectées à un classificateur d'erreur 5 qui est

  
un dispositif connu en soi, constitué de circuits logiques classiques ayant pour fonction de vérifier si le syndrome du mot reçu est ou non différent de zéro et de produire un premier signal D1 si l'erreur apparaissant dans le

  
 <EMI ID=6.1> 

  
est double, c'est-à-dire si deux erreurs se produisent non simultanément dans le mot reçu d&#65533; la mémoire.

  
Les lignes de sortie de la matrice 4 sont également connectées à un registre 6 constitué, en fait d'un registre par bloc de mémoire.. Chaque registre 6 a un nombre (N-L) d'étages de manière à stocker le syndrome du mot reçu Y. Pour un mot reçu, le registre associé

  
 <EMI ID=7.1> 

  
à l'adresse du bloc de mémoire concerné. Les sorties

  
du registre 6 sont connectées à un premier localiseur d'erreur 7 par l'intermédiaire d'une porte de validation  <EMI ID=8.1> 

  
intermédiaire d'un circuit-porte comprenant,

  
dans l'exemple illustré, un circuit-ET 10 et un circuit OU-exclusif 11.

  
Les localiseurs d'erreurs sont des dispositifs connus qui recevant un syndrome d'un mot reçu Y, produisent un mot d'erreur qui identifie automatiquement la position de l'erreur dans le mot Y.

  
Lorsqu'une première erreur apparaît dans un mot Y lu dans un bloc de la mémoire 1, le syndrome du mot devient différent de zéro, comme indiqué plus

  
 <EMI ID=9.1> 

  
de la matrice 4 se trouve inscrit dans le registre 6

  
 <EMI ID=10.1> 

  
concomitant à la détection d'une première erreur.

  
Lorsqu'une deuxième erreur apparaît, un signal

  
 <EMI ID=11.1> 

  
10 qui sont ainsi validées. La porte-ET 8 étant validée, elle transfère le contenu du registre 6, c'est-à-dire

  
 <EMI ID=12.1> 

  
première erreur, vers le localiseur 7. Celui-ci engendre

  
 <EMI ID=13.1> 

  
de l'homme de l'art, identifie la position de la première erreur détectée. D'autre part, la porte-ET 10 étant

  
 <EMI ID=14.1> 

  
bit par bit au syndrome du mot Y reçu dans le circuit OU-exclusif 11. Celui-ci produit un vecteur de bits représentant la somme modulo-2 du syndrome reçu S (correspondant à l'erreur double) et du syndrome

  
 <EMI ID=15.1> 

  
de bits, qui se trouve appliqué au localiseur d'erreur 9, représente le syndrome correspondant à la deuxième

  
 <EMI ID=16.1> 

  
Le localiseur d'erreur 9 produit alors un mot d'erreur E2 qui identifie la position de la deuxième erreur dans le mot Y.

  
 <EMI ID=17.1> 

  
qui lui-même se trouve comparé au mot reçu Y dans

  
un circuit OU-exclusif 13 de manière à corriger les bits erronés dans le mot Y, ainsi qu'il est bien connu dans le domaine de l'art. Le mot corrigé est alors transmis sur la ligne 3.

  
Toute erreur double se trouve ainsi automatiquement corrigée sans aucune interruption de la transmission des données dans l'ordinateur.

  
On remarquera que lorsqu'une erreur simple se produit, le contenu du registre 6 n'est pas transféré vers les localiseurs d'erreurs puisque les circuits-ET 8 et 10 ne sont pas validés à ce moment. Dans ce cas, le signal de sortie de la matrice de dispositifs de logique 4 se trouve applique par le circuit OU-exclusif
11 à l'entrée du localiseur d'erreur 9 qui engendre

  
le mot d'erreur correspondant à l'erreur simple.

  
Le dispositif suivant l'invention peut aisément être adapté pour détecter une erreur triple dans un de code. Il suffit à cet effet que soit déterminée

  
la position de la deuxième erreur. Pour ce faire, un second registre est prévu pour enregistrer le syndrome

  
 <EMI ID=18.1> 

  
montre un schéma simplifié de l'adjonction au dispositif de la figure 2 pour réaliser la détection d'une erreur triple.

  
 <EMI ID=19.1> 

  
ensemble de dispositifs de logique 15 combine le syndrome reçu de la matrice 4 et les syndromes enregis-

  
 <EMI ID=20.1> 

  
triple. Le mode de réalisation du dispositif.de logique
15 est similaire à celui des dispositifs classificateurs d'erreur utilisés pour détecter les erreurs simple et double.

  
Le dispositif suivant l'invention convient pour corriger les erreurs doubles, non seulement dans les codes Hamming (22,16) mais dans tous les codes ayant une distance Hamming minimum d = 4, par exemple les codes (72,64). 

  
Les essais ont montré que la fiabilité d'une mémoire à semi-conducteurs associée à un dispositif 'correcteur d'erreur suivant l'invention en fonction du taux de défaillance des cellules de la mémoire et

  
en fonction du temps de service est considérablement meilleure que celle des dispositifs connus capables

  
de corriger des erreurs simples seulement.

  
Il est bien entendu que les ensembles de logique peuvent être réalisés de diverses manières équivalentes bien connues de l'homme de l'art par des interconnexions de circuits logiques classiques ou de modules de circuits intégrés en vue de réaliser les fonctions de logique requises telles que définies plus haut.

Claims

REVENDICATIONS

1.- Dans un décodeur de mot de code lu dans

une mémoire, comprenant une matrice de dispositifs

de logique recevant le mot de code et produisant un signal représentant le syndrome dudit mot de code,

un dispositif correcteur d'erreur, caractérisé

en ce qu'il comprend :

- un registre connecté aux sorties de la matrice de dispositifs de logique pour enregistrer le syndrome du mot lu en réponse à un signal de commande concomitant à l'apparition d'une première erreur, un registre distinct étant associé à chaque emplacement de bloc dans

la mémoire,

- un premier circuit-porte recevant à une première entrée le contenu dudit registre en réponse à un signal de commande concomitant à l'apparition de la deuxième erreur afin de produire un signal représentant le syndrome du mot correspondant à la première erreur détectée, - un deuxième circuit-porte recevant à une première entrée le signal de sortie de la matrice de dispositifs de logique et à une deuxième entrée le contenu du registre en réponse à un signal de commande concomitant à l'apparition d'une deuxième erreur afin de produire un signal <EMI ID=21.1>

et du syndrome enregistré lors de l'apparition de la première erreur,

- un premier dispositif localiseur d'erreur, connu en soi, connecté à la sortie du premier circuit-porte afin de produire, en réponse à un signal de commande concomitant à l'apparition d'une première erreur, un premier mot d'erreur qui identifie la position de cecte première erreur, <EMI ID=22.1> soi, connecté à la sortie du premier circuit-porte

afin de produire un second mot d'erreur identifiant

la position d'une seconde erreur,

- un troisième circuit-porte ayant une première entrée connectée à la sortie du premier dispositif localiseur d'erreur et une deuxième entrée connectée à la sortie du second dispositif localiseur d'erreur afin de produire un mot d'erreur représentant la somme modulo-2 desdits premier et second mots d'erreurs.

2.- Décodeur suivant la revendication 1, caractérisé en ce qu'il comprend un second registre connecté aux sorties de la matrice de dispositifs de logique <EMI ID=23.1>

deuxième erreur, et un dispositif de combinaison logique connecté pour recevoir le syndrome du mot de code lu,

le contenu du premier registre et le contenu du second registre afin de produire un signal indiquant la présence de trois erreurs dans le mot de code lu.