<Desc/Clms Page number 1>
Verbindingsschakeling voor synchrone gegevensoverdracht De uitvinding betreft een verbindingsschakeling voor synchrone gegevensoverdracht met een in een eerste zichaxelkringtechnologie ultgevoerde eerste geintegreerde schakeling met tenminste een eerste D-flipflop, waarvan een van de twee uitgangen \Q en Q-NOT) via een eerste uitgangstrap met een gegevensleiding en de klokimpulsingang daarvan via een eerste ingangstrap met een klokimpulsleiding verbonden is, en met een bij voorkeur in een tweede schakelkringtechnologie uitgevoerde tweede geintegreerde schakeling met tenminste een tweede D-flipflop, waarvan de D-ingang via een tweede ingangstrap met de gegevensleiding verbonden is, en die met een tweede uitgangstrap,
aan welks ingang een klokimpuls toegevoerd wordt en waarvan de uitgang met de klokimpulsleiding verbonden is.
Figuur 1 toont een dergelijke verbindingsschakeling. Deze bestaat uit een geintegreerde CMOS-schakeling I en een geintegreerde ECL-schakeling II. De klokimpuls wordt direct aan de klokimpulsingang van de tweede D-flipflop toegevoerd. Deze verbindingsschakeling werkt onberispelijk tot klokimpulsfrequenties van ongeveer 40 MHz, ook onder ongunstige omstandigheden zoals temperatuursveranderingen, veranderingen in de bedrijfsspanning, schommelingen in de verwerking en exemplaarstroolingen. De D-flipflops zijn met FF1, resp. FF2, de ultgangstrappen met OUT1, resp. OUT2 en de ingangstrappen met IN1, resp. IN2 aangeduid.
De synchrone of door klokimpuls geregelde gegevensoverdracht geschiedt van de CMOS-schakeling I naar de ECL-schakeling II via een gegevensleiding DL. De klokimpuls Clk wordt via een klokimpulsleiding CL in tegengestelde richting overgedragen. In de ingangs-
<Desc/Clms Page number 2>
trappen ! Nl, resp. IN2 en/of de uitgangstrappen OUT1, resp. DUT2 ebeurt daarbi] de noodzakelijke niveauaanpassing. Op de gegevensleiding DL en de klokimpulsleiding CL zijn TTL-niveau, ECL-niveau of ook CMOS-niveau mogelijk.
Opdat een foutloze gegevensoverdracht van de D-flipflop FFl naar de D-flipflop FF2 gegarandeerd zou zijn, moet voor alle vertragingstijd-toleranties de duur van de klokimpulsperiode TCP aan volgend voorwaarde voldoen : Tcp > TpdOUT2 + TpdIN1 + Tpd(C-Q)1 + TpdOUT1 + TpdIN2 + Tsetup2 Daarbij zijn :
TpdOUT2 Vertragingstijd van een ECL-ITL-niveau omzetter OUT2 pdINl Vertragingstijd van de CMOS-ingangstrap INI (TTL kompatiebel niveau) Tpd(C-Q)1 Vertragingstijd tussen klokimpulsingang en
Q-uitgang of Q-NOT uitgang van de flipflop
EMI2.1
FF1 TpdOUTl Vertragingstijd van de CMOS-uitgangstrap
OUT1 (TTL kompatiebel niveau) TpdIN2 Vertragingstijd van een TTL-ECL-niveau- omzetter IN2 Tcp Klokimpulsperlode Tsetup2 Setup-tijd van de D-flipflop FF2 In de huidige CMOS-technologieen, bij voorbeeld 1 um CMOS, hebben de vertragingstijden TpdOUT2 en TpdOUTl de grootste waarde, daar de signalen de geintegreerde schakeling verlaten, zodat de ultgangstrappen sterk capacitief belast zljn.
De maximale klokimpulsfrequentie is daarom laag.
<Desc/Clms Page number 3>
Voor een capacitieve belasting van 20 pF gelden voor de oovenvermelde voorwaarde de volgende getalwaarden (alle
EMI3.1
aanduldingen in nanoseconden)
EMI3.2
Dat wil zeggen, dat de klokimpulsperiode groter moet zijn dan 17, 4 ns. Daarmee is de maximaal toelaatbare klokimpulsfrequentie kleiner dan 1/ (17, 4. 10-9s-1) = 57, 47 MHz.
Het doel van de uitvinding is de verbindingsschakeling volgens figuur 1 zodanig te wijzigen, dat deze bij hogere klok-impulsfrequenties nog in staat is te functioneren, bij voorbeeld bij klokimpulsfrequenties van 78 MHz, zoals deze bij breedband ISDN-toepassingen noodzakelijk zijn.
De oplossing van het probleem blijkt uit conclusie 1.
Aan de hand van een uitvoeringsvoorbeeld wordt de uitvinding hieronder nader toegelicht.
Figuur 2 toont de verbindingsschakeling volgens de uitvinding. Deze onderscheidt zieh van die van figuur 1 daardoor dat de klokimpulsingang van de D-flipflop FF2 niet met de ingang van de uitgangstrap OUT2, maar via een bijkomende ingangstrap IN3 met de klok-impulsleiding CL verbonden is.
Bij deze schakeling geldt volgende voorwaarde voor de klokimpulsperiode : Tcp > TpdINl + Tpd (C-Q) ! + TpdOUTl + TpdIN2 -TpdIN3 + Tsetup2 TpdIN3 is hierbij de vertragingstijd van de bijkomende ingangstrap IN3.
<Desc/Clms Page number 4>
DevertragingstijdTpdOUT2isgeelimineerd. De vertragingstljd TpdIN3 verschijnt met een negatief teken, zodat de toelaatbare klokimpulsperlode verkleind wordt.
Onder dezelfde voorwaarden als hierboven geldt nu :
EMI4.1
De schakelconfiguratle volgens de ultvinding maakt dus de toepassing van een klokimpulsfrequentie tot 1/ (10, 3. 10-9s-1) = 97 MHz mogelijk.
Door een doelmatig inzetstuk of verschillende roosterelementen G kan de waarde van de toelaatbare klokimpulsperiode aan om het even welke toepassingsgevallen aangepast worden.
De ultvinding is niet beperkt tot de toepassing in CMOSen ECL-schakelingen, maar kan overal gebrulkt worden, daar waar synchrone of door klokimpuls geregelde gegevensoverdracht tussen geintegreerde schakelingen of modules noodzakelijk is.
<Desc / Clms Page number 1>
The invention relates to a connection circuit for synchronous data transfer with a first integrated circuit implemented in a first circuit circuit technology having at least a first D flip-flop, one of the two outputs (Q and Q-NOT) via a first output stage with a data line. and the clock pulse input thereof is connected via a first input stage to a clock pulse line, and with a second integrated circuit preferably implemented in a second switching circuit technology, with at least a second D flip-flop, the D input of which is connected via a second input stage to the data line, and those with a second output stage,
to whose input a clock pulse is applied and whose output is connected to the clock pulse line.
Figure 1 shows such a connection circuit. It consists of an integrated CMOS circuit I and an integrated ECL circuit II. The clock pulse is applied directly to the clock pulse input of the second D flip-flop. This junction circuit operates flawlessly up to clock pulse frequencies of about 40 MHz, also under adverse conditions such as temperature changes, operating voltage changes, processing fluctuations, and copy currents. The D flipflops are with FF1, respectively. FF2, the output stages with OUT1, resp. OUT2 and the input stages with IN1, respectively. IN2 indicated.
The synchronous or clock pulse controlled data transfer takes place from the CMOS circuit I to the ECL circuit II via a data line DL. The clock pulse Clk is transmitted in the opposite direction via a clock pulse line CL. In the entrance
<Desc / Clms Page number 2>
kick ! Nl, resp. IN2 and / or the output stages OUT1, respectively. DUT2 makes the necessary level adjustment. TTL level, ECL level or CMOS level are possible on the data line DL and the clock pulse line CL.
For an error-free data transfer from the D-flip-flop FF1 to the D-flip-flop FF2 to be guaranteed, the duration of the clock pulse period TCP must meet the following condition for all delay time tolerances: Tcp> TpdOUT2 + TpdIN1 + Tpd (CQ) 1 + TpdOUT1 + TpdIN2 + Tsetup2 This includes:
TpdOUT2 Delay time of an ECL-ITL level converter OUT2 pdINl Delay time of the CMOS input stage INI (TTL compatible level) Tpd (C-Q) 1 Delay time between clock pulse input and
Q output or Q-NOT output of the flip-flop
EMI2.1
FF1 TpdOUTl Delay time of the CMOS output stage
OUT1 (TTL compensation level) TpdIN2 Delay time of a TTL-ECL level converter IN2 Tcp Clock pulse period Tsetup2 Setup time of the D-flipflop FF2 In current CMOS technologies, for example 1 µm CMOS, the delay times TpdOUT2 and TpdOUTl have the greatest value, since the signals leave the integrated circuit, so that the output stages are highly capacitive.
The maximum clock pulse frequency is therefore low.
<Desc / Clms Page number 3>
For a capacitive load of 20 pF, the following number values apply to the above condition (all
EMI3.1
nanoseconds ()
EMI3.2
That is, the clock pulse period must be greater than 17.4 ns. The maximum permissible clock pulse frequency is therefore less than 1 / (17.4.10-9s-1) = 57.47 MHz.
The object of the invention is to modify the connection circuit according to figure 1 in such a way that it is still able to function at higher clock pulse frequencies, for example at clock pulse frequencies of 78 MHz, such as are necessary for broadband ISDN applications.
The solution to the problem is apparent from claim 1.
The invention is explained in more detail below on the basis of an exemplary embodiment.
Figure 2 shows the connection circuit according to the invention. This distinguishes it from that of Figure 1 in that the clock pulse input of the D-flip-flop FF2 is not connected to the input of the output stage OUT2, but via an additional input stage IN3 to the clock pulse line CL.
The following condition applies to the clock pulse period for this circuit: Tcp> TpdINl + Tpd (C-Q)! + TpdOUTl + TpdIN2 -TpdIN3 + Tsetup2 TpdIN3 is the delay time of the additional input stage IN3.
<Desc / Clms Page number 4>
The delay time TPdOUT2 has been eliminated. The delay time TpdIN3 appears with a negative sign, so that the allowable clock pulse period is reduced.
Under the same conditions as above, the following now applies:
EMI4.1
The switching configuration according to the invention thus permits the use of a clock pulse frequency of up to 1 / (10, 3. 10-9s-1) = 97 MHz.
The value of the allowable clock pulse period can be adapted to any application case by means of an effective insert or various grating elements G.
The invention is not limited to application in CMOS and ECL circuits, but can be used anywhere where synchronous or clock pulse controlled data transfer between integrated circuits or modules is required.