TWI301270B - Semiconductor memory and circuit and method of decoding address for the same - Google Patents

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!3〇1270 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體及其位址解密電路和位 址解碼方法，特別係關於一種藉由設定一内部位址之至少 一位元而停用（disable) —預定記憶區段之半導體記憶體及 其位址解密電路和位址解碼方法。 【先前技術】 半導體記憶體係利用一系列之積體電路製程，例如沈 積、微影及蝕刻等製程在晶圓上形成記憶單元及存取電 路，再經由晶圓切割、測試及封裝而完成。惟，利用上述 一系列製程而形成之記憶單元中，因製程之變異無可避免 地有部分記憶單元無法正常儲存資料，即所謂的缺陷記憶 早元（defective memory cell)。 一般而言，具有缺陷單元之記憶體在測試過程將被筛選 出並予以廢棄而不會在市面上販售。然，為了降低因具有 少數缺陷單元而導致必須廢棄之記憶體數量，習知技蓺主 要利用冗餘（redundancy)技術及錯誤修正碼 correction c〇de)技術使得具有少數缺陷單元之記憶體仍可 正常地運作，而不必將其廢棄，進而增加產品之良率。 另，市面販售之記憶體具有不同的記憶密度，例如32百 萬位元或64百萬位元，因應不同的市場應用需求。因此， 記憶體製造商必須開設不同的生產流程，方可製造具有不 同記憶密度的記憶體，增加了生產成本。 【發明内容】 W07881 107658 005443567 1301270 本發明之主要目 少-位元而停用供—種藉由設定一内部位址之至 其位址解密電㈣Γ記憶區段⑽㈣之半導體記憶體及 憶體卜 址解碼方法，其藉由隱藏該半導體記 導體_== =，密度降低，或停用該半 °隱早70，而可在減少記憶容量下 仍維持正確地運作。

人：達成上述目的，本發明提出一種半導體記憶體，其包 3 -用以接收—第—外部位址之第一輸入位址緩衝電路、 一用以切換該第-外部位址之一預定部分以形成一内部位 止之切換電路、一用以設定該内部位址之至少一預定位元 的廣域位址。又定碼、一耦接於該切換電路及該廣域位址設 疋碼之解碼器以及一輕接於該解碼器之記憶體陣列。申言 之，該第一輸入位址緩衝電路、該切換電路及該位址設定 碼可視為一位址解密電路。 該記憶體陣列包含複數個區段，而該預定位元可為一區 段選擇位元。例如，該第一外部位址之位元數小於該内部 位址之位元數，且具有一相應該區段選擇位元之切換位 元’而該切換電路將該第一外部位址之切換位元本身及其 以上之位元偏移一預定腳位，因而將原先位元數較小之外 部位址轉換成該内部位址。該位址設定碼可儲存於一非揮 發性記憶（non-volatile)單元。另，該位址設定碼亦可藉由 一熔絲（fuse)或一金屬選擇（metal option)製程予以設定。 較佳地，該記憶體陣列包含複數個不同容量之記憶庫， 而該預定位元不包含一記憶庫選擇位元或該内部位址之最 W07881 107658 005443567 -6- 1301270 r

I 回位元。此外，該解碼器包含複數個解碼電路，分別用以 根據該内部位址而選擇相應記憶庫之至少一記憶單元，且 孩半V體圮憶體可另包含複數個區域位址設定碼，用以個 別地設定傳送至該複數個解碼電路之内部位址之至少一預 定位元。 • 根據上述目的，本發明提出一種半導體記憶體之位址解 碼方法，其包含接收一外部位址、切換該外部位址之一預 Φ $部分以形成一内部位址、讀取-位址設定碼以設定該内 邠位址之至少一預定位元以及解碼該内部位址以選擇一記 憶體陣列之至少一記憶體單元等步驟。 相較於習知技藝，本發明之半導體記憶體可藉由該位址 設定碼而設定一區段選擇位元，據以隱藏一部分記憶容量 而達成§己憶密度降低，或停用具有缺陷之記憶單元使得具 有缺fe之半導體圮憶體在減少記憶容量下仍能正確地運 鲁作。申言之，本發明可在保留該半導體記憶體之原有架構 下，停用一預定記憶區段，而不影響該半導體記憶體之既 有存取功能。 【實施方式】 圖1及圖2例示本發明之半導體記憶體1〇，其包含一用以 接收一第一外部位址（20位元，A0_A19)之第一輸入位址緩 衝電路12、一用以接收一第二外部位址（21位元，A〇_A2〇) 之第二輸入位址緩衝電路22、一用以切換該第一外部位址 之一預疋部分以开> 成一内部位址（21位元，A0-A20)之切換 電路14、一用以設定該内部位址之至少一預定位元的位址

Wo788i 107658 005443567 1301270 設定碼16、一耦接於該切換電路14及該位址設定碼16之解 碼器18、一耦接於該解碼器18之記憶體陣列20以及一用以 控制該半導體記憶體1〇之存取功能的控制器24。申言之’ 該第一輸入位址緩衝電路12、該切換電路14及該位址設定 碼16可視為一位址解密電路32，而該第二輸入位址緩衝電 路22及該位址解密電路32可視為一位址緩衝器30。 該記憶體陣列20包含四個記憶庫（bank)20A、20Β、20C φ 及20D，而該解碼器18則包含四個解碼電路18A、18B、18C 及18D，分別用以根據該内部位址而選擇相應記憶庫之至少 一記憶單元，其可同時選擇8個記憶單元或16個記憶單元， 而構成一字（word)。如圖2，該記憶體陣列20之四個記憶庫 20A、20B、20C及20D可具有不同容量及架構，該記憶庫20A 及20B具有4列x6行之24個區段（sector)，該記憶庫20C及20D 僅具有2列x4行之8個區段。特而言之，該記憶體陣列20可 支援同時讀寫（read-while-write，RWW)功能，亦即四個記 ® 憶庫20A、20B、20C及20D可同時進行不同的存取動作。此 外，該記憶庫20D另包含一安全資料（security)區段26。 圖2所示之記憶體陣列20係運作於非頁面模式（non-page mode)，該記憶庫20D具有一包含8個小區段（sub-sector)之 啟動區段28(boot sector)，其被設定屬於該記憶庫2〇D之第2 列。下文將以該半導體記憶體1〇係運作於非頁面模式來說 明本發明，然本發明亦可應用於頁面模式之記憶體。 圖3(a)及圖3(b)例示該記憶體陣列20之位址，其中圖3(a) 係應用於該記憶庫20A及20B，而圖3(b)則應用於該記憶庫 1301270 » « 20C及20D。該記憶體陣列20之内部位址包含21個位元 (A0-A20)，第15位元（A14)以下之低位元（即A0-A14)係用以選 擇某一區段内之記憶單元，而第16位元（A15)以上則是用以 選擇記憶庫及區段。參考圖3(b)及圖2，該記憶庫20C及20D 之區段係採2列x4行設置，因此分別需一位元（A15)選擇列及 二位元（A16與A17)選擇行。此外，該内部位址之高位元 A18-A20<111>及<000>係分別用以選擇記憶庫20C及20D。 • 參考圖3(a)及圖2，該記憶庫2〇A及2〇B之區段係採4列χ6 行設置，因此需要使用二位元（A 15及A16)選擇列4列之一。 另，該内部位址之高位元A18-A20<001>、<〇i〇>、<〇u> 係指向該記憶庫20A，再搭配另一位元（a 17)即可選擇該記 憶庫20A之6行之一，同理’該内部位址之高位元 A18_A20<100>、<1〇1>、<11〇>係指向該記憶庫2〇B，再搭 配另一位元（A17)即可選擇該記憶庫20B之6行之一。 參考圖4(a)，該半導體記憶體1〇在正常情形下係經由該第 二輸入位址緩衝電路22接收該第二外部位址，其位元數等 於該内部位址之位元數，亦即兩者之位元數均為21位元 (A0-A20)，其中該第一輸入位址緩衝電路12、該切換電路 I4及該位址設定碼16(亦即該位址解密電路32)在正常情形 下，係處於停用狀態。 參考圖4(b)，當該記憶體陣列20之某一區段發生缺陷而 無法正常運作時，本發明可藉由設定該内部位址之至少— 預定位元而停用發生缺陷之記憶區段，使得該半導體記憶 體10在減少記憶容量下仍能正確地運作。例如，位於該： W07881 107658 005443567 -9- 1301270 憶庫20A之第1列第4行之區段發生缺陷時，本發明即可停用 該第二輸入位址緩衝電路22，並啟用該位址解密電路32， 亦即利用該第一輸入位址緩衝電路12接收該第一外部位址 ’其位元數為20位元（A0-A19) ’小於該内部位址之位元數 (A0-A20)。該第一外部位址具有一切換位元（即A15)，其對 應該内部位址之一區段選擇位元（例如A15)。 之後，利用該切換電路14將該第一外部位址之切換位元 (A15)本身及其以上之位元向上偏移一個腳位，而該切換位 元（A15)以下之位元（即A0-A14)則維持不變。亦即，將該第 一外部位址之切換位元（A15)電氣連接於該内部位址之第 17位元（A16) ’而該第一外部位址之Ai6-A19則分別電氣連 接於該内部位址之A17-A20。接著，根據該位址設定碼16( 例如為”〇”），設定該内部位址之區段選擇位元（A15)，如此 即可將20位元之第一外部位址轉換成具有21位元（Α〇_Α2ι) 之内部位址，而後端之解碼器18則可維持正常運作，亦即 解碼輸入之21位元内部位址而選擇該記憶體陣列2〇之至少 一記憶體單元。 申言之，若設定該區段選擇位元（A15)而停用該記憶庫 20A之第1列與第3列之區段，亦一併停用該記憶庫2〇B之第 1列與第3列之區段；同理，該記憶庫2〇c與2〇D之第i列亦 一併停用。如此，該記憶體陣列2〇之容量將減半，亦即其 記憶密度降低-半。較佳地，利用位址設定碼16設定該區 段選擇位元時’停用之列或行不包含該啟動區段28。 圖5例示本發明之記憶體陣列2〇，，其係運作於頁面模式 W07881 107658 005443567 •10- 1301270

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I (page mode)。相較圖2所示之記憶體陣列20運作於非頁面模 式’該記憶庫20D具有一包含8個小區段之啟動區段28，其 被設定屬於該記憶庫20D之第2列；運作於頁面模式之記憶 體陣列20’除了該記憶庫20D之第2列具有啟動區段28之外 ’該記憶庫20C之第1列亦具有另一啟動區段28，其亦包含8 個小區段。亦即，該記憶體陣列20,之二個記憶體單元2〇c 及20D各具有一啟動區段28。 瞻 複參圖1 ’該半導體§己憶體1 〇可另包含複數個位址設定碼 16A、16B、16C及16D，用以個別地設定傳送至該複數個解 碼電路18A、18B、18C及18D之内部位址之至少一預定位元 (例如A15)。申言之，該位址設定碼16可視為一廣域位址設 定碼，而該複數個位址設定碼16A、16B、16C及16D則可視 為區域位址設定碼。 如此，即可選擇性地停用四個記憶庫2〇A、2〇B、2〇c及 • 20D之某一行或某一列記憶單元。對運作於頁面模式之記憶 體陣列20’而言，利用位址設定碼16A、16B、l6c及16〇設 定該區段選擇位元時，停用之列或行較佳地不包含該啟動 區段28。特而言之，藉由該位址設定碼16(：及i6D選擇性地 停用記憶庫20C及20D不包含該啟動區段28之記憶單元，即 可谷許该半導體記憶體1 〇運作於頁面模式下。 該位址設定碼16(16A、16B、16C及16D亦同）可儲存於一 T揮發性記憶單元。另，若在該半導體記憶體H)之測試過 耘毛現部分區段具有缺陷，即可藉由雷射溶絲（hser fuse) 、凡斷方式.又疋該位址设定碼，停用具有缺陷之區段，增加 w〇788i 107658 005443567 -11 - 1301270 產品之良率。再者，該位址設定碼丨6亦可在該半導體記憶 體10之製造過程中’利用一道金屬選擇（metal 〇pti〇n)製程 予以設定，如此同一系列之半導體製程即可應用於製造二 種不同記憶密度之半導體記憶體，具有大幅降低成本之優 點。 該位址設定碼16設定之預定位元較佳地不包含一記憶庫 選擇位元（例如A18、A19及A20)或該内部位址之最高位元 ® ’如此即可保有該半導體記憶體10之記憶庫數目。申言之 ’本發明可在保有該半導體記憶體10之原有架構下，亦即 保有相同記憶庫數目且記憶庫之容量比例維持相同，停用 一預定記憶區段。如此，該半導體記憶體丨〇仍得以持續支 援同時讀寫功能，亦即該四個記憶庫2〇A、2〇B、20C及20D 仍可同時進行不同的存取動作。 特而言之，20位元之外部位址的規格不符後端之解碼器 . 18之規格’該解碼器18無法直接予以解碼，亦即2〇位元之 外部位址可視為一亂碼。本發明藉由該第一輸入位址緩衝 電路12、該切換電路14及該位址設定碼16構成之位址解密 電路32將原先不適用於後端解碼器18之20位元外部位址轉 換成適用之21位元之内部位址，因而後端之解碼器18即可 予以解碼。如此，二種不同規格（例如，其一為20位元，另 一為21位元）之位址即可藉由本發明之位址緩衝器3〇而適 用於單一規袼之記憶體陣列。 另，本發明之半導體記憶體10可藉由該位址設定碼16而 設定一區段選擇位元，據以隱藏一部分記憶容量而達成記 W07881 107658 005443567 -12- 1301270 憶密度降低，或停用具有缺陷之記憶單元而使得具有缺陷 之半導體記憶體10在減少記憶容量下仍能正確地運作。申 言之，本發明可在保留該半導體記憶體1〇之原有架構下， 停用一預定記憶區段，而不影響該半導體記憶體1〇之既有 存取功能。

本發明之技術内容及技術特點已揭示如上，然而熟悉本 項技術之人士仍可能基於本發明之教示及揭示而作種種不 为離本發明精神之替換及修飾。因此，本發明之保護範圍 應不限於實施例所揭示者，而應包括各種不背離本發明之 替換及修飾，並為以下之申請專利範圍所涵蓋。 【圖式簡要說明】 圖1及圖2例示本發明之半導體記憶體； 圖3(a)及圖3(b)例示本發明之記憶體陣列之位址； 圖4(a)及圖4(b)例示本發明之位址緩衝器之運作示意圖 ;以及 圖5例示本發明之運作於頁面模式之記憶體陣列。 【主要元件符號說明】 10 半導體記憶體 14 切換電路 16A位址設定碼 16C位址設定碼 18 解碼器 18B解碼電路 18D解碼電路 12 第一輸入位址緩衝電路 16 位址設定碼 16B位址設定碼 16D位址設定碼 18A解碼電路 18C解碼電路 20 記憶體陣列 W〇788i 107658 005443567 • 13 - 1301270 20A 記憶庫 20B 記憶庫 20C 記憶庫 20D 記憶庫 22 第二輸入位址緩電路器 24 控制器 26 安全資料區段 28 啟動區段 30 位址緩衝器 32 位址解密電路 -14-

Claims (1)

1301270 > 、申請專利範圍： 種半導體記憶體，包含： 一第一輸人位址緩衝電路1以接收H部位址； 一切換電路，用以切換哕筮 以“ ㈣以—外部㈣之-預定部分 从形成一内部位址； 〜至少-位址設定碼，用以設㈣内部位址之至少一預 定位元；

一解碼器，純於該切換電路及該位址設定碼；以及 上-記憶體陣列，•接於該解碼器，其中該解碼器根據 該内部位址選擇該記憶體陣列之至少一記憶體單元。 2·根據請求項1之半導體記憶體，其中該記憶體陣列包含複 數個區段，而該預定位元係一區段選擇位元。 3·根據請求項2之半導體記憶體，其中該第一外部位址具有 一相應該區段選擇位元之切換位元，該切換電路將該第一 外部位址之切換位元本身及其以上之位元偏移一預定腳 位。 4·根據請求項1之半導體記憶體，其中該第一外部位址之位 元數小於該内部位址之位元數。 5·根據請求項1之半導體記憶體，其中該位址設定碼係儲存 於一非揮發性記憶單元。 6.根據請求項1之半導體記憶體，其中該位址設定碼係藉由 一熔絲予以設定。 7.根據請求項1之半導體記憶體，其中該位址設定碼係藉由 一金屬選擇製程予以設定。 8·根據請求項1之半導體記憶體，其中該記憶體陣列包含複 W07881 !〇7658 005443567 1 1301270 數個不同容量之記憶庫，而該預定位元不包含一記憶庫選 擇位元。 9·根據請求項1之半導體記憶體，其中該預定位元不包含該 内部位址之最高位元。 io·根據請求項1之半導體記憶體，其另包含一第二輸入位址 緩衝電路，用以接收一第二外部位址，其位元數等於該内 部位址之位元數。 11.根據請求項1之半導體記憶體，其中該記憶體陣列包含複 數個記憶體庫，且該複數個記憶體庫之一具有一啟動區 段〇 12·根據請求項丨丨之半導體記憶體，其係運作於頁面模式。 B·根據請求項1之半導體記憶體，其中該記憶體陣列包含複 數個ό己憶體庫，且該複數個記憶庫之其中二個記憶體庫各 具有一啟動區段。 14·根據請求項13之半導體記憶體，其係運作於非頁面模式。 15·根據請求項1之半導體記憶體，其中該解碼器包含複數個 解碼電路，且複數個位址設定碼係用以個別地設定傳送至 該複數個解碼電路之内部位址之至少一預定位元。 16. —種位址解密電路，包含： 一位址輸入電路，用以接收一外部位址； 一切換電路’用以切換該外部位址之一預定部分以形 成一内部位址；以及 一位址設定碼，用以設定該内部位址之至少一預定位 元0 1 7·根據請求項16之位址解密電路，其中該預定位元係一區段 W07881 107658 0〇5443567 2 1301270 a 選擇位元。 1 8·根據請求項17之位址解密電路，其中該外部位址具有一相 應該區段選擇位元之切換位元，該切換電路將該外部位址 之切換位元本身及其以上之位元偏移一預定腳位。 19·根據請求項16之位址解密電路，其中該外部位址之位元數 小於該内部位址之位元數。 2 〇 ·根據晴求項16之位址解密電路’其中該位址設定碼係儲存 於一非揮發性記憶單元。 21_根據請求項16之位址解密電路，其中該位址設定碼係藉由 一熔絲予以設定。 22.根據請求項16之位址解密電路，其中該位址設定碼係藉由 一金屬選擇製程予以設定。 23·根據請求項16之位址解密電路，其係應用於一包含複數個 不同谷里之δ己憶庫的冗憶體陣列，而該預定位元不包含一 記憶庫選擇位元。 φ 24·根據請求項16之位址解密電路，其中該預定位元不包含該 内部位址之最高位元。 25. —種半導體記憶體之位址解碼方法，包含下列步驟： 接收一外部位址；

•— 定 位元；以及 解碼該内部位址以選擇一記憶體陣列之至少— 單元。 根據請求項25之半導體記憶體 記憶體 之位址解碼方法，其中該兮己 W07881 !〇7658 005443567 3 1301270 t 憶體陣列包含複數個區段，而該預定位元係一區段選擇位 元。 27·根據請求項26之半導體記憶體之位址解碼方法，其中該外 部位址具有一相應該區段選擇位元之切換位元，且切換該 外部位址之一預定部分之步驟係將該外部位址之切換位 元本身及其以上之位元偏移一預定腳位。 28·根據請求項25之半導體記憶體之位址解碼方法，其中該外 • 部位址之位元數小於該内部位址之位元數。 29·根據請求項25之半導體記憶體之位址解碼方法，其中該位 址設定碼係儲存於一非揮發性記憶單元。 30·根據請求項25之半導體記憶體之位址解碼方法，其中該位 址設定碼係藉由一溶絲予以設定。 31. 根據請求項25之半導體記憶體之位址解碼方法，其中該位 址設定碼係藉由一金屬選擇製程予以設定。 32. 根據請求項25之半導體記憶體之位址解碼方法，該記憶體 丨陣列包含複數個不同容量之記憶庫，而該預定位元不包含 一記憶庫選擇位元。 33·根據請求項25之半導體記憶體之位址解碼方法，其中該預 定位元不包含該内部位址之最高位元。 34_根據請求項25之半導體記憶體之位址解碼方法，其中該記 憶體陣列包含複數個記憶體庫，且該複數個記憶體庫之一 具有一啟動區段。 35·根據請求項34之半導體記憶體之位址解碼方法，其中該半 導體記憶體係運作於頁面模式。 36.根據請求項25之半導體記憶體之位址解碼方法，其中該記 W07881 107658 005443567 4 1301270 憶體陣列包含複數個記憶體庫，且該複數個記憶庫之其中 二個記憶體庫各具有一啟動區段。 3 7.根據請求項36之半導體記憶體之位址解碼方法，其中該半 導體記憶體係運作於非頁面模式。 W07881 107658 005443567