TWI259381B

TWI259381B - Integrated device of simulation circuit and processor

Info

Publication number: TWI259381B
Application number: TW090112869A
Authority: TW
Inventors: Steve Yao
Original assignee: Glovic Electronics Corp
Priority date: 2001-05-29
Filing date: 2001-05-29
Publication date: 2006-08-01
Also published as: US20020184001A1; JP2002366384A

Description

1259381 五、發明說明（1) 的模= ”處理器的整合裝置’可藉内建接與該模擬電路以：進行模Μ，更可以串列的方式直觀測模擬結果。通訊，同時可藉由電腦來下達命令及線上電路模擬為（ICE，In Circuit Emulator)可用來 =疑各種處理器的指令及動作，在數位電路系統開發的過私中’舉足輕重。數位電路系統開發常需要不間斷的驗，，在驗證時利用ICE可以一步一步（step by Step)或設定中斷點來觀測系統的狀態，若發現有誤，可以很快地進行除錯（Debug)的動作，使數位電路系統的開發更為順利。圖一為習用的I CE系統。I CE 1 2的一端通常可接到電腦 1 3上，加上電腦1 3相關的軟體1 4即可觀測模擬結果或下達命令，另一端則接到一個待驗證系統1 1上。I CE 1 2大致包含有主單元（main unit)121、排線（cable)122、追縱探針 123(trace probes)及遠端控制 124(remote control)。 ICE則可模擬成各種CPU，例如8 0 5 1 / 5 2、8 0 3 1 / 3 2、 8 7 5 1 / 5 2等等。待驗證系統係根據某一種C P U而設計，所以在驗證待驗證系統時可以將I C E模擬為對應的c p U來對該待驗證系統進行控制，在模擬的過程中，系統的各種狀態可從I C E上取得，例如記憶體（m e m 〇 r y )、暫存器（r e g i s t e r ) 或旗標（f 1 ag )的内容等等。因此’當待驗證系統出現問題時，可以馬上被觀測到，進而除錯。當I C E模擬無誤時，則可確保系統在接上CPU運作時的正確性。 1259381 五、發明說明（2) 習用的I CE系統有下列缺點：一、只用在研發階段，而對於一個數位電路系統生產後，搭配上CPU時，萬一若有問題，系統無法正常運作，不易界定是CPU的問題，或者是系統本身的問題。二、各種C P U的模擬必須配合不同的I C E標靶 (T a r g e t)，對I C E的操作或使用而言造成相當大的不便利。本案的目的即針對上述習用I C E技術的缺點加以改進，在CPU設計時即將該種CPU的ICE Target的電路設計進去，以簡化後續系統模擬的動作，同時在電路系統的生產過程中，可在發現問題時，隨時對系統進行線上驗證，使問題更容易被解決。為達上述目的，本案提出一種模擬電路及處理器的整合裝置，包含：一電路本體；一處理單元，係内建於該電路本體；以及一模擬電路，係内建於該電路本體，且電連接至該處理單元，藉以因應一命令，模擬該處理單元之運作，並產生該處理單元之一模擬功能，以驗證一電連接至該處理單元之一電路系統的正確性，並於驗證無誤時，改由該處理單元直接控制該電路系統。如所述之模擬電路及處理器的整合裝置，其中該電路本體係為一應用積體電路（ASIC)。

其中該其中該其中該 !259381 五、發明說明（3) — 單亓在^述^模擬電路及處理器的整合裝置糸為一中央處理器（CPU)。電路：：ί;電路及處理器的整合裝置為線上電路模擬標靶（IC£ Target) ，所述之模擬電路及處理器電路模擬標靶包含：正口衣置匯流排多工為，藉以切換一系統資料匯流排及一模擬流排，ί i ί路模擬標靶主電路，藉以產生該模擬料模』及ΐϊίί'系統㈣匯流排及㈣、统:_流才、擬及偵測该處理單元以驗證該電路以將；並列(Serial t〇Paralle"命以=ΐ ί 模擬標1巴主電路之一模擬、结果串列傳 =外串：接收該命令’胃該命令加以解碼，再】的方式將該中令傳至該線上電路模擬標靶主電路。如所述之模擬電路及處理器的整合裝置，盆中二電路及處理器的整合裝置係連接至一線丄電路二=$ 制器（ICE Universal Controller)。、 ^ 如所述之模擬電路及處理器的整合裝置，其中該電路模擬通用控制器包含··一並列對串列命令解碼^ 控制器主電路、一電腦界面及—追蹤緩衝區（了r a Buffer)。另為本案更含一種模擬電路及處理器的整合方、、私含下列步驟： / 處理模擬線上資料資匯排，及，藉出，並列模擬用控線上包 1259381 五、發明說明（4) 處以設計一模擬電路於—十理单凡，而該模擬+電路本體内，該電路本體係具一驗證連才妾至該4理^ Ϊ 11以模擬該處理單元之運作，於模擬該處理-Γ 1之一電路系統的正確性；以及線上電路模二、s早70時’以一串列方式使該模擬電路與進行通訊。用 & 制器（ICE Universal Controller 其中該電路其中該處理其中該模擬其中該線上如所述< M + 本體係為-應用2 3及處理器的整合方法如所d!電路（asic)。單元係為一中=ί電路及處理器的整合方法如π、+、宁央處理器（CPU)。電路係為二$ t S電路及處理器、的整合方法如所述上桓模擬標把（ICE Target) 電路模擬標乾包〗電路及處王里器的’合方法一多工哭，# 匯流排；的糟以切換一系統資料匯流排及一模擬資料流排，i i!ί模擬標靶主電路’藉以產生該模擬料資匯模擬及偵測統信=;排及該系統資料匯流排，一电列^ ^早兀以驗亥電路系統的運作；以及以將兮蠄卜^並列（Serial t〇 Parallel )命令解碼器，_ 傳出，以及自外電；之-模擬結果該串列方式廿別士；收外入卜接收该印々射該命令加以解碼，再以兮並歹j方式將该命令僂泛^p線上雷得至3線電路杈擬標靶主電路。如所述之枳擬電路及處理器 σ的整合方法，其中該線上 1259381 五、發明說明（5) 電路模擬通用控制器主電路 Buffer)。本案更含一模擬電核擬電路，一線上電 Controller) 該模擬電路進器的整合裝置該模擬電路的一電腦以觀測如電路及如本體係如 tm 早元係如電路係如電路模 4空制器該模擬所述之處理器所述之為一應所述之為一中所述之為一線所述之擬通用主電路控制器包含：一並列對串列命令解碼器、一電腦界面及一追蹤緩衝區（Trace —種模擬電路及處理器的整合系統，包路及處理裔的整合裝置，具一處理單元路模擬通用控制( I C E U n i v e r s a 1 藉以與該模擬電路及處理器的整合裝」订通訊’以傳達一命令至該模擬電路及 ’並取得該模擬電路及處理器的整合裝一模擬結果；以及係電連接至5亥線上電路模擬通用控制器結果及下達該命令。模擬電路及處理器的整合系統，其中該的整合裝置係做在一電路本體内。模擬電路及處理器的整合系統，其中該用積體電路（ASIC)。模擬電路及處理器的整合系統，其中該央處理器（CPU)。模擬電路及處理器的整合系統，其中該亡電路模擬標靶（ICE Target)。模擬電路及處理器的整合系統，其中該 &制為包含：一並列對串列命令解碼器電知界面及·追縱緩衝區（T r a c e 含：及一 I之處理置之，藉模擬電路處理模擬線上 1259381 五、發明說明（6) ' ~---~~—

Buffer)0 詳細說明：圖二為本案較佳眚, | h ^ = 貝&例之系統架構圖。本案之模擬命 22二二理置，主要由係將線上電路模擬標靶电

至ICE Target，而於率在驗，糸統時，將電路切換來控制整個電路系統? ΐίίϊ作時切換至CPU，改由CPU 計時將ICE \不=f昇，所以在CPU設對整個CPW段的驗證及維 |成本^響不大，但是在開發系統的階段，這類有相二大的好處。直接連接至ICE通用控制器23，、對有開/ Ta^et的CPU可以广了不同的CPU而再去安裝（Set二)董广者而:’可以

Target，因此可以簡化操作的程序。j應的ICE 口電腦24上的軟體，直接透過各種傳於二务系統者只需操作並列崞或USB)下達命令或者觀漁25 (例如RS2 3 2, 完成後，會進人量產的結果。在系統開發半導體製程出現瑕庇。此時可以藉：2各種問題，例如在量產的過程中對系統進行線上模擬，建ICE Target直接屬，並提早解決問題。這將使得系=的：確定問題的歸系統出貨後，曰後有問胃，也可產更為順利。而

且接利用内建的ICE

第9頁 1259381 五、發明說明（7)

Target取得系統運作的各種狀態，來對系統進行除錯 (Debug)〇 ’ 一這種内建ICE Target的CPU可因應不同的CPU而配合不同的 ICE Target，由於 ICE Target的閑數量（Gate Count) 只佔少數，所以CPU的成本只有少量增加，但對曰後系統，證除錯卻帶來相常大的便利。當然，I CE通用控制器2 3 疋固疋式的，不隨CPU而變，也因此，在系列ice設計上，可縮短時程，節省成本，操作亦可更為方便。内建的ICE Tar get預留接腳26( pin)可以有多種選擇’視功能而定，除了追蹤緩衝區下載（Trace buffer Down load)的功能之外，二個預留接腳26(pins)即可執行 I CE的全部功能，若欲執行追蹤緩衝區下載則需加上額外接腳2 7，而這額外接腳的個數可以為4、§、1 6 、3 2 等’加上寫的信號（write signai)則分別為5 、9 、1 7、3 3腳個數。這些多出來的接腳則可以用來接收追縱的資料（Trace Data)。圖三為本案較佳實施例之I CE細部方塊圖。其中線上電路模擬標輕（ICE Target)至少包含線上電路模擬標靶主電路（ICE Circuit) 2 2 2、多工器221及串列對並列 (Serial to paraiiel)命令解碼器2 2 3，其功能分述如下： (1 )線上電路模擬標靶主電路222(ICE Circuit): 具有 $又ICE(In Circuit Emulator)的功能，只是沒有追蹤緩衝區（Trace buffer)而已。它可以執行ICE的功能

1259381 五、發明說明（8) (至少有）：中斷（Break)、停止（Halt)、執行（Go)、單步執行（Single Step)、暫存器讀寫（Register Read/Write)、§己憶體續寫（Memory Read/Write )及上下傳程式(Up/Down load program)等功能。若執行追蹤 (Trace)的功能，則需配合ICE通用控制器23内的追蹤緩衝區 234(Trace buffer)才可。 (2 )多功器（MUX， Multiplexer):是中央處理器 (CPU)需配合修改的功能。CPU的雙向輸入/輸出（In/Out) 資料匯流排21 2 (Data Bus)需要將輸入資料流排改由MUX提供，而原先外部輸入資料匯流排則進入MUX的一端，另一端由I CE主電路2 2 2的資料匯流排送出。這兩個匯流排的選擇由ICE主電路2 2 2提供。CPU21的輸出資料匯流排則不變’直接由CPU送到外部。CPU的其他控制信號2 1 1則視情況而定。有些信號在不同的需求，例如Upi〇ad/Downl()ad 時’則需要修改。有些信號則完全不需要修改，但所有的 CPU信號（通到外部的接腳）都需要進入ICE Target 22。 (3 )串列對並列（Ser ial to paral lel )命令解碼器 2 2 3 :具有將串列命令轉換到並列命令的功能，並加以解碼及執行此一命令，亦可依命令的需求，送回資料（由並列轉為串列）給I CE通用控制器23。、另外，ICE通用控制器23則至少包含了並列對串列令解碼器23卜控制器主電路232、電腦界面233及追蹤緩衝區2 34 (Trace Buff er)，其功能分述如下： (1 )電腦界面233:可具有任何—種或多種電腦界

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1259381 五、發明說明（9) 面。電腦界面包含（但不限於）RS2 3 2、並列埠、USB、特定傳輸界面等，並可將電腦的資料送入控制器主電路2 3 2或從控制器主電路2 3 2將資料送回電腦。 (2 )控制器主電路2 3 2 :具有執行電腦送來的命令、ICE Tar get的資料該如何送回電腦、ICE Tar get的狀況該如何回報給電腦、追蹤緩衝區的資料該如何傳送等等的功能。 (3 )並列對串列命令解碼器2 3 1 :將控制器主電路 2 3 2所需的動作或命令轉換為串列的形式送給ICE Target 或將I CE Target的串列資料轉換成並列資料送給控制器主電路232。 (4 )追蹤緩衝區 234(Trace Buffer):將 ICE Target送來的追縱資料Trace Data儲存在此緩衝區内，並依電腦的需求（r e q u e s t)，將追縱資料經過控制器主電路 2 3 2及電腦界面2 3 3送回給電腦。本案的進步性在於，藉由内建的ICE Target，可以使 CPU模擬更為方便，同時更有利數位電路系統的開發，而内建的I C E最少只需要二個預留接腳，即可執行一般i c e的全部功能，對於追蹤的功能，亦可視需要而加設若又干接腳來達成。在ICE通用控制器方面，由於不需隨CPU不同而變’所以在操作上也會變得相當方便。本案所揭露的技係可由熟習本技術人士具以實施，且這樣的方法又曰前所未有的，專利性具備，爰依法提出專利之 ' = 專利範圍如附。 τ明甲# 1259381 圖式簡單說明本案得藉由下列圖式及詳細說明，俾得一更深入之了解：圖一：習用I C E系統架構圖。圖二：本案較佳實施例之I C E整合系統架構圖。圖三：本案較佳實施例之I C E細部方塊圖。圖號對照：

1 1 :待驗證系統 1 2 : IC E 13:電腦 121:主單元 1 2 2 排線 12〔 3 :追蹤探針 1 2 4 • 遠端控制 14 :軟體 2 0 應用積體電路 2 1 : :中央處理器（CPU) 2 2 ICE 標靶（ICE Tar get) 2 3 ：I CE 通用控制器 2 4 電腦 2 5 : :傳輸界面 2 6 I C E預留接腳 2 7 ：額外接腳 2 1 1 • 其他控制信號 2 1 ^ 2 :資料匯流排 2 2 1 • 多功器 2 2 ^ 2 :線上電路模擬標革巴

主電路 2 2 3 :串列對並列（Serial to Parallel)命令解碼器

2 3 1 :並列對串列命令解碼器 2 3 2 :控制器主電路 2 3 3 :電腦界面 2 3 4 :追蹤緩衝區（Trace Buffer)

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Claims

12.59381 六、申請專利範圍 1 、一種模擬電路及處理器的整合裝置，包含：一電路本體；一處理單元，係内建於該電路本體；以及一模擬電路，係内建於該電路本體，且電連接至該處理單元，藉以因應一命令，模擬該處理單元之運作，並產生該處理單元之一模擬功能，以驗證一電連接至該處理單元之一電路系統的正確性，並於驗證無誤時，改由該處理單元直接控制該電路系統。

2 、如申請專利範圍第1項所述之模擬電路及處理器的整合裝置，其中該電路本體係為一應用積體電路（ASIC)。 3 、如申請專利範圍第1項所述之模擬電路及處理器的整合裝置，其中該處理單元係為一中央處理器（CPU)。 4、如申請專利範圍第1項所述之模擬電路及處理器的整合裝置，其中該模擬電路係為一線上電路模擬標靶（I C E Target) 〇 5 、如申請專利範圍第4項所述之模擬電路及處理器的整合裝置，其中該線上電路模擬標靶包含：一多工器，藉以切換一系統資料匯流排及一模擬資料匯流排，

一線上電路模擬標靶主電路，藉以產生該模擬資料匯流排，並連接至一系統信號匯流排及該系統資料匯流排，模擬及偵測該處理單元以驗證該電路系統的運作；以及一串列對並列（S e r i a 1 t ο P a r a 1 1 e 1 )命令解碼器，藉以將該線上電路模擬標靶主電路之一模擬結果串列傳出，

第14頁 1259381 六、申請專利範圍 I 以及自外串列接收該命令，對該命令加以解碼，再以並列的方式將該命令傳至該線上電路模擬標靶主電路。 6 、如申請專利範圍第5項所述之模擬電路及處理器的整合裝置，其中該模擬電路及處理器的整合裝置係連接至一線上電路模擬通用控制器（ICE Universal Controller)。 7 、如申請專利範圍第6項所述之模擬電路及處理器的整合裝置，其中該線上電路模擬通用控制器包含：一並列對串列命令解碼器、一控制器主電路、一電腦界面及一追蹤緩衝區（Trace Buffer)。 8 、一種模擬電路及處理器的整合方法，包含下列步驟： _ 設計一模擬電路於一電路本體内，該電路本體係具一處理單元，而該模擬電路係藉以模擬該處理單元之運作，以驗證連接至該處理單元之一電路系統的正確性；以及於模擬該處理單元時，以一串列方式使該模擬電路與一線上電路模擬通用控制器（ICE Universal Controller) 進行通訊。 9 、如申請專利範圍第8項所述之模擬電路及處理器的整合方法，其中該電路本體係為一應用積體電路（ASIC)。 1 0 、如申請專利範圍第8項所述之模擬電路及處理器的整合方法，其中該處理單元係為一中央處理器（C P U )。 1 1 、如申請專利範圍第8項所述之模擬電路及處理器的 ® 整合方法，其中該模擬電路係為一線上電路模擬標靶（I CE Target) 〇

第15頁 1259381 六、申請專利範圍 1 2 、如申請專利範圍第1 1項所述之模擬電路及處理器的整合方法，其中該線上電路模擬標靶包含：一多工器，藉以切換一系統資料匯流排及一模擬資料匯流排；一線上電路模擬標靶主電路，藉以產生該模擬資料匯流棑，並連接至一系統信號匯流排及該系統資料匯流排，模擬及偵測該處理單元以驗證該電路系統的運作；以及

一串列對並列（S e r i a 1 t ο P a r a 1 1 e 1 )命令解碼器，藉以將該線上電路模擬標靶主電路之一模擬結果串列方式傳出，以及自外接收該命令，對該命令加以解碼，再以該並列方式將該命令傳至該線上電路模擬標靶主電路。 1 3 、如申請專利範圍第8項所述之模擬電路及處理器的整合方法，其中該線上電路模擬通用控制器包含：一並列對串列命令解碼器、一控制器主電路、一電腦界面及一追蹤緩衝區（Trace Buffer)。 1 4 、一種模擬電路及處理器的整合系統，包含：一模擬電路及處理器的整合裝置，具一處理單元及一模擬電路；

一線上電路模擬通用控制器（I C E U n i v e r s a 1 Controller)，藉以與該模擬電路及處理器的整合裝置之該模擬電路進行通訊，以傳達一命令至該模擬電路及處理器的整合裝置，並取得該模擬電路及處理器的整合裝置之該模擬電路的一模擬結果；以及

第16頁 1259381 六、申請專利範圍一電腦，係電連接至該線上電路模擬通用控制器，藉以觀測該模擬結果及下達該命令。 1 5 、如申請專利範圍第1 4項所述之模擬電路及處理器的整合系統，其中該模擬電路及處理器的整合裝置係做在一電路本體内。 1 6 、如申請專利範圍第1 5項所述之模擬電路及處理器的整合系統，其中該電路本體係為一應用積體電路 (ASIC)。 1 7 、如申請專利範圍第1 4項所述之模擬電路及處理器的整合系統，其中該處理單元係為一中央處理器（C P U )。

1 8 、如申請專利範圍第1 4項所述之模擬電路及處理器的整合系統，其中該模擬電路係為一線上電路模擬標靶 (ICE Target) 〇 1 9 、如申請專利範圍第1 4項所述之模擬電路及處理器的整合系統，其中該線上電路模擬通用控制器包含：一並列對串列命令解碼器、一控制器主電路、一電腦界面及一追蹤緩衝區（Trace Buffer)。

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