TW201805817A - 電子裝置及其記憶體電路與其操作方法 - Google Patents

電子裝置及其記憶體電路與其操作方法 Download PDF

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Abstract

本發明闡述一種利用儲存於非揮發性記憶體中的安全金鑰以及在包括例如快閃記憶體胞元等非揮發性記憶體胞元的積體電路上產生基於物理不可複製功能的資料集的系統及方法。所述方法包括：將安全金鑰儲存於非揮發性記憶體陣列的多個區塊中的特定區塊中；在耦接至非揮發性記憶體陣列的安全邏輯電路中，在協定中利用儲存於特定區塊中的安全金鑰來允許外部裝置或通訊網路經由埠存取儲存於多個區塊中的各區塊中的資料；以及允許安全邏輯電路特定區塊進行唯讀存取以供在協定中使用，並阻止經由埠存取特定區塊。

Description

電子裝置及其記憶體電路與其操作方法
本發明是有關於包括快閃記憶體陣列或其他非揮發性記憶體陣列等記憶體電路的積體電路、電子裝置以及其操作方法，所述積體電路具有利用獨有金鑰或獨有辨識碼的安全特徵。
正在開發具有極高容量的包括非揮發性記憶體（例如快閃記憶體）的積體電路記憶體裝置。某些技術被視為有可能會在積體電路上達成百萬兆位元級陣列（terabit scale array）。此外，記憶體裝置正被部署於藉由網路內連的所謂的「物聯網（internet of things，IoT）」裝置中，所述網路係以例如網際網路協定通訊技術進行運作。對物聯網裝置及其他儲存資料的裝置的擔憂是資料安全性。因此，正在部署安全協定及查問/回應（challenge/response）技術，所述安全協定需要以獨有金鑰進行加密並以獨有ID進行鑑認。
安全協定需要使用金鑰管理技術來產生、更新、儲存及保護所利用的獨有金鑰及ID。
物理不可複製功能（physical unclonable function，PUF）是一種可用於為物理實體（例如積體電路）創建獨有隨機金鑰的程序。使用物理不可複製功能是一種用於產生供支援硬體固有安全（hardware intrinsic security，HIS）技術的晶片ID使用的金鑰的解決方案。在具有高安全要求的應用（例如行動裝置及嵌入式裝置）中，已使用物理不可複製功能來創建金鑰。一種示例性物理不可複製功能是環形振盪器物理不可複製功能（ring-oscillator PUF），其使用閘的電路傳播延遲所固有的製造變化性（manufacturing variability）。另一種示例性物理不可複製功能是靜態隨機存取記憶體（SRAM）物理不可複製功能，其中各電晶體中的臨限電壓差使得靜態隨機存取記憶體以邏輯「0」或邏輯「1」來接通電源。參見查爾斯-赫爾德（Charles Herder）等人所著的「物理不可複製功能及應用：教程（Physical Unclonable Functions and Applications: A Tutorial ）」，第1126頁至第1141頁，電機電子工程師學會的學報（Proceedings of the IEEE）|第102卷，第8期，2014年8月。
習知技術已提出一種使用電阻式隨機存取記憶體（resistive random access memory）的物理性質的物理不可複製功能。參見吉本（Yoshimoto）等人所著的「10年後用於40奈米嵌入式應用且在125℃下具有＜ 0.5%的位元錯誤率的基於電阻式隨機存取記憶體的物理不可複製功能（A ReRAM-based Physically Unclonable Function with Bit Error Rate ＜ 0.5% after 10 years at 125°C for 40nm embedded application ）」，第198頁至第199頁，2016 VLSI技術論文科技文摘研討會（2016 Symposium on VLSI Technology Digest of Technical Papers）。在此論文中所呈現的應用提出了對會因老化劣化而提高位元錯誤率的電阻式隨機存取記憶體-物理不可複製功能（ReRAM-PUF）的傳統ID產生方法進行改良。然而，在此種基於電阻式隨機存取記憶體的物理不可複製功能中，所創建的資料仍可能因記憶體胞元的電阻漂移（drift）而受到破壞（corrupt），此可使得位元錯誤率在存取或使用所儲存金鑰時是不可接受的。此種電阻漂移於在積體電路的某些應用中（例如在汽車應用中）所遇到的高溫條件下可能更突出。
在使用利用物理不可複製功能電路產生的資料集時，由於高位元錯誤率的問題，先前技術已依賴於錯誤校正碼來提高可靠性。例如，參見李（Lee）等人在2016年6月2日發佈的美國專利申請公開案第2016/0156476號「物理不可複製功能電路及在物理不可複製功能電路中執行金鑰登記的方法（Physically Unclonable Function Circuits And Methods Of Performing Key Enrollment In Physically Unclonable Function Circuits ）」。
一種提供支援使用由物理不可複製功能產生的金鑰及其他獨有金鑰的技術的期望為包括非揮發性記憶體的積體電路是被期待的。
可使利用物理不可複製功能且利用一般隨機金鑰的安全電路系統，並可提高靈活性及可靠性的電子裝置及系統被提出。本揭露所述的裝置及系統適合用於物聯網裝置中，且可實作於各種各樣的環境中。
舉例而言，一種如所述的電子裝置（記憶體電路）被實作於包括非揮發性記憶體陣列的單個封裝式積體電路或多晶片模組，所述非揮發性記憶體陣列包括由記憶體胞元形成的多個區塊，所述多個區塊中的特定區塊中儲存有安全金鑰。所述記憶體電路包括用於自所述陣列進行外部通訊的埠。所述記憶體電路包括耦接至所述記憶體陣列的安全邏輯（security logic），以在協定中利用所述安全金鑰來允許存取儲存於所述多個區塊中的各區塊中的資料、或允許對儲存於所述多個區塊中的各區塊中的資料進行解密或加密。所述記憶體電路並包括存取控制電路（access control circuit），所述存取控制電路耦接至所述陣列，且包括用於允許所述安全邏輯對儲存所述安全金鑰的所述特定區塊進行唯讀存取，以供在協定中使用、並阻止外部通訊網路或裝置經由所述埠存取所述特定區塊的邏輯。所述存取控制電路可具有其中允許經由所述埠存取所述特定區塊以寫入所述安全金鑰的第一狀態；以及其中禁止經由所述埠存取所述特定區塊來進行讀取或寫入；但允許所述安全邏輯在與主機或其他外部裝置執行安全協定期間存取所述特定區塊來進行讀取的第二狀態。所述封裝式積體電路或多晶片模組可包括用於使用記憶體陣列中的一組記憶體胞元來執行功能（包括物理不可複製功能，例如本揭露所述的依賴於電荷陷獲非揮發性記憶體胞元作為物理電路的示例性功能）以生成安全金鑰的邏輯。在本揭露所述的實施例中，多個安全金鑰可儲存於積體電路上的特定區塊中或不同區塊中。此外，所述安全邏輯可被配置成使所述多個安全金鑰中的特定安全金鑰被使用一次或有限數目的次數來允許存取儲存於所述多個區塊中的各區塊中的資料。在一些實施例中，儲存於特定區塊中的安全金鑰可為例如包括數千或數百萬個位元的大金鑰。
本揭露提供一種使用包括浮置閘極及介電電荷陷獲技術的電荷陷獲非揮發性記憶體胞元且在一些實施例中使用其他類型的非揮發性記憶體胞元在積體電路上，產生可用作獨有辨識符或獨有金鑰的資料集的操作方法。所述操作方法可包括物理不可複製功能，所述物理不可複製功能會使得在一組中的記憶體胞元內建立相異臨限值（例如臨限電壓）。所述方法可用於生成可以零位元錯誤率或極低位元錯誤率而使用的基於物理不可複製功能的穩定資料集。
一種如所述的電子裝置包括一組電荷陷獲記憶體胞元，例如快閃記憶體胞元。包括電路系統，所述電路系統位於積體電路上、位於能夠存取所述積體電路的處理器系統上、或者在所述積體電路上及在所述處理器系統上均包括某些部分，所述電路系統能夠存取所述一組電荷陷獲記憶體胞元，以用於使用所述一組電荷陷獲記憶體胞元來提供資料集。所提供的資料集是所述一組電荷陷獲記憶體胞元中的不同成員由於在所述記憶體胞元中的電荷儲存結構中引發電荷陷獲的共同處理而具有的相異臨限電壓的函數。根據本技術的一個態樣，所述一組電荷陷獲記憶體胞元具有可由位址代表的次序，且所述相異臨限電壓具有起始分佈。根據本揭露的此態樣，所述資料集是所述一組電荷陷獲記憶體胞元的具有處於所述起始分佈的特定部分中的臨限電壓的子集按照所述次序的位置的函數。
一種在包括可程式化記憶體胞元（例如快閃記憶體胞元）的積體電路上產生資料集的操作方法被提出。所述操作方法包括：使曝露於所述積體電路上具有位址的所述一組可程式化記憶體胞元經過共同處理後引入相異的臨限值，且所述一組可程式化記憶體胞元位於一個起始分佈的範圍內。所述操作方法包括：查找所述一組可程式化記憶體胞元的具有位於所述分佈的第一部分中的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有位於所述起始分佈的第二部分中的臨限值的第二子集。所述操作方法包括使用所述第一子集及所述第二子集中的至少一者的位址來產生資料集。
在一個實施例中，藉由以下方式來產生所述資料集：使用所述位址來選擇所述第一子集及所述第二子集中的一者中的記憶體胞元，並對所選擇的記憶體胞元應用偏壓施加操作以在記憶體胞元的所述第一子集與所述第二子集之間建立感測容限。在一個實施例中，可藉由以下方式來建立所述感測容限：對所述子集中所選擇的一者中的記憶體胞元進行定址，並對所述經定址的記憶體胞元應用偏壓施加操作，以使其臨限值改變成所述起始分佈之外的臨限值分佈。此後，可藉由使用處於所述感測容限內的讀取電壓對所述一組可程式化記憶體胞元中的記憶體胞元進行讀取來產生所述資料集。
在另一實施例中，藉由根據所述第一子集及所述第二子集中的至少一者中的成員身份，並根據所述至少一者中的記憶體胞元的位址將所述記憶體胞元的位址進行組合來產生所述資料集。一種用於組合所述位址的技術可包括依序對所述子集中的一者或每一者的位址進行數列（concatenate）。可將包括經組合的位址的所述資料集儲存於所述積體電路上與所述一組可程式化記憶體胞元不同的記憶體中。
在本揭露所述的另一種技術中，藉由以下方式來產生所述資料集：查找所述起始分佈中的第一分界線及與所述第一分界線不同的第二分界線；辨識所述一組可程式化記憶體胞元的具有位於所述起始分佈的第一部分中所述第一分界線以下的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有位於所述起始分佈的第二部分中所述第二分界線以上的臨限值的第二子集；以及使用所述第一子集及所述第二子集中的至少一者的位址來產生資料集。
一種用於查找所述分界線的方法包括：確定所述起始分佈中的臨限電壓，所述臨限電壓使具有低於所述臨限電壓的臨限值的記憶體胞元的計數，對具有高於所述臨限電壓的臨限值的記憶體胞元的計數的比率處於目標比率範圍內；以及藉由自所述臨限電壓減去第一常數來設定所述第一分界線，並藉由對所述臨限電壓加上第二常數來設定所述第二分界線。另一種用於查找所述分界線的方法包括：使用移動的第一讀取電壓迭代地讀取所述一組可程式化記憶體胞元中的所述資料值，並對所述一組中具有低於所述第一讀取電壓的臨限值的記憶體胞元進行計數，且使用使所述計數處於第一目標計數範圍內的所述第一讀取電壓來設定所述分界線；以及使用移動的第二讀取電壓迭代地讀取所述一組可程式化記憶體胞元中的所述資料值，並對所述一組中具有高於所述第二讀取電壓的臨限值的記憶體胞元進行計數，且使用使所述計數處於第二目標計數範圍內的所述第二讀取電壓來設定所述第二分界線。
一種根據本揭露所提供的用於產生資料集的方法來製造積體電路的方法亦被提出。
一種電子裝置被提出，其包括位於積體電路上的一組可程式化記憶體胞元以及用於藉由本揭露所述程序來產生資料集的邏輯。
在查閱以下圖式、詳細說明及申請專利範圍後，可明白本發明的其他態樣及優點。
參照各圖來提供對本技術實施例的詳細說明。應理解，並非旨在將本技術限制於所具體揭露的結構性實施例及方法，而是可使用其他特徵、元件、方法、及實施例來實踐本技術。闡述較佳實施例以對本技術進行說明，而非對本技術的範圍進行限制，其範圍是由申請專利範圍界定。此項技術中具有通常知識者將認識到以下說明的各種等效變化形式。以相同的參考編號來共同指代各種實施例中相同的元件。
圖1是包括多個可程式化記憶體胞元及控制器的裝置的簡化方塊圖，所述控制器用於執行使用所述多個可程式化記憶體胞元來提供資料集的程序。在此實例中，所述裝置包括具有使用可程式化記憶體胞元形成的記憶體的積體電路100。記憶體130可由物理不可複製功能用於提供獨有資料集。以下參照圖17闡述其中任務功能電路110是包括多個記憶體胞元區塊的快閃記憶體陣列的另一實施例。本揭露亦闡述其他實施例。
積體電路100包括任務功能電路（mission function circuit）110，任務功能電路110可包括專用邏輯（有時稱為應用專用積體電路邏輯（application-specific integrated circuit logic））、例如在微處理器及數位訊號處理器中所使用的資料處理器資源、大型（large-scale）記憶體（例如快閃記憶體、靜態隨機存取記憶體、動態隨機存取記憶體（DRAM）、可程式化電阻記憶體（programmable resistance memory））、以及各種類型的電路的組合（被稱為系統晶片（system-on-a-chip，SOC）配置或應用專用積體電路（application specific integrated circuit，ASIC））。積體電路100包括輸入/輸出介面120，輸入/輸出介面120可包括無線埠或有線埠，以提供對其他裝置或網路的存取。在本簡化說明中，存取控制區塊（access control block）115安置於輸入/輸出介面120與任務功能電路110之間。存取控制區塊115藉由匯流排116耦接至輸入/輸出介面120且藉由匯流排111耦接至任務功能電路110。存取控制區塊115執行存取控制協定，以允許或禁止在任務功能電路110與輸入/輸出介面120之間進行通訊、提供對越過輸入/輸出介面120的資料的加密或解密、提供支援安全邏輯的其他服務、或提供上述功能的組合。
為支援存取控制區塊115，在此實例中，於晶片上安置安全邏輯125。安全邏輯125耦接至可為記憶體130（快閃記憶體陣列）一部分的一組快閃記憶體胞元。物理不可複製功能則提供或用於提供獨有資料集，所述獨有資料集可由安全邏輯125在匯流排141上經由物理不可複製功能程式控制器（PUF program controller）140並在匯流排131上存取，且由所述安全邏輯125用於與存取控制區塊115在線路122上進行的通訊中。
在裝置的此實例中，物理不可複製功能程式控制器140（例如被實作為具有記憶體130（快閃記憶體陣列）的積體電路上的狀態機）提供訊號以控制偏壓設置供電電壓的應用，以實施用於產生資料集的程序、以及在存取記憶體130時所涉及的其他操作、及用於讀取使用記憶體130所提供的資料集的其他操作。位於積體電路上的電路系統（例如位元線、字元線、用於位元線及字元線的驅動器等）達成對一組電荷陷獲記憶體胞元的存取，以使用所述一組電荷陷獲記憶體胞元來提供資料集。
積體電路上的物理不可複製功能程式控制器140包括用於執行用以產生資料集的某些或全部操作的邏輯。在一個實施例中，積體電路上的物理不可複製功能程式控制器140包括執行偏壓施加操作所必需的邏輯且可回應於來自外部源的設置命令（set up command）來執行所述邏輯，而無需由晶片外系統（off-chip system）進行控制。
可包括此項技術中已知的使用狀態機在內的專用邏輯電路系統來實作所述控制器。在替代實施例中，所述控制器包括可被實作於同一積體電路上的通用處理器，所述通用處理器執行電腦程式來控制裝置的操作。在又一些實施例中，可利用專用邏輯電路系統與通用處理器的組合來實作控制器。
在一些實施例中，外部處理器系統可包括用於達成對積體電路及用於產生資料集的邏輯的存取的電路系統。所述外部處理器系統可包括用於結合積體電路上的電路系統來提供資料集的電路系統，例如晶圓探測電路（wafer probe circuit）、控制匯流排、電壓源等。用於對程序進行控制的能夠存取所述一組記憶體胞元的邏輯電路及偏壓施加電路系統可包括外部處理器系統上及在積體電路上的部分構件。
本揭露所述的實例利用例如在某些種類的快閃記憶體中所利用的電荷陷獲記憶體胞元（charge trapping memory cell）。電荷陷獲記憶體胞元中的電荷儲存結構可包括多晶矽浮置閘極結構、或者其他導電性或半導電性浮置閘極結構，且可包括在快閃記憶體技術中已知的多層式介電電荷陷獲結構，例如氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）；氧化物-氮化物-氧化物-氮化物-氧化物（oxide-nitride-oxide-nitride-oxide，ONONO）；矽-氧化物-氮化物-氧化物-矽（silicon-oxide-nitride-oxide-silicon，SONOS）；帶隙工程設計矽-氧化物-氮化物-氧化物-矽（bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS）；氮化鉭、氧化鋁、氮化矽、氧化矽、矽（tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS）；以及金屬高介電常數帶隙工程設計矽-氧化物-氮化物-氧化物-矽（metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS）。
在其他實施例中，物理不可複製功能記憶體胞元中用於提供資料集的可程式化記憶體胞元可包括可程式化電阻記憶體胞元或其他類型的記憶體胞元。用於提供資料集的可程式化電阻記憶體胞元可包括具有可參考臨限電阻讀取的可程式化電阻的可程式化元件。所述可程式化電阻元件可例如包含金屬氧化物或相變材料。
圖2說明包括位於積體電路上的一組可程式化記憶體胞元，以及用於使用所述一組可程式化記憶體胞元產生資料集的邏輯的裝置的另一實例。在此實例中，所述裝置包括處理器系統410，以用於在積體電路440上執行或引發執行如本揭露所述產生資料集的程序。積體電路440在製造期間於封裝之前被連接至處理器系統410，例如在一些實施例中是以晶圓形式進行連接。在其他實施例中，處理器系統410連接至呈封裝形式的積體電路。
用於執行在積體電路上產生基於物理不可複製功能的資料集的程序的示例性系統可包括在生產線（manufacturing line）中使用測試用設備或使用類似測試用設備那樣的設備（其包括用於存取積體電路的電路系統，例如晶圓探測電路、電壓源等）而執行的經程式化程序。舉例而言，製造線可具有被配置成與積體電路連接且可被配置成對本揭露所述程序的執行進行控制的多個裝置測試機（device tester）、多個裝置探測器（device prober）、多個裝置搬運機（device handler）、及多個介面測試配接器（interface test adapter）。作為另一選擇，系統可被配置成與封裝式積體電路介接，且可被部署成遠離積體電路的製造線，例如部署於利用積體電路的原始設備製造商的總成安裝處。
如圖2中所示，示例性處理器系統410包括物理不可複製功能邏輯與驅動器420及裝置搬運機/探測器430。欲受到物理不可複製功能邏輯與驅動器420作用的積體電路440耦接至裝置搬運機/探測器430。積體電路440包括安全電路450。在此實例中，安全電路450中的快閃記憶體陣列460用於使用物理不可複製功能來產生資料集。
處理器系統410中的示例性積體電路可為如參照圖1所述的積體電路100。在製造積體電路100期間，處理器系統410執行本揭露中所表示的動作來生成資料集，且可保存所述資料集的複本或自所述資料集導出的資料來作為積體電路與工廠中的處理器（例如，處理器系統410）之間的共享秘密。在替代實施例中，在製造出積體電路之後，在現場，使用者可例如使用處理器系統410在積體電路上的快閃記憶體陣列460中產生資料集，因此可保存所述資料集來作為積體電路與現場（而非工廠中）的處理器（例如處理器系統410）之間的共享秘密。
圖3說明大型快閃記憶體陣列470，大型快閃記憶體陣列470可為與本揭露所述安全電路一起使用的積體電路上的任務功能電路或所述任務功能電路的一部分。大型快閃記憶體陣列470可包括由快閃可程式化記憶體胞元形成的區塊（例如，記憶體區塊0、1、…N）、物理不可複製功能區塊471、啟動區塊（boot block）472、及參數區塊473。另外，快閃記憶體陣列可包括用於控制對陣列中各種記憶體區塊的存取的保護邏輯474，保護邏輯474包括用於保護位元（protection bit）的記憶體。物理不可複製功能區塊471可為記憶體陣列中被保留以用以在一些實施例中被專門配置以儲存安全金鑰的目的的特定區塊。
在包括如圖3所示快閃記憶體陣列的積體電路的實施例中，所述積體電路的安全電路450中的快閃記憶體陣列460可包括大型快閃記憶體陣列470中，例如物理不可複製功能區塊471等區塊。在其他實施例中，安全電路450中的快閃記憶體陣列460與快閃記憶體陣列470分開，且可包括結構不同於大型快閃記憶體陣列470的記憶體胞元以及架構不同於大型快閃記憶體陣列470。以下參照圖17提出的包括大型快閃記憶體的另一實施例。
大型快閃記憶體陣列470可包括反或（NOR）快閃架構、反及（NAND）快閃架構、或其他類型的快閃架構。由於本揭露所述的物理不可複製功能演算法是在一組記憶體胞元內執行，因而物理不可複製功能區塊471可包括足夠的記憶體胞元以涵蓋一個組或諸多個組，並提供供安全電路450以用於創建一個物理不可複製功能資料集或諸多物理不可複製功能資料集。物理不可複製功能邏輯與驅動器420、或如上所述積體電路上的狀態機、或不可複製功能邏輯驅動器420與積體電路上的狀態機的組合，可利用與大型快閃記憶體陣列470相關聯的周邊電路系統475中的讀取、程式化與抹除邏輯來根據本揭露所述的物理不可複製功能程序應用偏壓施加方案，以改變物理不可複製功能區塊471中的記憶體胞元的臨限電壓。
物理不可複製功能區塊可由保護邏輯474支援，以阻止對基於物理不可複製功能的資料集或對儲存所述資料集的記憶體胞元進行意外性存取或未經授權的存取。所述啟動區塊可包括寫入鎖定特徵（write lock-out feature），以為包括記憶體陣列的積體電路保證資料完整性（data integrity）。所述啟動區塊可儲存將積體電路初始化所必需的碼，且在所述碼丟失時調用恢復常式（recovery routine）。所述啟動區塊可儲存對積體電路中的快閃記憶體陣列進行程式化及抹除所必需的碼。所述參數區塊可儲存參數資料。所述保護位元被耦接至記憶體區塊及物理不可複製功能ID（識別）區塊，以被保護免遭意外性修改或未經授權的修改。保護記憶體區塊免遭修改（包括利用保護碼（rotection code））的一個實例示出於洪（Hung）等人在2015年8月27日發佈且名稱為「使用非揮發性保護碼及揮發性保護碼來進行非揮發性記憶體資料保護（Nonvolatile Memory Data Protection Using Nonvolatile Protection Codes and Volatile Protection Codes ）」的美國專利申請公開案第US 2015-0242158號中，所述美國專利申請公開案併入本揭露供參考，就像完全陳述於本揭露中一樣。
參照圖4A至圖4E來說明可用於依賴於已經歷共同處理（例如製造序列或共同偏壓施加方案）的電荷陷獲記憶體胞元中臨限電壓的相異性來產生資料集的程序，所述共同處理會使得電荷穿隧進或穿隧出記憶體胞元中的電荷儲存結構，進而改變儲存於所述電荷儲存結構中的電荷的量。使得起始分佈被建立的共同處理在以下意義上可為「不可複製」的：由此共同處理得到的臨限電壓基於各組中的個別電荷陷獲胞元中的程序、電壓及溫度（process, voltage and temperature）的變化而在一組電荷陷獲記憶體胞元與另一組電荷陷獲記憶體胞元之間以及在一個積體電路與另一積體電路之間不同。出於此種原因，即使知曉所述共同處理，人們仍無法預測臨限電壓的變化，且因此無法預測根據彼等變化而產生的所得資料集。
圖4A是臨限電壓與胞元計數關係的曲線圖，其說明一組可程式化記憶體胞元中的各記憶體胞元的起始臨限值分佈500，起始臨限值分佈500是在物理不可複製功能程序開始時建立的。出於示例性目的，在所述分佈內表示出某些點，以代表位址Addr=0、1、2、3、4、及5處的記憶體胞元的臨限電壓。可看出，特定胞元的臨限電壓與記憶體胞元的位址無關。
本揭露使用用語「位址」來代表可用於根據記憶體胞元的物理次序來選擇記憶體胞元的邏輯訊號。在記憶體技術中，對位址進行解碼以產生邏輯訊號，進而對用於存取記憶體胞元的偏壓施加電路系統進行控制。在一些實施方案中，「位址」可為不需要進行解碼的邏輯訊號。在一些實施方案中，胞元的「位址」可為例如以下在圖20所示的遮罩（mask）或映射表（mapping table）中的位元。可藉由形成遮罩來對位址進行組合，且可以遮罩的形式儲存經組合的位址，其中所述遮罩中的每一條目啟用（enable）或停用（block）對應位址處的記憶體胞元。
起始臨限值分佈500可因作為蝕刻程序或沈積程序（例如在製造中使用的涉及將積體電路暴露於電漿或離子中以在記憶體胞元上方形成經圖案化金屬層的程序）的結果在製造完成時自然發生的電荷陷獲而出現。在替代實施例中，可例如使用由積體電路上的控制器控制的偏壓施加操作（例如以下所述的抹除操作等）來建立起始臨限值分佈500。在一個實例中，起始分佈是使用頁面抹除操作或區塊抹除操作針對一組可程式化記憶體胞元中的所有成員而建立，其中區塊包括多個由可程式化記憶體胞元形成的頁面。參見2016年9月29日發佈且名稱為「快閃記憶體中的頁面抹除（Page Erase in Flash Memory ）」的美國專利申請公開案第2016/0284413 A1號。使得起始分佈被建立的程序是在未按照位址在一組中的記憶體胞元中進行區分的情況下執行。使得起始分佈被建立的程序可為物理不可複製功能，以使起始分佈對於經歷所述程序的每一組可程式化記憶體胞元而言是獨有的。
在本說明中，起始臨限值分佈500具有如圖所示的上部臨限位準（upper threshold level），所述上部臨限位準表示使一組中的記憶體胞元具有較高臨限值的概率是極低的臨限位準。可例如在用於建立起始臨限值分佈500的演算法中將此上部臨限位準設定為例如抹除驗證位準（erase verify level）。
圖4B說明物理不可複製功能中的下一階段，其中將具有位於分界線以下的臨限值的記憶體胞元辨識為具有處於起始分佈的第一部分510中的臨限電壓的記憶體胞元的子集中的成員。此外，將具有位於分界線以上的臨限值的記憶體胞元辨識為具有處於起始分佈的第二部分520中的臨限電壓的記憶體胞元的子集中的成員。因此，一組可程式化記憶體胞元具有臨限值處於起始分佈的第一部分中的第一子集（例如Addr=0、3、及4）、以及臨限值處於起始分佈的第二部分中的第二子集（例如，Addr=1、2、及5）。
可藉由以下方式來確立第一子集及第二子集中的記憶體胞元的位址：使用分界線上的讀取電壓對可程式化記憶體胞元應用掃描操作，且將返回第一邏輯狀態的記憶體胞元的位址記錄為第一子集並將返回第二邏輯狀態的記憶體胞元的位址記錄為第二子集。對所述位址的記錄可保存關於用於提供資料集的子集中的每一者中的記憶體胞元的位置的資訊。
在一些實施例中，可使用查找操作（finding operation）來確定分界線，所述查找操作產生第一子集（具有位於分界線以下的臨限值）中的可程式化記憶體胞元的計數及第二子集（具有位於分界線以上的臨限值）中的可程式化記憶體胞元的計數。可將所述計數進行比較，以生成所述比率。可將所述比率設定成能確保使資料集中0及1的數目足以維持安全資料集的值。舉例而言，可期望使0對1的比率接近1。對於實際的實施例，目標比率範圍可例如介於2/3與3/2之間，在此情形中，每一子集具有一整組中記憶體胞元的40%至60%。可根據使用本揭露所述技術的特定積體電路的設計規格來調整目標比率範圍。
一組中的個別電荷陷獲胞元的臨限電壓可隨時間漂移，以致起始臨限值分佈500代表的是僅在短時間內穩定的分佈。因此，依賴於起始分佈來生成穩定資料集對於某些類型的記憶體胞元是不切實際的，在該些類型的記憶體胞元中，此種漂移可使臨限值位於分界線一側上的某些胞元中的臨限電壓在一個時間點漂移至分界線的另一側。因此，應用某些技術來將起始分佈轉變成對臨限電壓的此種漂移不敏感的穩定資料集。
一種用於將起始分佈轉變成穩定資料集的技術涉及使用第一子集及第二子集中的記憶體胞元的位址。在此種技術中，基於該些相異臨限值的資料集可包括子集中的一或二者的位址的數列、或包括對位址處的胞元進行停用或啟用的條目的遮罩。在圖4A所示實例中，第一子集及第二子集的位址的數列可為圖中以二進制形式表達的0、3、4、…、1、2、5…、或者此序列的變化形式。當然，在特定實施例中，在位址的數列中可存在數百、數千、或數百萬個位址。經數列化的位址可儲存於積體電路上的記憶體（例如，與圖4D所示一組不同的受保護記憶體區塊）中。此種受保護記憶體區塊可為提供以極低位元錯誤率、且在一些實例中於不使用錯誤校正碼的情況下遞送資料集這一能力的非揮發性穩定記憶體。在替代實施例中，第一子集及第二子集中的胞元的位址可由例如以下參照圖20所述的遮罩表示。
如圖中所示，根據另一種技術，可使用相同的組的非揮發性記憶體胞元來創建基於臨限電壓的穩定資料集。為達成此種實施例，可對第二子集中的記憶體胞元執行程式化操作以使其臨限電壓如在圖4C所示，被移動至第一驗證位準以上的分佈525中，在此實例中，所述第一驗證位準可高於起始臨限值分佈500的上部臨限位準。在其他實施例中，第一驗證位準可低於起始臨限值分佈500的上部臨限位準，只要可如下所述生成充足的感測容限（read margin）即可。
在使用第一驗證位準執行程式化操作之後，可得到類似圖4C所示分佈那樣的改變後分佈（changed distribution）。所述程式化操作改變第二子集中的記憶體胞元的臨限電壓，以在第一子集與第二子集之間建立感測容限530。感測容限530可被設計成寬至足以確保以下操作的可靠性：讀取資料集，以判斷特定記憶體胞元是第一子集中還是第二子集中的成員。在建立圖4C所示改變後分佈之後，可使用處於感測容限530內的讀取電壓VR 來讀取所述一組記憶體胞元。感測容限530可為顯著（足夠大）的，以使讀取操作中出現錯誤的可能性是極低的。
表1是代表儲存於同一組記憶體胞元中的資料集的表，其在第一行中示出所述一組中的記憶體胞元的順序位址且在第二行中示出代表由物理不可複製功能程序產生的資料集的資料值（或金鑰）。在此表中，對位址0至5處的記憶體胞元進行讀取會得到資料值1 0 0 1 1 0。在實際的實施例中，資料集的長度可為數百、數千、或數百萬個位元。
表1：
圖5A至圖5E是正如圖4A至圖4D及表1一樣的圖式序列，其代表對一組電荷陷獲記憶體胞元執行相同物理不可複製功能程序的另一實例。在此實例中，即使物理不可複製功能程序相同，所得資料集亦不同。
圖5A說明包括位址Addr=0、1、2、3、4、及5處的記憶體胞元在內的一組可程式化記憶體胞元的起始臨限值分佈600。所述起始分佈具有上部臨限位準。
圖5B說明起始分佈的第一部分610及第二部分620。所述一組可程式化記憶體胞元具有臨限值處於起始分佈的第一部分中的第一子集（例如，Addr=1、2、3及4）、以及臨限值處於起始分佈的第二部分中的第二子集（例如，Addr=0及5）。基於該些相異臨限值的資料集可包括子集中的一或二者中的某些或全部胞元的位址的數列。在圖5A所示實例中，第一子集中的某些或全部胞元的位址與第二子集中的某些或全部胞元的位址的數列可為以數位形式表達的(1, 2, 3, 4, …); (0, 5…)、或此序列的變化形式。如上所述，經數列的位址可儲存於積體電路上的記憶體（例如與其中以二進制形式示出位址的圖5D所示一組不同的受保護記憶體區塊）中。此種受保護記憶體區塊可為提供以極低位元錯誤率、且在一些實例中於不使用錯誤校正碼的情況下遞送資料集這一能力的非揮發性穩定記憶體。
圖5C說明在對可程式化記憶體胞元的第二子集應用偏壓施加操作（例如，程式化）以在第一子集與第二子集之間建立感測容限630之後所得的結果。舉例而言，當比率處於目標比率範圍內時，第二子集可包括具有位於分界線以上的臨限值的可程式化記憶體胞元。所述偏壓施加操作將第二子集中的可程式化記憶體胞元的臨限值改變成臨限值分佈625。臨限值分佈625可位於第一驗證位準以上。
圖5D示出基於該些相異臨限值的資料集，所述資料集包括子集中的一或二者的位址的數列、或者包括關於所述位址處的胞元的條目的遮罩。在圖5B所示實例中，第一子集的位址與第二子集的位址的數列可為圖中以二進制形式表達的(1, 2, 3, 4, …); (0, 5…)、或此序列的變化形式。當然，在特定實施例中，在位址的數列中可存在諸多位址。經數列位址可儲存於積體電路上的記憶體（例如與圖5D所示一組不同的受保護記憶體區塊）中。此種受保護記憶體區塊可為提供以極低位元錯誤率、且在一些實例中於不使用錯誤校正碼的情況下遞送資料集這一能力的非揮發性穩定記憶體。
表2是在第一行中示出所述一組中的記憶體胞元的順序位址且在第二行中示出代表由物理不可複製功能程序產生的資料集的資料值（或金鑰）的表。在此表中，對位址0至5處的記憶體胞元進行讀取會得到與圖4A至圖4D及表1所示實例中所產生的資料值不同的資料值0 1 1 1 1 0。
表2：
因此，所述資料集是所述一組電荷陷獲記憶體胞元中的不同成員由於在所述一組中引發電荷陷獲的共同處理而具有的相異臨限電壓的函數。可使用不同組的可程式化記憶體胞元為物理不可複製功能程序的每一實例來達成此種結果。對於某些類型的記憶體胞元，可使用同一組可程式化記憶體胞元藉由為每一新的資料集創建新的起始分佈來產生多個資料集。此外，對於儲存於與用於建立相異分佈的一組相同的記憶體胞元中的資料集，可由新的資料集來替換舊資料集。
圖6是以參照圖4A至圖4D、表1及圖5A至圖5D及表2所解釋的方式在包括可程式化電荷陷獲記憶體胞元的積體電路上產生穩定資料集的流程圖200。在此實例中，程序以使一組快閃記憶體胞元具有臨限值的起始分佈而開始（201），所述起始分佈是由如上所述得到相異臨限電壓的共同物理不可複製功能程序而建立。在此實例中，所述程序包括查找記憶體胞元，例如藉由確定所述一組記憶體胞元內具有位於分界線以上的臨限值的第一子集的位址以及具有位於分界線以下的臨限值的第二子集的位址（210）。可憑經驗來選取所述分界線並將其作為參數儲存於對物理不可複製功能的執行進行控制的系統中。作為另一選擇，如此實例中所說明，可根據起始分佈的特性及資料集的期望特性來調整分界線。在此種替代方案中，所述程序確定第一子集中記憶體胞元的計數對第二子集中記憶體胞元的計數的比率（220）。此比率可為例如1/1等的數值或可例如落入根據資料集的預期用途而選取的可接受範圍3/2至2/3中。
若所述比率是不可接受的（230），則所述程序調整分界線（240）並返回至步驟210以辨識第一子集及第二子集。若所述比率是可接受的（230），則所述程序移動至基於記憶體胞元的被辨識出的第一子集及第二子集來建立穩定資料集的步驟。如上所述，在一種替代方案中，所述程序可按順序儲存第一子集中的位址並按順序儲存第二子集中的位址，且使用經數列位址作為穩定資料集。
在圖6所說明的替代方案中，用於建立穩定資料集的程序包括：對第二子集中的記憶體胞元應用偏壓施加操作以在所述一組記憶體胞元中建立改變後分佈，所述改變後分佈在第一子集中的記憶體胞元與第二子集中的記憶體胞元之間具有感測容限（250）。對於電荷陷獲記憶體胞元，此偏壓施加操作可包括使用充分高於臨限電壓的分界線的驗證位準來進行程式化操作（例如遞增步階脈衝程式化（incremental step pulsed programming，ISPP）），以建立感測容限。可僅對第二子集中具有位址的記憶體胞元應用偏壓施加操作。如此一來，可藉由使用位於感測容限內的讀取電壓進行讀取操作來達成對第一子集中的記憶體胞元的辨識及第二子集中的記憶體胞元的辨識。圖6所示程序因此包括藉由使用感測容限中的讀取電壓讀取所述一組中的記憶體胞元序列來輸出資料集的步驟（260）。可將所輸出資料集提供至外部系統（例如對物理不可複製功能的執行進行控制的系統），以在安全協定中用作共享秘密。所述資料集可穩定地儲存於所述一組記憶體胞元中，乃因感測容限使以下情形具有極低的可能性：最初被辨識為第二子集中的成員的記憶體胞元將使其臨限電壓漂移至為第一子集所辨識的範圍中。
圖7A至圖7D以及表3說明可用於基於臨限值的起始分佈來產生穩定資料集的另一種技術。
圖7A說明包括位址Addr=0、1、2、3、4、5及6處的記憶體胞元在內的一組可程式化記憶體胞元的起始臨限值分佈700。所述起始分佈可如以上所說明具有極不可能使起始分佈中的任何記憶體胞元均將具有臨限值的上部臨限位準。
圖7B說明起始分佈的第一部分710、第二部分720、及第三部分730。起始分佈的第一部分包括小於上部臨限位準且位於第一分界線以下的臨限值，起始分佈的第二部分包括小於上部臨限位準且位於較第一分界線大的第二分界線以上的臨限值，且起始分佈的第三部分包括位於第一分界線與第二分界線之間的臨限值。可包括用於基於資料集的期望特性來查找第一分界線及第二分界線中的一或二者的程序。
所述一組可程式化記憶體胞元具有臨限值處於起始分佈的第一部分中的子集（例如，Addr=0及3）、臨限值處於起始分佈的第二部分中的子集（例如，Addr=2及5）、以及臨限值處於起始分佈的位於第一讀取位準與第二讀取位準之間的第三部分中的子集。
所述一組中的個別電荷陷獲胞元的臨限電壓可隨時間漂移，以致起始臨限值分佈700代表的是僅在短時間內穩定的分佈。因此，依賴於起始分佈來生成穩定資料集對於某些類型的記憶體胞元是不切實際的，在該些類型的記憶體胞元中，此種漂移可使臨限值位於分界線一側上的某些胞元中的臨限電壓在一個時間點漂移至分界線的另一側。因此，應用某些技術來將起始分佈轉變成對臨限電壓的此種漂移不敏感的穩定資料集。
如圖中所示，一種用於基於臨限電壓來建立穩定資料集的技術可使用同一組非揮發性記憶體胞元。為達成此種實施例，可對具有位於第一分界線與第二分界線之間的臨限值的子集中的記憶體胞元執行程式化操作，以使其臨限電壓移動至第一驗證位準以上，在此實例中，所述第一驗證位準高於起始臨限值分佈500的上部臨限位準。在其他實施例中，所述第一驗證位準可小於起始臨限值分佈500的上部臨限位準，只要可如下所述生成充足的感測容限即可。
在使用第一驗證位準執行程式化操作之後，會得到類似圖7C所示分佈那樣的改變後分佈。所述程式化操作改變記憶體胞元的臨限電壓，以在第一子集與第二子集之間建立感測容限740。感測容限740可被設計成寬至足以確保以下操作的可靠性：使用感測容限中的讀取電壓來讀取資料集，以判斷特定記憶體胞元是第一子集中還是第二子集中的成員。在建立圖7C所示改變後分佈之後，可使用處於感測容限740內的讀取電壓VR 來讀取所述一組記憶體胞元。感測容限740可為顯著的，以使讀取操作中出現錯誤的可能性是極低的。
表3是代表儲存於同一組記憶體胞元中的資料集的表，其在第一行中示出所述一組中的記憶體胞元的順序位址且在第二行中示出代表由物理不可複製功能程序產生的資料集的資料值（或金鑰）。在此表中，對位址0至6處的記憶體胞元進行讀取會得到資料值1 X 0 1 X 0 X，其中「X」是隨意值（don’t care），乃因其與對為建立感測容限而經歷偏壓施加操作的子集中的記憶體胞元進行感測所得的結果相對應。在實際的實施例中，所述資料集的長度可為數百或數千個位元。
表3：
在此實例中，使用所述一組可程式化記憶體胞元的第一子集及第二子集來提供資料集（例如，「金鑰資料」）。舉例而言，使用位址Addr=0、2、3、及5處的第一子集及第二子集中的可程式化記憶體胞元提供資料集1010，其中資料「1」是使用位址Addr=0及3處的第一子集中的可程式化記憶體胞元而提供，且資料「0」是使用位址Addr=2及5處的第二子集中的可程式化記憶體胞元而提供。所述資料集並不包括所述一組可程式化記憶體胞元的用於建立感測容限的子集（例如，位址Addr = 1、4、及6處）中的資料，所述子集具有位於起始分佈之外的臨限值分佈735中的臨限值。在此實例中，所示「X」表示不用於資料集的記憶體胞元。
在一些實施例中，此實例中的偏壓施加操作亦可在子集中的其他者之間建立第二感測容限750，第二感測容限750寬至足以甚至在其中程序、電壓、溫度（process, voltage, temperature，PVT）變化相對較大的條件下亦能為感測可程式化記憶體胞元的第二子集與第三子集之間的臨限電壓差別確保可靠性。此資訊可用於產生資料集。
位址映射（address map）可藉由對所述一組可程式化記憶體胞元中的可程式化記憶體胞元，應用掃描操作，以記錄第一子集、第二子集、及第三子集中用於提供資料集的可程式化記憶體胞元的位址來構建。舉例而言，可用跳過旗標（skip flag）來標記第三子集中的可程式化記憶體胞元的位址，因此在提供資料集時將不讀取第三子集中的可程式化記憶體胞元，所述資料集可用作鑑認協定或加密協定的安全金鑰或者用作其他類型的秘密資料值或獨有資料值。作為另一選擇，可如以下參照圖20所述來使用遮罩邏輯。
回應於查問，物理不可複製功能ID電路（例如，安全邏輯125，圖1；安全電路450，圖2）可使用以如下方式提供的資料集來提供安全金鑰：根據在位址映射中所記錄的一組可程式化記憶體胞元的第一子集及第二子集的位址，使用具有在位址映射中所記錄的位址的可程式化記憶體胞元，藉此跳過或不使用所述一組可程式化記憶體胞元的第三子集中具有位址的可程式化記憶體胞元。
如上所述，在替代程序中，基於該些相異臨限值的資料集可包括子集中的一或二者中的某些或全部胞元的位址的組合（例如數列）。圖7D示出基於該些相異臨限值的資料集，所述資料集包括子集中的一或多者的位址的數列。在圖7D所示實例中，包括存在於各分界線之間的記憶體胞元的第一子集的位址與包括存在於第一分界線以下的記憶體胞元的第二子集的位址的數列，其中可為圖中以二進制形式表達的(1, 4, 5, …); (0, 3,…)，或此序列的變化形式。當然，在特定實施例中，在位址的數列中可存在數百或數千個位址。經數列的位址可儲存於積體電路上的記憶體（例如與具有起始分佈的一組記憶體胞元不同的受保護記憶體區塊）中。此種受保護記憶體區塊可為提供以極低位元錯誤率、且在一些實例中於不使用錯誤校正碼的情況下遞送資料集這一能力的非揮發性穩定記憶體。
在圖4D、圖5D、及圖7D所示實例中，資料集是各子集中的一或多者（例如第一子集中的某些或全部胞元、第二子集中的某些或全部胞元、以及第三子集中的某些或全部胞元）的位址的數列，且可為(0, 3, …); (2, 5…); (1, 4, 6, …)、或此序列的變化形式。在一些實施例中，可使用各子集中僅一者（例如第三子集）中的記憶體胞元的位址作為資料集。可使用不同於數列或除了數列之外的邏輯函數（例如雜湊函數或遮罩形式）來組合位址，以形成包括位址組合的資料集。
圖8是以參照圖7A至圖7D以及表3所解釋的方式在包括可程式化電荷陷獲記憶體胞元的積體電路上產生穩定資料集的流程圖800。在此實例中，程序以使一組快閃記憶體胞元具有臨限值的起始分佈而開始（801），所述起始分佈是由如上所述得到相異臨限電壓的共同處理而建立。在此實例中，所述程序包括確定所述一組記憶體胞元內具有位於第一分界線以上的臨限值的第一子集的位址、具有位於第二分界線以上的臨限值的第二子集的位址、以及具有位於所述分界線之間的臨限值的第三子集的位址（810）。所述分界線可憑經驗或以其他方式來選取，並將其作為參數儲存於對物理不可複製功能的執行進行控制的系統中。作為另一選擇，如此實例中所說明，可根據起始分佈的特性及資料集的期望特性來調整分界線。在此種替代方案中，所述程序確定第一子集中記憶體胞元的計數對第二子集中記憶體胞元的計數的比率（820）。接著，演算法判斷所述比率是否與預期範圍相匹配（830）。若在步驟830處判斷出所述比率並不恰當，則調整所述分界線（835），且所述程序返回至步驟810直至達成適當比率為止。若在步驟830處所述比率是恰當的，則演算法繼續進行以建立代表所述分佈的可用作獨有金鑰的穩定資料集。如上所述，在一種替代方案中，可組合各個子集中的記憶體胞元的位址以形成獨有資料集，並將所述獨有資料集儲存於受保護記憶體中。在圖8所說明的實施例中，所述程序繼續進行以對第三子集中的記憶體胞元應用偏壓施加操作，進而建立在第一子集與第二子集之間具有感測容限的臨限值的改變後分佈（832），並且記錄第三子集中的記憶體胞元的位址。如此一來，可藉由第三子集的位址以及自使用感測容限內的讀取電壓在跳過第三子集中的記憶體胞元的同時感測的第一子集及第二子集所讀取的資料值來代表穩定資料集（834）。可如以上在各種替代方案中所述使用資訊的其他組合來建立穩定資料集。此外，在一些實施例中，可省略偏壓施加步驟832。
圖9是在一組快閃記憶體胞元中使用臨限值的起始分佈來建立穩定資料集的流程圖900。程序開始於使一組快閃記憶體胞元具有臨限值的起始分佈（901）。接下來，所述程序確定具有位於第一分界線以上的臨限值的記憶體胞元的第一子集的位址、具有位於第二分界線以下的臨限值的記憶體胞元的第二子集的位址、以及具有位於所述分界線之間的臨限值的記憶體胞元的第三子集的位址（910）。將各子集中的至少一者中的記憶體胞元的位址序列儲存於與所述一組記憶體胞元分開的記憶體中（920）。可輸出作為儲存於所述位址序列中的位址的函數或與儲存於所述位址序列中的位址相等的資料集（930）。
圖10A至圖10C說明一種可用於將一組記憶體胞元中的電荷陷獲記憶體胞元的臨限值設定成具有相異臨限電壓的起始分佈的程序。圖10A說明一組可程式化記憶體胞元的初始臨限值分佈816。在此實例中，所述初始臨限值分佈是在程式化操作或抹除操作之前的分佈，所述程式化操作引發電子或負電荷穿隧進電荷儲存結構以增大胞元的臨限電壓，所述抹除操作引發電子穿隧出電荷儲存結構或引發正電荷穿隧進電荷儲存結構以減小胞元的臨限電壓。在此實例中，所述一組中的記憶體胞元可具有任何初始臨限值分佈。在此實例中，所述初始臨限值分佈包括位於第一驗證位準以下的相對低的臨限值範圍。
圖10B說明將所述一組可程式化記憶體胞元中的所有成員程式化至較第一驗證位準大的臨限值範圍817所得的結果。此類似在快閃記憶體中使用的預程式化操作。
圖10C說明對所述一組可程式化記憶體胞元中的所有成員進行抹除以建立起始分佈818中的臨限值所得的結果，其中所述起始分佈包括位於第二驗證位準以下的臨限值。分佈830可用作上述程序的起始分佈。亦可應用其他技術，包括使用圖10B所示範圍817作為起始分佈。
本揭露所述的用於建立起始分佈的技術（包括參照圖10A至圖10C所述的技術）可應用於電荷陷獲記憶體胞元。圖10D、圖10E、及圖10F中說明電荷陷獲記憶體胞元的實例。
圖10D是形成於基板840上的平坦浮置閘極記憶體胞元的簡化圖。源極區841及汲極區842安置於電荷陷獲結構的相對兩側上。控制閘極843上覆於電荷陷獲結構上，且可為例如字元線的一部分。所述電荷陷獲結構包括通常由氧化矽形成的穿隧層844、通常由多晶矽形成的浮置閘極845、包括多層式氧化物-氮化物-氧化物結構的阻擋介電結構，所述多層式氧化物-氮化物-氧化物結構具有氧化物層846、氮化物層847、及氧化物層848。對類似圖10D所示浮置閘極記憶體胞元那樣的浮置閘極記憶體胞元進行程式化及抹除等物理功能會引發電荷穿隧而改變被陷獲於浮置閘極845中的電荷。被陷獲電荷的量根據每一胞元的物理特性而有所變化，包括程序變化、溫度變化、電壓變化等。因此，用於建立類似上述起始臨限值那樣的起始臨限值的操作會在單個裝置上的大量記憶體胞元內得到處於相對寬廣的分佈中的臨限電壓。
圖10E是形成於基板850上的平坦介電電荷陷獲記憶體胞元的簡化圖。源極區851及汲極區852安置於電荷陷獲結構的相對兩側上。控制閘極853上覆於所述電荷陷獲結構上，且可為例如字元線的一部分。所述電荷陷獲結構包括通常由氧化物或由多個薄介電層形成的穿隧層856。在穿隧層856上方安置有通常包含氮化矽或其他介電材料的電荷陷獲層857。在電荷陷獲層857上方具有通常由另一種介電氧化物（例如氧化矽）形成的阻擋層858。與浮置閘極記憶體胞元一樣，對類似圖10E所示記憶體胞元那樣的記憶體胞元進行程式化及抹除等物理功能會引發電荷穿隧而改變被陷獲於電荷陷獲層857中的電荷。被陷獲電荷的量會根據每一胞元的物理特性而有所變化，包括程序變化、溫度變化、電壓變化等。因此，用於建立類似上述起始臨限值那樣的起始臨限值的操作會在單個裝置上的大量記憶體胞元內得到處於相對寬廣的分佈中的臨限電壓。
圖10F是形成於基板860上的三維（3D）垂直反及快閃記憶體結構的簡化圖。垂直通道結構（例如，863）安置於由字元線（例如，867）形成的堆疊之間。例如介電電荷陷獲結構或浮置閘極結構等電荷儲存結構安置於字元線與垂直通道結構863之間。垂直通道結構863耦接至位元線869。在所述基板中，安置有共用源極導體，進而經由垂直通道結構863在位元線869與基板860之間為反及串建立電流路徑。圖10F所示快閃記憶體結構亦可用於使用程式化操作或抹除操作在裝置上的大量記憶體胞元內建立臨限電壓的相對寬廣的分佈。
其他類型的快閃記憶體胞元結構（包括其他三維記憶體技術）亦可部署以用於本揭露所述的物理不可複製功能程序。
圖11示出應用初始化偏壓施加操作以將一組中的可程式化記憶體胞元的臨限值設定成起始分佈的示例性流程圖300，所述初始化偏壓施加操作可應用於電荷儲存記憶體胞元，包括類似上述記憶體胞元那樣的記憶體胞元。在步驟310處，將所述一組可程式化記憶體胞元中的所有成員程式化至較第一驗證位準大的臨限值範圍。在一個實例中，可使用被稱為遞增步階脈衝程式化（ISPP）序列的程式化演算法來對所述一組可程式化記憶體胞元中的所有成員進行程式化，其中增大脈衝高度並執行程式化驗證步驟直至滿足期望臨限位準為止。在步驟320處，對所述一組可程式化記憶體胞元中的所有成員進行抹除，以建立起始分佈中的臨限值，所述起始分佈包括位於第二驗證位準以下的臨限值。
根據此種建立起始分佈的程序用於程式化操作或抹除操作的驗證位準可與用於對同一積體電路上的大型記憶體所應用的程式化操作及抹除操作的驗證位準相同。作為另一選擇，可視特定實施方案的需要來調整用於建立起始分佈的驗證位準，以使起始分佈具有對於用於如本揭露所述創建資料集所期望的特性。雖然在此實例中使用其中將淨正電荷添加至電荷陷獲結構以減小胞元的臨限值的「抹除」程序來生成起始分佈，然而，亦可使用其中將淨負電荷添加至電荷陷獲結構以增大胞元的臨限值的「程式化」程序。此外，如上所述，起始分佈可為由製造程序或使一組記憶體胞元經歷的其他程序而得到的臨限值的「初始」分佈。「初始」分佈及由抹除操作或程式化操作而得到的分佈均可被視為物理不可複製功能。
此外，對於基於可程式化電阻記憶體胞元的非揮發性記憶體，可使用其中引起電阻的淨減小以為胞元的讀取電流減小臨限電壓的「設定（set）」程序來生成起始分佈。作為另一選擇，亦可使用其中引起電阻的淨增大以為胞元的讀取電流增大臨限電壓的「重設（reset）」程序。此外，如上所述，起始分佈可為由製造程序或使一組可程式化電阻記憶體胞元經歷的其他程序而得到的臨限值的「初始」分佈。「初始」分佈及由設定操作或重設操作得到的分佈均可被視為物理不可複製功能。
圖12A至圖12C說明另一種用於使用物理不可複製功能來為參照圖9所述類型的電荷陷獲記憶體胞元產生資料集的技術。在圖12A中，說明例如可使用物理不可複製功能（如使用抹除驗證功能來使一組記憶體胞元中的各記憶體胞元的臨限值移動至上部臨限位準以下的抹除操作）生成的起始臨限值分佈1200。可將所述起始分佈表徵為具有圖中所示的上部臨限位準及下部臨限位準，且為便於進行本說明，可針對為記憶體陣列而配置的標準讀取操作將具有處於起始臨限值分佈1200內的臨限值的記憶體胞元表徵為代表資料值「0」。
圖12B說明在建立資料集時的下一步驟。在此實例中，使用自起始臨限值分佈1200的一側開始移動的讀取電壓VR 的位準來讀取所述一組中的記憶體胞元。假定所述移動的讀取電壓是自下部臨限位準開始，則使用讀取電壓來讀取所述一組記憶體胞元，並確定具有位於所述臨限值以上及以下的臨限值的記憶體胞元的數目的計數。使此讀取電壓移動直至處於所述讀取電壓以上及以下的記憶體胞元的數目與期望參數相匹配（例如約相等、或具有約為1的比率）為止。在此階段，可將具有在子分佈1210內位於讀取電壓VR 以下的臨限值的記憶體胞元表徵為代表資料值「1」，且可將具有在子分佈1220內位於讀取電壓VR 以上的臨限值的記憶體胞元表徵為具有資料值「0」。舉例而言，讀取操作可持續進行至具有低於讀取位準的臨限位準的可程式化記憶體胞元的計數，具有高於讀取位準的臨限位準的可程式化記憶體胞元的計數的比率處於目標比率範圍內為止。舉例而言，當具有低於讀取位準的臨限位準的可程式化記憶體胞元的計數，對應於一組中的記憶體胞元的約50%時，目標比率範圍內的比率可實質上等於1。可建立使所述比率處於目標比率範圍（例如40%至60%）內的讀取位準來作為用於對一組可程式化記憶體胞元中的各記憶體胞元進行讀取以產生穩定資料集的讀取電壓VR 。
圖12C說明在建立資料集時的下一步驟。根據此種技術，對上部讀取電壓VR +及下部讀取電壓VR -進行選取，以界定起始臨限值分佈1200的其中使記憶體胞元對資料值進行強儲存的子分佈。一旦如結合圖12B所述確定出讀取電壓VR ，便可藉由在讀取電壓VR 周圍建立感測容限，而在分佈中建立第一分界線及第二分界線，使得感測容限（VR -與VR +之間的差值1240）位於第一分界線與第二分界線之間，且使讀取電壓VR 處於感測容限內。例如，對於一種特定類型的快閃記憶體胞元，第一分界線可位於與讀取位準減去300毫伏（mV）對應的臨限位準處，而第二分界線可位於與讀取位準加上300毫伏對應的臨限位準處。在另一實例中，第一分界線可位於與讀取電壓VR 的位準減去讀取位準的30%對應的臨限位準（下部讀取電壓VR -）處，而第二分界線可位於與讀取電壓VR 的位準加上讀取位準的30%對應的臨限位準（上部讀取電壓VR +）處。
可使用子分佈1211及子分佈1221內對資料值「1」及「0」進行強儲存的記憶體胞元來產生資料集。將此種記憶體胞元的位址記錄於積體電路上的記憶體中（例如穩定快閃記憶體區塊中、不同類型的非揮發性記憶體中、或例如靜態隨機存取記憶體或動態隨機存取記憶體等揮發性記憶體中）以供積體電路在例如加密及鑑認等安全協定中使用。可使用中心的讀取電壓值VR 以及提供強感測容限的所記錄位址來執行讀取操作。如此一來，僅利用了相對於讀取電壓對資料值進行強儲存的記憶體胞元，進而使在讀取資料時，因臨限值漂移而發生錯誤的概率是極低的。
圖13是以參照圖12A至圖12C所解釋的方式在包括可程式化電荷陷獲記憶體胞元的積體電路上產生穩定資料集的示例性流程圖1300。在此實例中，程序以使一組快閃記憶體胞元具有臨限值的起始分佈而開始（1301），所述起始分佈是由如上所述得到相異臨限電壓的共同處理而建立。在此種替代方案中，使用移動的讀取位準（讀取電壓VR ）對所述一組中的記憶體胞元執行讀取操作（步驟1310）。所述程序確定具有低於當前讀取位準的臨限位準的可程式化記憶體胞元的計數，對具有高於當前讀取位準的臨限位準的可程式化記憶體胞元的計數的比率（步驟1320）。接著，所述程序判斷所述比率是否處於目標比率範圍內（步驟1330）。例如，當具有低於當前讀取位準的臨限位準的可程式化記憶體胞元的計數，對應於一組中的記憶體胞元的約130%時，目標比率範圍內的比率可實質上等於1。若所述比率並非處於目標比率範圍內（步驟1330，否），則可例如藉由使讀取位準遞增來調整讀取位準（步驟1340），其中對於步驟1310的第一次迭代，所述讀取位準可自位於分佈的最小臨限位準處或以下的臨限位準開始。接著，讀取操作返回至步驟1310並持續進行至所述比率處於目標比率範圍內（步驟1330，是）為止。建立使所述比率處於目標比率範圍內的讀取位準，來作為用於對所述一組可程式化記憶體胞元中的各記憶體胞元進行讀取以產生穩定資料集的讀取電壓VR （圖12B）（步驟1350）。
若在步驟1330處所述比率處於目標比率範圍內，則所述程序繼續進行以基於資料集的期望特性來在分佈中，建立第一分界線及第二分界線中的一或二者（步驟1340）。例如，所述程序可在起始分佈（圖4B）中於讀取電壓VR 周圍建立感測容限，以使感測容限（例如，530，圖4C）位於第一分界線與第二分界線之間，且使讀取電壓VR 處於感測容限內。例如，第一分界線可位於與讀取位準減去300毫伏對應的臨限位準（下部讀取電壓VR -）處，而第二分界線可位於與讀取位準加上300毫伏對應的臨限位準（上部讀取電壓VR +）處。例如，第一分界線可位於與讀取位準減去讀取位準的30%對應的臨限位準處，而第二分界線可位於與讀取位準加上讀取位準的30%對應的臨限位準處。
圖13所示程序包括以下步驟1360：確定所述一組記憶體胞元內具有由第一分界線界定的第一子集的位址、由第二分界線界定的第二子集的位址、以及具有位於第一分界線與第二分界線之間的臨限值的第三子集的位址，並使用所確定位址來建立代表所述分佈的可用作獨有金鑰的穩定資料集。
圖13所示程序包括以下步驟1370：藉由使用感測容限530（圖4）中的讀取電壓VR 對所述一組中的記憶體胞元序列進行讀取來輸出資料集。可將所輸出資料集提供至外部系統（例如對物理不可複製功能的執行進行控制的系統），以在安全協定中用作共享秘密。所述資料集可穩定地儲存於所述一組記憶體胞元中，乃因感測容限使以下情形具有極低的可能性：最初被辨識為第二子集中的成員的記憶體胞元將使其臨限電壓漂移至為第一子集所辨識的範圍中。
使用此種技術，資料集相依於被確定為對資料值進行強儲存的記憶體胞元的數目。此數目在一個起始分佈與下一起始分佈間可有所變化。因此，在產生資料集時，若胞元的數目大於資料集的期望大小，則可截去記憶體胞元序列，或者若胞元的數目小於資料集的期望大小，則可填補記憶體胞元序列。
圖14A至圖14C說明使用物理不可複製功能來為參照圖9所述類型的電荷陷獲記憶體胞元產生資料集的又一實例。在圖14A中，說明例如可如上所述使用物理不可複製功能生成的起始分佈1400。起始分佈1400可為隨著臨限位準遠離中心峰值延伸而具有相對對稱的下降（drop-off）的粗略高斯（Gaussian）分佈。然而，所述分佈不可能是實際上對稱的。如上所述，對稱性的此種缺失可在參照圖13所述的程序中使得不同數目的記憶體胞元對資料進行「強」儲存。根據圖14A至圖14C所示技術，可對強儲存資料的記憶體胞元的數目達成更嚴格控制。
如圖14A中所說明，可藉由使用第一讀取操作並執行使用當前讀取電壓迭代地讀取所述一組記憶體胞元中的各記憶體胞元以及對具有低於當前讀取位準的臨限值的記憶體胞元的數目進行計數的程序來查找可被表徵為對資料值「1」進行強儲存的記憶體胞元的子分佈1410，所述第一讀取操作施加以位於起始分佈1400的下部邊界處或附近的臨限值開始移動的讀取位準。當所述計數達到所規定臨限值時，則儲存當前讀取位準作為第一下部分界線電壓（下部讀取電壓VR -）。
如圖14B中所說明，可藉由使用第二讀取操作並執行使用當前讀取電壓迭代地讀取所述一組記憶體胞元中的各記憶體胞元以及對具有高於當前讀取位準的臨限值的記憶體胞元的數目進行計數來查找可被表徵為對資料值「0」進行強儲存的記憶體胞元的第二子分佈1420，所述第二讀取操作施加以位於起始分佈1400的上部邊界處或附近的臨限值開始移動的讀取位準。當所述計數達到所規定臨限值時，接著儲存當前讀取位準作為第二上部分界線電壓（上部讀取電壓VR +）。
如圖14C中所說明，第三子分佈1430包括具有位於第一分界線電壓（下部讀取電壓VR -）與第二分界線電壓（上部讀取電壓VR +）之間的臨限值的記憶體胞元。使用落入對資料值「1」進行「強」儲存的第一子分佈1410內以及落入對資料值「0」進行「強」儲存的第二子分佈1420內的記憶體胞元的位址，可藉由使用位於第一分界線與第二分界線之間的讀取電壓VR 對記憶體胞元進行讀取來產生資料集。在起始分佈可被表徵為粗略高斯分佈的情況下，可藉由對第一分界線電壓（下部讀取電壓VR -）與第二分界線電壓（上部讀取電壓VR +）求平均值來生成此讀取電壓。在其中起始分佈可朝更高臨限值或更低臨限值偏斜（skew）的實施例中，則可使用將分佈中的偏斜考量在內的公式來生成所述讀取電壓。
圖15是以參照圖14A至圖14C所解釋的方式在包括可程式化電荷陷獲記憶體胞元的積體電路上產生穩定資料集的示例性流程圖1500。在此實例中，程序以使一組快閃記憶體胞元具有臨限值的起始分佈而開始（1501），所述起始分佈是由如上所述得到相異臨限電壓的共同處理而建立。在此實例中，所述程序包括確定所述一組記憶體胞元內，具有位於第一分界線以下的臨限值的第一子集的位址，及具有位於第二分界線以上的臨限值的第二子集的位址。以一種提供預定數目個對資料值「0」進行強儲存的記憶體胞元及預定數目個對資料值「1」進行強儲存的記憶體胞元的方式，來確定所述分界線。可將所述分界線作為參數儲存於對物理不可複製功能的執行進行控制的系統中。
在此種替代方案中，使用第一移動的讀取位準對所述一組中的記憶體胞元執行第一讀取操作（步驟1510）。所述程序確定具有位於第一讀取位準（下部讀取電壓VR -）以下的臨限位準的可程式化記憶體胞元的第一計數（步驟1512）。接著，所述程序判斷所述第一計數是否與預定數目相匹配或是否落入數目範圍內（步驟1514）。
若第一計數不被接受（步驟1514，否），則可例如藉由使第一讀取位準遞增來調整第一讀取位準（步驟1516），其中對於步驟1510的第一次迭代，所述第一讀取位準可自位於分佈的下部臨限位準處或以下的臨限位準開始。第一讀取操作接著返回至步驟1510並持續進行至第一計數被接受（步驟1514，是）為止。
圖15所示程序包括在起始分佈中建立第一分界線電壓（下部讀取電壓VR -）作為使第一計數是預定數目或接近預定數目的第一讀取位準（步驟1518）。可確定並儲存具有位於第一分界線（下部讀取電壓VR -）以下的臨限位準的記憶體胞元的位址，以在此步驟處或在稍後的步驟處當第二分界線被建立時建立代表所述分佈的可用作獨有金鑰的穩定資料集。
圖15所示程序包括使用第二移動的讀取位準（上部讀取電壓VR +）對所述一組中的記憶體胞元進行第二讀取操作（步驟1520）。所述程序確定具有高於第二讀取位準的臨限位準的可程式化記憶體胞元的第二計數（步驟1522）。接著，所述程序判斷所述第二計數是否為可接受的，例如其是否與預定數目相匹配或是否落入數目範圍內（步驟1524）。在一些實施例中，若第一讀取操作中的計數與第二讀取操作中的計數之和等於資料集的目標位元數目或資料集的目標位址數目或者處於所述目標位元數目的範圍內或所述目標位址數目的範圍內，則所述數目可被接受。
若第二計數不被接受（步驟1524，否），則可例如藉由使第二讀取位準遞減來調整第二讀取位準（步驟1526），其中對於步驟1520的第一次迭代，第二讀取位準可自位於分佈的上部臨限位準處或以上的臨限位準開始。第二讀取操作接著返回至步驟1520並持續進行至第二計數被接受（步驟1524，是）為止。
圖15所示程序包括在起始分佈中建立第二分界線作為使第二計數被接受的第二讀取位準（上部讀取電壓VR +），並使用第一分界線及第二分界線來建立讀取電壓VR ，例如藉由根據以下方程式求平均值：VR = (VR - + VR +) / 2 （步驟1528）。
雖然如圖15中所示，用於建立第一分界線的包括步驟1510、1512、1514、及1516的迭代是在用於建立第二分界線的包括步驟1520、1522、1524、及1526的迭代之前執行，然而，在其他實施例中，用於建立第二分界線的包括步驟1520、1522、1524、及1526的迭代可在用於建立第一分界線的包括步驟1510、1512、1514、及1516的迭代之前執行。
圖15所示程序可以類似圖13所示程序的步驟1360那樣的步驟繼續：確定所述一組記憶體胞元內由第一分界線界定的對資料值「1」進行強儲存的記憶體胞元的第一子集的位址以及由第二分界線界定的對資料值「0」進行強儲存的第二子集的位址。在一些實施例中，亦可使用具有位於第一分界線與第二分界線之間的臨限值的不對資料值進行強儲存的記憶體胞元的第三子集的位址來建立資料集。
圖15所示程序可以類似圖13所示程序的步驟1340那樣的步驟繼續：藉由使用感測容限中的讀取電壓VR 對所述一組中的記憶體胞元序列進行讀取來輸出資料集。可將所輸出資料集提供至外部系統（例如對物理不可複製功能的執行進行控制的系統），以在安全協定中用作共享秘密。所述資料集可穩定地儲存於所述一組記憶體胞元中，因VR -與VR +之間的感測容限使以下情形具有極低的可能性：最初被辨識為第一子集及第二子集中的成員的記憶體胞元將使其臨限電壓漂移至為另一子集所辨識的範圍中。
在一個實施例中，藉由將一組可程式化記憶體胞元中的第一子集及第二子集分別規定成第一預定長度T1及第二預定長度T0，而對欲使用的完整資料集（以胞元的數目來計算）的預定長度T，其中T = T1 + T0，其表示所述資料集中位元的數目或所述一組可程式化記憶體胞元中第一子集及第二子集中的記憶體胞元的數目。例如，第一目標計數範圍及第二目標計數範圍可包括第一預定長度T1及第二預定長度T0，以便可在起始分佈中建立第一分界線及第二分界線，以作為使第一計數及第二計數分別與第一預定長度T1及第二預定長度T0相匹配的第一讀取位準及第二讀取位準。當在資料集受此限制時各數目之和不與所規定長度相匹配時，由於移動的讀取操作的細微度（granularity）可大於一個胞元，因而可自資料集去除多餘的胞元或者可用資料來填補資料集，以形成經校正的長度。
圖16說明包括快閃記憶體陣列1610的積體電路1600，快閃記憶體陣列1610包括一組物理不可複製功能記憶體胞元，所述一組物理不可複製功能記憶體胞元可如上所述受到物理不可複製功能作用建立臨限值的分佈。積體電路1600包括如以上結合圖1所述的物理不可複製功能控制器1630及安全邏輯1640。此外，提供使快閃記憶體陣列1610能夠被使用的存取與偏壓電路1620，包括字元線驅動器、感測放大器、位元線驅動器、電壓源、及其他位於快閃記憶體陣列周邊的電路。在此實例中，物理不可複製功能控制器1630連接至快閃記憶體陣列1610的存取與偏壓電路1620且包括用於實施本揭露所述程序（例如，包括圖6、圖8、圖9、圖11、圖13、及圖15所示程序中的某些或全部程序）的邏輯及記憶體資源。
在所說明的實施例中，物理不可複製功能控制器1630中包括狀態機1633以及位址與參數儲存器1632。狀態機1633可包括用於基於對快閃記憶體陣列1610中的所述一組記憶體胞元應用的物理不可複製功能來產生資料集的邏輯。在本揭露所述技術的實施例中，所述邏輯可執行以下步驟：查找在產生資料集時所讀取的記憶體胞元的子集或子分佈，將參數（例如用於上述分界線的臨限值、用於自所辨識子集讀取資料值的臨限值）記錄於位址與參數儲存器1632中，並將被辨識出供在產生資料集時使用的記憶體胞元的位址記錄於位址與參數儲存器1632中。所述邏輯亦可執行以下步驟：應用儲存於位址與參數儲存器1632中的讀取電壓及位址，以自快閃記憶體陣列1610生成資料值序列。
所述狀態機亦可包括用於引起對一組可程式化記憶體胞元中的可程式化記憶體胞元進行掃描並應用本揭露所述的程序以基於物理不可複製功能產生穩定資料集的邏輯。
安全邏輯1640可包括用於處置查問輸入並使用自快閃記憶體陣列1610或自位址與參數儲存器1632、或自其二者讀取的資料集提供回應輸出的邏輯。安全邏輯1640可包括使用資料集的加密與解密資源，且可包括用於使用資料集來控制鑑認協定的邏輯。在一些實施例中，回應可為在積體電路上應用於啟用例如任務功能電路的通過/失敗（pass/fail）訊號。在其他實施例中，回應可應用於積體電路1600之外的在安全協定中會使用到所述資料集的電路系統。在一些實施例中，所述安全邏輯包括使用專用邏輯、被進行適當程式化的通用處理器、被進行適當程式化的可程式化閘陣列、或該些類型的邏輯電路的組合來實作的狀態機。此外，在一些實施方案中，安全邏輯1640可共享用於實作狀態機1633的邏輯。
可使用例如快閃記憶體、可程式化電阻記憶體、單次可程式化記憶體（one-time-programmable memory）等非揮發性記憶體來實作位址與參數儲存器1632。此外，所述儲存器可使用其他類型的記憶體來實作，包括例如靜態隨機存取記憶體等揮發性記憶體，其中所述位址及參數的備份複本儲存於快閃記憶體陣列1610中或儲存於可由積體電路存取的其他記憶體中。
狀態機1633可使用專用邏輯、被進行適當程式化的通用處理器、被進行適當程式化的可程式化閘陣列、或該些類型的邏輯電路的組合來進行實作。
因此，圖16說明積體電路的實例，其包括：一組可程式化記憶體胞元，位於積體電路上，具有臨限值的分佈；記憶體，儲存所述一組可程式化記憶體胞元中具有處於臨限值的所述分佈的第一子分佈中的臨限值的記憶體胞元的位址；以及邏輯，用於使用所儲存位址產生資料集。
所述分佈的特徵可在於是使用物理不可複製功能而形成。
在一些實施例中，第一子分佈藉由感測容限與第二子分佈分開，且所述用於產生資料集的邏輯包括用於按照位址次序讀取所述一組可程式化記憶體胞元中的各記憶體胞元以產生資料值的邏輯，所述資料集根據是否為第一子分佈中的成員身份而變化。
在一些實施例中，所述記憶體另外儲存所述一組記憶體胞元中臨限值處於所述一組中的記憶體胞元的臨限值的分佈的第二子分佈中的記憶體胞元的位址；且所述用於產生資料集的邏輯包括使用關於第一子分佈及第二子分佈的所儲存位址。
在一些實施例中，所述記憶體另外為臨限值的分佈儲存第一分界線及與所述第一分界線不同的第二分界線；且第一子分佈中的記憶體胞元包括所述一組記憶體胞元中具有位於第一分界線以下的臨限值的第一子集，且第二子分佈中的記憶體胞元包括所述一組記憶體胞元中具有位於第二分界線以上的臨限值的第二子集。
在一些實施例中，所述用於產生資料集的邏輯使用所述位址來選擇第一子集及第二子集中的一者中的記憶體胞元；以及使用第一分界線與第二分界線之間的讀取電壓對所述一組可程式化記憶體胞元中的記憶體胞元進行讀取。
在一些實施例中，所述一組中的可程式化記憶體胞元是電荷陷獲記憶體胞元，且所述臨限值是臨限電壓。
在一些實施例中，所述積體電路可包括用於使用偏壓施加電路對積體電路應用偏壓施加操作的邏輯，所述偏壓施加操作在所述一組中的可程式化記憶體胞元的電荷儲存結構中引發電荷的改變以建立所述分佈。
在一些實施例中，所述邏輯包括所述積體電路上的狀態機。
在一些實施例中，所述積體電路包括對查問輸入作出回應以使用資料集產生回應輸出的邏輯。
圖17說明包括封裝式積體電路或多晶片模組180的系統，封裝式積體電路或多晶片模組180包括輸入/輸出介面181及非揮發性的記憶體陣列185。輸入/輸出介面181提供用於在外部裝置或通訊網路與非揮發性記憶體陣列185之間進行外部通訊的埠。記憶體陣列185包括由記憶體胞元形成的多個區塊（例如，參見以上圖3），所述多個區塊中的特定區塊187中儲存有安全金鑰。安全邏輯190耦接至非揮發性記憶體陣列185，以在協定中利用安全金鑰來允許存取儲存於所述多個區塊中的各區塊中的資料。包括存取控制開關（access control switch）183的存取控制電路耦接至所述陣列，且包括用於允許所述安全邏輯對特定區塊進行唯讀存取以供在協定中使用、並阻止外部裝置或通訊網路經由所述埠存取特定區塊的邏輯。在各種實施例中，可使用存取規則的其他組合，進而容許安全邏輯在對特定區塊的利用方面具有更大靈活性。
在此實例中，非揮發性記憶體陣列185包括快閃記憶體。儲存安全金鑰的特定區塊187可在物理上位於陣列中的任何之處，但如所說明可在物理上位於具有最低物理位址的頂部區塊中或可鄰近具有最低物理位址的啟動區塊，此處僅舉幾例。
非揮發性記憶體陣列185耦接至感測放大器/緩衝器184，以使得資料能夠流入及流出快閃記憶體陣列，包括流入及流出儲存安全金鑰的特定區塊187。在此實例中，存取控制開關183安置於感測放大器/緩衝器184與輸入/輸出介面181之間。自陣列185讀取的資料可在路徑182上被路由至輸入/輸出介面181或可在路徑191上被路由至安全邏輯190。
在所說明的實施例中，位址解碼器186連同區塊鎖位元（block lock bit）一起耦接至快閃記憶體陣列185，所述區塊鎖位元用於控制在陣列中的對應區塊（包括特定區塊187）中讀取及寫入資料的權限。用於所述特定區塊187的區塊鎖位元可包括與用於陣列中的其他區塊的區塊鎖位元不同的邏輯結構且在邏輯上執行不同的功能。舉例而言，與儲存安全金鑰的特定區塊187相關聯的區塊鎖位元可控制耦接至存取控制開關183的邏輯，以在用於存取陣列的位址對應於特定區塊187的位址時阻止資料自特定區塊187經由感測放大器/緩衝器在線路形成的路徑182上流至輸入/輸出介面181，同時容許資料自特定區塊187在線路形成的路徑191上流至安全邏輯190。
此外，在所說明的實施例中，具有物理不可複製功能程式控制器的快閃控制狀態機193在線路194上耦接至記憶體陣列185且在線路192上耦接至安全邏輯190。出於生成欲用作安全金鑰的資料集的目的，物理不可複製功能可使用記憶體陣列185中的特定一組記憶體胞元189中的記憶體胞元來執行本揭露所述的程序。在裝置的此實例中，快閃控制狀態機193提供訊號來控制偏壓方案供電電壓的施加，以實施用於產生資料集的程序以及在存取記憶體陣列185時所涉及的其他操作。位於積體電路上的電路系統（例如位元線、字元線、用於位元線及字元線的驅動器等）達成對所述一組快閃記憶體胞元的存取，以用於提供用於生成安全金鑰的資料集。
如所說明，封裝式積體電路或多晶片模組180亦可包括例如可在系統晶片系統（system-on-a-chip system）或電路系統與記憶體的其他組合中遇到的其他電路系統195。
在所示實例中，封裝式積體電路或多晶片模組180藉由內連線（interconnect）199耦接至登記系統（enrollment system）198。登記系統198可維持金鑰資料庫198A，金鑰資料庫198A中可維持有依賴於特定區塊187中所儲存的安全金鑰來執行安全協定所需的資訊。在一些實施例中，執行安全協定所需的資訊包括安全金鑰的複本。
在一種示例性操作方法中，在製造或封裝期間，快閃控制狀態機193可如以上參照圖2所述與登記系統198協作地執行物理不可複製功能。所述物理不可複製功能可利用所述一組記憶體胞元189來生成可用於形成安全金鑰的資料集。在完成物理不可複製功能的執行後，可接著將資料集自所述一組記憶體胞元189複製至被保留或被配置用於儲存安全金鑰的特定區塊187。所述系統可生成一個或諸多安全金鑰以儲存於為此目的而保留的特定區塊187中。在此階段，亦可將安全金鑰複製至登記系統198中並維持於金鑰資料庫198A中。在執行物理不可複製功能且將安全金鑰複製至特定區塊187中並將任何必需資訊複製至登記系統中之後，可使用熔絲（fuse）或其他類型的單次寫入記憶體元件（write once memory element）來設定與特定區塊187相關聯的鎖位元，以阻止外部電路或通訊網路存取安全金鑰。此外，在物理不可複製功能中使用的所述特定一組記憶體胞元189可被抹除或被以其他方式覆寫，以消除可儲存於記憶體陣列185中的安全金鑰的跡象。
圖18及圖19說明對於不同實施例，非揮發性記憶體陣列的配置的不同實例。在圖18中，其中儲存有安全金鑰的記憶體胞元的特定區塊包括第一子區塊187A及第二子區塊187B。在第一子區塊187A中定位有由物理不可複製功能用於生成安全金鑰的一組記憶體胞元。此外，安全金鑰可保持於用於生成資料集的所述一組記憶體胞元中或被移動至子區塊187A中的另一組記憶體胞元。第二子區塊187B維持在根據例如參照圖7A至圖7E、圖8、圖12A至圖12C、及圖13所述程序等的程序執行物理不可複製功能期間產生的一個胞元映射或多個胞元映射。
圖19是其中由物理不可複製功能使用的一組記憶體胞元189位於記憶體陣列185（快閃記憶體陣列）中以及用於儲存安全金鑰的特定區塊187之外的替代方案。在此實例中，用於儲存安全金鑰的特定區塊包括其中在記憶體中維持所述一個安全金鑰或多個安全金鑰的第一子區塊187C。第二子區塊187B維持在物理不可複製功能期間產生的所述一個胞元映射或多個胞元映射。
圖20說明在類似圖17至圖19所示實施例那樣的實施例中可用於儲存安全金鑰及胞元映射的資料結構。用於生成安全金鑰（在此實例中，為安全ID）的一組記憶體胞元由安全ID產生器區塊代表。在圖中，此區塊具有辨識起始位置的「區塊」位址且具有位元位址1至10。在較佳系統中，安全ID產生器區塊可具有數千個位元。此外，與每一位元位址相關聯的是提供「碼資訊」的資料值，所述資料值表示使用例如圖8所示程序或例如圖19所示程序所感測的資料值。在利用圖20所示映射表或胞元映射來對資料集進行定址的實施例中，某些胞元中的資料值未被用於金鑰中且因此被視為「隨意值」胞元。所述映射表辨識「隨意值」胞元的位址以及用於安全金鑰的胞元的位址。因此，此實例中的映射表具有起始位址以及位址位元1至10，所述位址位元對應於安全ID產生器區塊中的胞元的位元位址1至10。在記憶體胞元中設定與位址位元中的每一者對應的旗標，進而指示安全ID產生器區塊中的有效胞元（用於金鑰中）或無效胞元（未用於金鑰中）。可藉由對映射表與碼資訊進行邏輯及（AND）運算來產生金鑰資料，其中所述映射表用作遮罩。如上所述，安全ID產生器區塊是可位於非揮發性記憶體陣列中任何之處或位於用於儲存安全ID的特定區塊中的一組記憶體胞元。在其中所述一組記憶體胞元是位於用於儲存安全ID的特定區塊之外的實施例中，可接著將安全ID產生器區塊中的資料複製至所述特定區塊。
圖21說明利用物理不可複製功能產生安全金鑰且將所述金鑰儲存於非揮發性記憶體中的系統的高級配置。所述系統包括耦接至積體電路或多晶片模組1710的主機1720。積體電路或多晶片模組1710包括物理不可複製功能電路1711、控制器1712、及安全邏輯1713。控制器1712耦接至物理不可複製功能電路1711及非揮發性記憶體1714。
可參照圖22針對一些實施例來理解圖21所示系統的操作。因此，為生成可使用的金鑰，自物理不可複製功能電路1711產生金鑰資料（步驟1730）。對所述金鑰進行分析，以判斷其是否滿足安全規範，例如是否具有充足隨機性（1731）。若所述金鑰滿足規範，則經由控制器1712將所述金鑰儲存至非揮發性記憶體1714中（步驟1732）。若所述金鑰不滿足規範，則程序循環至步驟1730，以重試物理不可複製功能，進而生成金鑰。所述物理不可複製功能可如以上所述使用一組非揮發性記憶體胞元來生成具有任何長度的安全金鑰並重試基於物理不可複製功能的金鑰生成程序。如所說明，物理不可複製功能電路1711與控制器1712將協作來產生另一金鑰，進而循環回至步驟1730直至生成令人滿意的金鑰為止。否則，金鑰產生即完成，一或多個金鑰被儲存並準備好供安全邏輯利用。為使用所述金鑰，所述程序包括：自非揮發性記憶體獲取金鑰資料（1733），並在協定中執行安全功能，所述協定涉及主機1720、以及非揮發性記憶體中關於一或多個金鑰的金鑰資料（1734）。可由登記系統為主機1720提供執行依賴於安全金鑰的安全協定所需的資料，或者主機1720可為在設置金鑰期間所使用的系統。可與登記系統或通訊伺服器協作地配置安全功能，以利用多個安全金鑰。在一些實施例中，所產生及所儲存的安全金鑰被利用僅一次或有限數目的次數，以維持高安全性及高防窺探性。此外，在一些實施例中，可以一種對於每一通訊會話依賴於單個大金鑰的子集的方式來利用所述大金鑰。可根據特定使用環境的需要來實作其他安全協定。在圖22所示程序中，在安全程序利用金鑰期間，可執行發出訊號來通知應對金鑰進行更新的金鑰更新協定。此可包括在一時間週期之後或在固定使用次數之後替換金鑰。此外，若所使用的數次登入（log in）嘗試均失敗或者偵測到表明正嘗試猜測金鑰的其他事件，則可替換金鑰。因此，圖22所示程序包括判斷是否更新金鑰的步驟（1735）。若金鑰需要更新，則程序循環至步驟1730，且執行物理不可複製功能以更新一或多個金鑰。若在1735處金鑰不需要更新，則程序循環至繼續使用金鑰來支援安全功能的執行。
當在例如由圖22的步驟1731及1735所示的循環中使用物理不可複製功能來創建新的金鑰時，可在一些實施例中使在物理不可複製功能中所使用的參數移位，以提高在每一循環中生成實質上不同的金鑰的可能性。當然，在使用快閃記憶體胞元的一些實施例中，對相同胞元應用相同物理不可複製功能參數可生成充分不同的金鑰。在其他實例中，可為每一新的物理不可複製功能循環改變用於生成初始分佈的偏壓電壓。此外，作為物理不可複製功能的一部分，可在生成各分佈時改變在遞增步階脈衝程式化（ISPP）演算法中施加的脈衝的數目。在又一些實例中，在生成脈衝時所利用的記憶體胞元可自陣列的一個區域中的一組改變成陣列的另一區域中不同的一組。
在例如圖23及圖24所示的一些實施例中，可以二個部分來考量高級功能。圖23說明可在製造期間、或在運送至客戶之前、或否則在安全金鑰由系統使用之前執行的功能。在圖23中，程序以電源開啟事件而開始（1750）。執行物理不可複製功能，且擷取包括一或多個金鑰的金鑰資料，並將所述金鑰資料提供至登記系統或其他將需要所述金鑰資料的外部系統（1751）。將金鑰資料儲存於如上所述的非揮發性記憶體中（1752）。在所述金鑰資料已被儲存於非揮發性記憶體中之後，保護所述金鑰資料不被外部通訊網路或裝置存取（1753）。在現場，程序大體如圖24所示而進行，其中以電源開啟事件而開始（1760）。所述程序包括：自非揮發性記憶體獲取受保護的金鑰資料（1761），並使用金鑰來與外部裝置執行包括通訊協定（例如查問-回應交換）的安全功能（1762）。
如圖25中所說明，物理不可複製功能可使用物理電路1770，例如靜態隨機存取記憶體電路、可程式化電阻記憶體胞元電路（RRAM）、基於金屬的電路、基於延遲的電路、基於振盪器的電路等。通常，在物理不可複製功能中所使用的電路具有相對低的穩定性，因而需要特殊邏輯或錯誤校正以可靠地使用金鑰。用於儲存安全金鑰的非揮發性記憶體1771可包括高度穩定的非揮發性記憶體，例如快閃記憶體、可程式化電阻記憶體（RRAM）、相變記憶體（PCRAM）、單次可程式化記憶體等。在其他實施例中，由物理不可複製功能使用的電路1775可具有相對高的穩定性。然而，金鑰亦可儲存於非揮發性記憶體1776中，非揮發性記憶體1776亦具有高穩定性，而且可提供更佳的存取控制以及其他通常可不與物理不可複製功能電路1775相關聯的功能。
在一些實施例中，如圖27所示，可利用隨機數產生器（random number generator）1780來生成安全金鑰，所述安全金鑰接著可被儲存於非揮發性記憶體1781中並在例如本揭露所述系統等的系統中使用。
在一些實施例中，如圖28所示，物理不可複製功能電路1785可以第一等級來生成具有例如1024個位元的安全資訊。可將此種處於第一等級的安全資訊提供至邏輯電路1786，邏輯電路1786使用例如雜湊函數將第一等級資料變換成具有例如128個位元的第二等級資訊、或者根據處於第一等級的安全資訊而產生的其他位元組合。接著，可將第二等級資訊儲存至非揮發性記憶體1787中。
在本揭露的一個態樣中，對類似圖6、圖8、圖9、圖11、圖13、及圖15所示程序那樣的程序以及本揭露所述的其他程序的執行進行控制的電腦程式，可作為指令儲存於一個電腦可讀取記憶體或多於一個記憶體上，其中所述記憶體包括非暫時性電腦可讀取資料儲存媒體。使用所述電腦可讀取記憶體，物理不可複製功能機器（例如，處理器系統410，圖2）可引起對一組可程式化記憶體胞元中的可程式化記憶體胞元進行掃描，且可應用本揭露所述的程序來基於物理不可複製功能生成穩定資料集。
此外，如上所述，包括所述一組可程式化記憶體胞元的積體電路可包括狀態機或其他被配置成執行該些程序的邏輯資源。在又一些替代方案中，可利用由物理不可複製功能機器執行的電腦程式與在積體電路上實作的邏輯的組合。
在本揭露所述的實施例中，使用具有臨限電壓的起始分佈的一組記憶體胞元來建立穩定資料集。此一組記憶體胞元可為大型記憶體陣列的一部分，例如圖3、圖16、及圖17中所示。作為另一選擇，所述一組記憶體胞元可為專門提供的一組記憶體胞元。在其中積體電路的任務功能包括記憶體陣列的實施例中，用於此種目的的所述一組記憶體胞元可具有與所述陣列中的記憶體胞元相同的結構或者可具有不同的結構。此外，所使用的所述一組記憶體胞元可在積體電路上安置成任一圖案，包括緊湊式陣列圖案或分散式圖案。
在實施例中，可多次重新使用用於建立起始分佈的一組記憶體胞元來生成具有相異內容的多個穩定資料集。因此，可在部署此種實施例的系統中提供邏輯，以對一個積體電路上的記憶體胞元利用物理不可複製功能程序，進而產生可在與所述一個積體電路進行通訊的其他裝置中共享的獨有資料集。
如上所述，本揭露所述的實例是基於使用電荷陷獲記憶體胞元，例如快閃記憶體。在一些實施例中（包括在如圖3、圖16、及圖17所示而配置的實施例中），所述技術可擴展至其他可程式化記憶體胞元技術，包括基於金屬氧化物的可程式化電阻胞元、基於相變材料的可程式化電阻胞元、磁阻式記憶體（magneto-resistive memory）、以及其他種類的特徵在於能夠用於建立起始分佈的記憶體胞元技術，在所述起始分佈中，作為經歷共同處理的結果，臨限電壓或臨限電阻相對於記憶體胞元的位址而隨機地變化。
如本揭露所述而產生的資料集可具有為特定積體電路所獨有的內容。例如在安全協定的實例中，所述資料集可用於形成對查問的回應。所述資料集可用作加密協定中的金鑰。所述資料集可用作獨有辨識符。所述資料集可用作隨機金鑰。
本揭露所述技術的各種態樣包括以下實施例。
在一個實施例中，闡述一種在包括一組可程式化記憶體胞元的積體電路上產生資料集的方法。所述方法可包括：使曝露於所述積體電路上具有位址的所述一組可程式化記憶體胞元經過共同處理後引入相異的臨限值，且所述一組可程式化記憶體胞元位於一個起始分佈的範圍內。所述方法亦可包括：（1）查找所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中的臨限值的第二子集；以及（2）使用所述第一子集及所述第二子集中的至少一者的所述位址來產生所述資料集。
所述共同處理可包括：在製造期間的蝕刻步驟或沈積步驟，所述蝕刻步驟或所述沈積步驟在所述一組中的所述可程式化記憶體胞元的電荷儲存結構中引發電荷陷獲。所述共同處理亦可包括：使用所述積體電路上的偏壓施加電路進行偏壓施加操作，以在所述一組中的所述可程式化記憶體胞元的電荷儲存結構中引發電荷。
在一個實施例中，闡述一種製造積體電路的方法。所述方法可包括：在所述積體電路上形成多個可程式化記憶體胞元；將所述積體電路連接至系統，所述系統被配置成與所述積體電路交換訊號；以及使用所述系統藉由以下方式在所述多個可程式化記憶體胞元中具有臨限值的起始分佈的一組可程式化記憶體胞元中產生資料集：（1）查找所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中的臨限值的第二子集；以及（2）使用所述第一子集及所述第二子集中的至少一者的位址來產生所述資料集。
在一個實施例中，闡述一種電子裝置。所述電子裝置可包括：一組可程式化記憶體胞元，位於積體電路上；邏輯，用於使用所述一組可程式化記憶體胞元藉由以下方式來產生資料集，其中所述一組可程式化記憶體胞元具有臨限值的起始分佈：（1）查找所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中的臨限值的第二子集；以及（2）使用所述第一子集及所述第二子集中的至少一者的位址來產生所述資料集。
在一個實施例中，闡述一種產品。所述產品可包括電腦可讀取非暫時性資料儲存媒體，所述電腦可讀取非暫時性資料儲存媒體儲存用於在包括一組可程式化記憶體胞元的積體電路上產生資料集的程序的指令，所述指令能夠由被配置成連接至所述積體電路的系統執行。所述的程序可包括：（1）查找所述一組可程式化記憶體胞元的具有處於起始分佈的第一部分中的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中的臨限值的第二子集；以及（2）使用所述第一子集及所述第二子集中的至少一者的位址來產生所述資料集。
實施例中所述的查找步驟可包括：確定所述起始分佈的所述第一部分與所述起始分佈的所述第二部分之間的分界線，以使所述一組中具有位於所述分界線以下的臨限值的所述可程式化記憶體胞元的計數對所述一組中具有位於所述分界線以上的臨限值的所述可程式化記憶體胞元的計數的比率處於目標比率範圍內。
實施例中所述的使用位址步驟可包括：使用所述第一子集及所述第二子集中的所述至少一者中的可程式化記憶體胞元的所述位址來選擇所述可程式化記憶體胞元；對所述所選擇的可程式化記憶體胞元應用偏壓施加操作，以為所述一組可程式化記憶體胞元建立臨限值的改變後分佈，所述改變後分佈在所述第一子集與所述第二子集之間具有感測容限；以及使用所述感測容限中的讀取電壓來讀取所述一組中的所述可程式化記憶體胞元，以產生所述資料集。所述使用位址步驟亦可包括：根據所述第一子集及所述第二子集中的所述至少一者中的成員身份來組合所述第一子集及所述第二子集中的所述至少一者中的記憶體胞元的所述位址；以及使用所述經組合的位址作為所述資料集。
在一個實施例中，闡述一種在積體電路上產生資料集的方法。所述積體電路包括一組可程式化記憶體胞元，且所述可程式化記憶體胞元具有起始分佈中的臨限值。所述方法包括：查找所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中的臨限值的第二子集。所述方法可包括：應用偏壓施加操作，以為所述一組中的所述可程式化記憶體胞元建立臨限值的改變後分佈，所述改變後分佈在所述第一子集與所述第二子集之間具有感測容限；以及使用所述改變後分佈來提供所述資料集。
在一個實施例中，闡述一種在積體電路上產生資料集的方法。所述積體電路包括一組可程式化記憶體胞元，且所述可程式化記憶體胞元具有起始分佈中的臨限值。所述方法包括：查找所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中的臨限值的第二子集。所述方法可包括：組合所述第一子集及所述第二子集中的至少一者中的所述可程式化記憶體胞元的位址；以及使用經組合的位址來提供所述資料集。
在一個實施例中，闡述一種裝置。所述裝置可包括：一組電荷陷獲記憶體胞元；以及電路系統，能夠存取所述一組電荷陷獲記憶體胞元，以使用所述一組電荷陷獲記憶體胞元來提供資料集，所述資料集是所述一組電荷陷獲記憶體胞元的不同成員由於在所述一組中的所述電荷陷獲記憶體胞元中的電荷儲存結構中引發電荷陷獲的共同處理而具有的相異臨限電壓的函數。所述的一組電荷陷獲記憶體胞元具有次序且所述相異臨限電壓具有起始分佈，並且所述資料集是所述一組電荷陷獲記憶體胞元的具有位於所述起始分佈的一部分中的臨限電壓的子集的按照所述次序的位置的函數。
在一個實施例中，闡述一種在包括一組可程式化記憶體胞元的積體電路上產生資料集的方法。所述方法包括：使使曝露於所述積體電路上具有位址的所述一組可程式化記憶體胞元經過共同處理後引入相異的臨限值，且所述一組可程式化記憶體胞元位於一個起始分佈的範圍內。所述方法亦包括：（1）查找所述起始分佈中的第一分界線及與所述第一分界線不同的第二分界線；（2）辨識所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中所述第一分界線以下的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中所述第二分界線以上的臨限值的第二子集；以及（3）使用所述第一子集及所述第二子集中的至少一者的位址來產生所述資料集。
在一個實施例中，闡述一種製造積體電路的方法。所述方法可包括：在所述積體電路上形成多個可程式化記憶體胞元；將所述積體電路連接至系統，所述系統被配置成與所述積體電路交換訊號；以及使用所述系統藉由以下方式在所述多個可程式化記憶體胞元中具有臨限值的起始分佈的一組可程式化記憶體胞元中產生資料集：（1）查找所述起始分佈中的第一分界線及與所述第一分界線不同的第二分界線；（2）辨識所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中所述第一分界線以下的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中所述第二分界線以上的臨限值的第二子集；以及（3）使用所述第一子集及所述第二子集中的至少一者的位址來產生所述資料集。
在一個實施例中，闡述一種裝置。所述裝置包括：一組可程式化記憶體胞元，位於積體電路上；以及邏輯，用於使用所述一組可程式化記憶體胞元藉由以下方式來產生資料集，其中所述一組記憶體胞元具有臨限值的起始分佈：（1）查找所述起始分佈中的第一分界線及與所述第一分界線不同的第二分界線；（2）辨識所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中所述第一分界線以下的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中所述第二分界線以上的臨限值的第二子集；以及（3）使用所述第一子集及所述第二子集中的至少一者的位址來產生所述資料集。
在一個實施例中，闡述一種產品。所述產品包括電腦可讀取非暫時性資料儲存媒體，所述電腦可讀取非暫時性資料儲存媒體儲存用於在包括可程式化記憶體胞元的積體電路上產生資料集的程序的指令，所述指令能夠由被配置成連接至積體電路的系統執行。所述程序包括：（1）查找所述起始分佈中的第一分界線及與所述第一分界線不同的第二分界線；（2）辨識所述一組可程式化記憶體胞元的具有處於所述起始分佈的第一部分中所述第一分界線以下的臨限值的第一子集、以及所述一組可程式化記憶體胞元的具有處於所述起始分佈的第二部分中所述第二分界線以上的臨限值的第二子集；以及（3）使用所述第一子集及所述第二子集中的至少一者的位址來產生所述資料集。
實施例中所述的查找所述第一分界線及所述第二分界線的步驟可包括：確定所述起始分佈中的臨限電壓，所述臨限電壓使具有低於所述臨限電壓的臨限值的記憶體胞元的計數對具有高於所述臨限電壓的臨限值的記憶體胞元的計數的比率處於目標比率範圍內，並藉由自所述臨限電壓減去第一常數來設定所述第一分界線，並且藉由對所述臨限電壓加上第二常數來設定所述第二分界線。所述查找步驟亦可包括：使用移動的第一讀取電壓來迭代地讀取所述一組可程式化記憶體胞元中的資料值，並對所述一組中具有低於所述第一讀取電壓的臨限值的記憶體胞元進行計數，並且使用使所述計數處於第一目標計數範圍內的所述第一讀取電壓來設定所述第一分界線。所述查找步驟亦可包括：使用移動的第二讀取電壓迭代地讀取所述一組可程式化記憶體胞元中的資料值，並對所述一組中具有高於所述第二讀取電壓的臨限值的記憶體胞元進行計數，並且使用使所述計數處於第二目標計數範圍內的所述第二讀取電壓來設定所述第二分界線。
實施例中所述的產生所述資料集的步驟可包括：使用所述位址來選擇所述第一子集及所述第二子集中的一者中的所述可程式化記憶體胞元；以及使用所述第一分界線與所述第二分界線之間的讀取電壓來讀取所述一組可程式化記憶體胞元中的所述可程式化記憶體胞元。所述產生步驟亦可包括：根據所述第一子集及所述第二子集中的所述至少一者中的成員身份來組合所述第一子集及所述第二子集中的所述至少一者中的所述可程式化記憶體胞元的所述位址。
實施例中所述的共同處理可包括在製造期間的蝕刻步驟或沈積步驟，所述蝕刻步驟或所述沈積步驟在所述一組中的所述可程式化記憶體胞元的電荷儲存結構中引發電荷陷獲。所述共同處理亦可包括：使用所述積體電路上的偏壓施加電路進行偏壓施加操作，以在所述一組中的所述可程式化記憶體胞元的電荷儲存結構中引發電荷。
在一個實施例中，闡述一種在包括可程式化記憶體胞元的積體電路上產生資料集的方法。所述方法包括：儲存一組記憶體胞元中具有處於所述一組中的記憶體胞元的臨限值的分佈的第一子分佈中的臨限值的記憶體胞元的位址；以及使用所述所儲存位址來產生所述資料集。
在一個實施例中，闡述一種積體電路。所述積體電路包括：一組可程式化記憶體胞元，位於積體電路上且具有臨限值的分佈；記憶體，儲存所述一組可程式化記憶體胞元中具有處於臨限值的所述分佈的第一子分佈中的臨限值的記憶體胞元的位址；以及邏輯，用於使用所述所儲存位址來產生資料集。
所述分佈的特徵在於是使用物理不可複製功能而形成。所述第一子分佈藉由感測容限與第二子分佈分開，且所述邏輯被配置成藉由以下方式來產生所述資料集：按照位址次序讀取所述一組可程式化記憶體胞元中的所述記憶體胞元，以產生根據是否為所述第一子分佈中的成員身份而變化的資料值。所述記憶體另外儲存所述一組記憶體胞元中臨限值處於所述一組中的記憶體胞元的臨限值的分佈的第二子分佈中的記憶體胞元的位址；且所述邏輯被配置成產生所述資料集包括使用所述第一子分佈及所述第二子分佈的所述所儲存位址。所述記憶體另外為臨限值的分佈儲存第一分界線及與所述第一分界線不同的第二分界線，其中所述第一子分佈中的所述記憶體胞元包括所述一組記憶體胞元的具有位於所述第一分界線以下的臨限值的第一子集，且所述第二子分佈中的所述記憶體胞元包括所述一組記憶體胞元的具有位於所述第二分界線以上的臨限值的第二子集。
實施例中所述的邏輯被配置成藉由以下方式來產生所述資料集：使用所述位址來選擇所述第一子集及所述第二子集中的一者中的記憶體胞元；以及使用所述第一分界線與所述第二分界線之間的讀取電壓來讀取所述一組可程式化記憶體胞元中的記憶體胞元。所述的邏輯可被配置成使用所述積體電路上的偏壓施加電路應用在所述一組中的所述可程式化記憶體胞元的電荷儲存結構中引發改變以建立所述分佈的偏壓施加操作；以及對查問輸入作出回應以使用所述資料集來產生回應輸出。所述邏輯可包括所述積體電路上的狀態機。
在本揭露所述的實施例中，所述一組中的所述可程式化記憶體胞元是電荷陷獲記憶體胞元，且所述臨限值是臨限電壓。
在一個實施例中，闡述一種記憶體電路。所述記憶體電路包括：（1）非揮發性記憶體陣列，包括由記憶體胞元形成的多個區塊且包括儲存於所述多個區塊中的特定區塊中的安全金鑰；（2）埠，用於自所述陣列進行外部通訊；（3）安全邏輯，耦接至所述記憶體陣列，所述安全邏輯在協定中利用所述安全金鑰來允許存取儲存於所述多個區塊中的各區塊中的資料；以及（4）存取控制電路，耦接至所述陣列，所述存取控制電路包括用於允許所述安全邏輯對所述特定區塊進行唯讀存取以供在所述協定中使用、並阻止經由所述埠存取所述特定區塊的邏輯。
在一個實施例中，闡述一種包括封裝式積體電路或多晶片模組的裝置。所述裝置包括：（1）非揮發性記憶體陣列，包括由記憶體胞元形成的多個區塊且包括儲存於所述多個區塊中的特定區塊中的安全金鑰；（2）埠，用於自所述陣列進行外部通訊；（3）安全邏輯，耦接至所述記憶體陣列，所述安全邏輯在協定中利用所述安全金鑰來允許存取儲存於所述多個區塊中的各區塊中的資料；以及（4）存取控制電路，耦接至所述陣列，所述存取控制電路包括用於允許所述安全邏輯對所述特定區塊進行唯讀存取以供在所述協定中使用、並阻止經由所述埠存取所述特定區塊的邏輯。
在一個實施例中，闡述一種操作包括非揮發性記憶體陣列的電路的方法。所述方法包括：（1）將安全金鑰儲存於所述非揮發性記憶體陣列的多個區塊中的特定區塊中；（2）由外部裝置或通訊網路使用埠自所述陣列存取資料；（3）由耦接至所述非揮發性記憶體陣列的安全邏輯電路在協定中利用儲存於所述特定區塊中的所述安全金鑰來允許存取儲存於所述多個區塊中的各區塊中的資料；（4）允許所述安全邏輯對所述特定區塊進行唯讀存取以供在所述協定中使用，並阻止經由所述埠存取所述特定區塊。
本揭露所述的協定包括查問/回應協定，所述查問/回應協定包括經由所述埠進行資料交換。
本揭露所述的存取控制電路具有其中允許經由所述埠存取所述特定區塊以寫入所述安全金鑰的第一狀態、其中禁止經由所述埠存取所述特定區塊來進行讀取或寫入、並允許所述安全邏輯存取所述特定區塊來進行讀取的第二狀態。所述的存取控制電路包括允許及禁止存取所述多個區塊中的對應區塊的區塊鎖位元。
在實施例中，所述封裝式積體電路或多晶片模組中包括邏輯。所述邏輯可將使用所述一組記憶體胞元生成的安全金鑰儲存至所述特定區塊中，且可使用記憶體陣列中的一組記憶體胞元來執行功能以生成所述安全金鑰。所述一組記憶體胞元位於所述特定區塊中。
所述的安全金鑰包括位於所述一組記憶體胞元的子集中的資料值、以及辨識所述子集中的成員以供所述安全邏輯使用的位址映射。
所述記憶體陣列、所述埠、所述安全邏輯、及所述存取控制電路可安置於單個積體電路上。
儘管參照以上所詳述的較佳實施例及實例揭露了本發明，然而，應理解，該些實例旨在具有說明性意義而非限制性意義。預期熟習此項技術者將易於想到潤飾及組合，所述潤飾及組合將處於本發明的精神及以下申請專利範圍的範圍內。
100、440、1600‧‧‧積體電路
110‧‧‧任務功能電路
111、116、131、141‧‧‧匯流排
115‧‧‧存取控制區塊
120、181‧‧‧輸入/輸出介面
122、192、194‧‧‧線路
125‧‧‧安全邏輯
130‧‧‧記憶體
140‧‧‧物理不可複製功能程式控制器
180‧‧‧封裝式積體電路或多晶片模組
182、191‧‧‧路徑
183‧‧‧存取控制開關
184‧‧‧感測放大器/緩衝器
185‧‧‧記憶體陣列
186‧‧‧位址解碼器
187‧‧‧特定區塊
187A、187B、187C‧‧‧子區塊
189‧‧‧記憶體胞元
190、1640、1713‧‧‧安全邏輯
193‧‧‧快閃控制狀態機
195‧‧‧其他電路系統
198‧‧‧登記系統
198A‧‧‧金鑰資料庫
199‧‧‧內連線
200、300、800、900、1300、1500‧‧‧流程圖
201、210、220、230、240、250、260、310、320、801、810、820、830、832、834、835、901、910、920、930、1301、1310、1320、1330、1340、1350、1360、1370、1501、1510、1512、1514、1516、1518、1520、1522、1524、1526、1528、1730、1731、1732、1733、1734、1735、1750、1751、1752、1753、1760、1761、1762‧‧‧步驟
410‧‧‧處理器系統
420‧‧‧物理不可複製功能邏輯與驅動器
430‧‧‧裝置搬運機/探測器
450‧‧‧安全電路
460‧‧‧快閃記憶體陣列
470‧‧‧大型快閃記憶體陣列
471‧‧‧物理不可複製功能區塊
472‧‧‧啟動區塊
473‧‧‧參數區塊
474‧‧‧保護邏輯
475‧‧‧周邊電路系統
500、700‧‧‧起始臨限值分佈
510、610、710‧‧‧起始分佈的第一部分
520、620、720‧‧‧起始分佈的第二部分
525‧‧‧分佈
530‧‧‧感測容限
600‧‧‧起始臨限值分佈
625、735‧‧‧臨限值分佈
630、740‧‧‧感測容限
730‧‧‧起始分佈的第三部分
750‧‧‧第二感測容限
816‧‧‧初始臨限值分佈
817‧‧‧臨限值範圍/範圍
818‧‧‧起始分佈
840、850、860‧‧‧基板
841、851‧‧‧源極區
842、852‧‧‧汲極區
843、853‧‧‧控制閘極
844、856‧‧‧穿隧層
845‧‧‧浮置閘極
846、848‧‧‧氧化物層
847‧‧‧氮化物層
857‧‧‧電荷陷獲層
858‧‧‧阻擋層
863‧‧‧垂直通道結構
867‧‧‧字元線
869‧‧‧位元線
1200‧‧‧起始臨限值分佈
1210、1211、1220、1221‧‧‧子分佈
1240‧‧‧VR-與VR+之間的差值
1400‧‧‧起始分佈
1410、1420、1430‧‧‧子分佈
1610‧‧‧快閃記憶體陣列
1620‧‧‧存取與偏壓電路
1630‧‧‧物理不可複製功能控制器
1632‧‧‧位址與參數儲存器
1633‧‧‧狀態機
1710‧‧‧積體電路或多晶片模組
1711、1785‧‧‧物理不可複製功能電路
1712‧‧‧控制器
1714、1771、1776、1781、1787‧‧‧非揮發性記憶體
1720‧‧‧主機
1770‧‧‧物理電路
1775‧‧‧電路/物理不可複製功能電路
1780‧‧‧隨機數產生器
1786‧‧‧邏輯電路
VR‧‧‧讀取電壓
VR+‧‧‧上部讀取電壓
VR-‧‧‧下部讀取電壓
圖1是包括多個快閃記憶體胞元及控制器的裝置的簡化方塊圖，所述控制器用於使用所述多個快閃記憶體胞元來執行物理不可複製功能以提供資料集。
圖2是包括多個可程式化記憶體胞元及控制器的裝置的另一實例，所述控制器用於使用所述多個可程式化記憶體胞元來執行物理不可複製功能以提供資料集。
圖3說明積體電路上的快閃記憶體中的可程式化記憶體胞元的區塊，其中包括物理不可複製功能區塊。
圖4A至圖4D說明藉由查找一組可程式化記憶體胞元的第一子集及第二子集並基於所辨識的第一子集及第二子集而建立穩定資料集來產生資料集的實例。
圖5A至圖5D說明如參照圖4A至圖4D及表1所述來產生資料集的另一實例，其示出即使應用相同程序，資料集中亦存在變化（variation）。
圖6示出如參照圖4A至圖4D及表1及圖5A至5D及表2所述在包括可程式化記憶體胞元的積體電路上產生穩定資料集的示例性流程圖。
圖7A至圖7D說明藉由查找一組可程式化記憶體胞元的第一子集、第二子集及第三子集來產生資料集並為所述資料集構建位址映射的實例。
圖8示出如參照圖7A至圖7D及表3所述在包括可程式化記憶體胞元的積體電路上產生資料集的示例性流程圖。
圖9示出如參照圖7A至圖7D及表3所述在包括可程式化記憶體胞元的積體電路上產生資料集的另一示例性流程圖。
圖10A至圖10C說明將一組中的可程式化記憶體胞元的臨限值設定成起始分佈。
圖10D至圖10F說明可用於如本揭露所述產生資料集的示例性快閃記憶體胞元技術。
圖11示出應用初始化偏壓施加操作以將一組中的可程式化記憶體胞元的臨限值設定成起始分佈的示例性流程圖。
圖12A至圖12C說明可用於依賴於電荷陷獲記憶體胞元中臨限電壓的相異性來產生資料集的程序。
圖13是以參照圖12A至圖12C所解釋的方式在包括可程式化電荷陷獲記憶體胞元的積體電路上產生穩定資料集的示例性流程圖。
圖14A至圖14C說明可用於依賴於電荷陷獲記憶體胞元中臨限電壓的相異性來產生資料集的替代程序。
圖15是以參照圖14A至圖14C所解釋的方式在包括可程式化電荷陷獲記憶體胞元的積體電路上產生穩定資料集的示例性流程圖1500。
圖16是包括快閃記憶體陣列及利用所述記憶體陣列提供資料集的控制器的積體電路的簡化方塊圖。
圖17是示出與登記系統（enrollment system）耦接的包括物理不可複製功能電路系統及非揮發性記憶體的封裝式積體電路或多晶片模組的系統圖。
圖18說明可在類似圖17所示系統那樣的系統中使用的非揮發性記憶體的替代配置。
圖19說明可在類似圖17所示系統那樣的系統中使用的非揮發性記憶體的另一替代配置。
圖20說明可用於儲存安全ID及位址映射的資料結構，所述安全ID及位址映射是根據本揭露所述物理不可複製功能的一些實施例而生成且可儲存於例如圖17所示系統等的系統中。
圖21是包括封裝式積體電路或多晶片模組及主機的簡化系統圖，所述主機將物理不可複製功能電路與非揮發性記憶體一起使用。
圖22至圖24是說明在各種實施例中類似圖21所示系統那樣的系統的操作的簡化流程圖。
圖25至圖28提供對如本揭露所述物理不可複製電路系統與非揮發性記憶體的組合的各種替代配置的簡化說明。
100‧‧‧積體電路
110‧‧‧任務功能電路
111、116、131、141‧‧‧匯流排
115‧‧‧存取控制區塊
120‧‧‧輸入/輸出介面
122‧‧‧線路
125‧‧‧安全邏輯
130‧‧‧記憶體
140‧‧‧物理不可複製功能程式控制器

Claims (30)

  1. 一種記憶體電路，包括： 非揮發性記憶體陣列，包括由記憶體胞元形成的多個區塊，且包括儲存於所述多個區塊中的特定區塊中的第一安全金鑰； 埠，用於自所述非揮發性記憶體陣列進行外部通訊； 安全邏輯，耦接至所述記憶體陣列，所述安全邏輯在協定中利用所述第一安全金鑰來允許存取儲存於所述多個區塊中的各區塊中的資料；以及 存取控制電路，耦接至所述陣列，所述存取控制電路包括允許所述第一安全邏輯對所述特定區塊進行唯讀存取，以供在所述協定中使用、並阻止經由所述埠存取所述特定區塊的邏輯。
  2. 如申請專利範圍第1項所述的電路，包括儲存於所述特定區塊中的多個安全金鑰，所述多個安全金鑰包括所述第一安全金鑰。
  3. 如申請專利範圍第2項所述的電路，其中所述安全邏輯用以使所述多個安全金鑰中的特定安全金鑰被使用一次或有限數目的次數，來允許存取儲存於所述多個區塊中的各區塊中的資料。
  4. 如申請專利範圍第1項所述的電路，其中所述協定包括查問/回應協定，所述查問/回應協定包括經由所述埠進行資料交換。
  5. 如申請專利範圍第1項所述的電路，其中所述存取控制電路具有其中允許經由所述埠存取所述特定區塊以寫入所述第一安全金鑰的第一狀態、其中禁止經由所述埠存取所述特定區塊來進行讀取或寫入、且允許所述第一安全邏輯存取所述特定區塊來進行讀取的第二狀態。
  6. 如申請專利範圍第1項所述的電路，包括用於使用所述非揮發性記憶體陣列中的一組記憶體胞元來執行功能以生成所述第一安全金鑰的邏輯。
  7. 如申請專利範圍第4項所述的電路，其中所述一組記憶體胞元位於所述特定區塊中。
  8. 如申請專利範圍第4項所述的電路，包括用於將使用所述一組記憶體胞元生成的所述第一安全金鑰儲存至所述特定區塊中的邏輯。
  9. 如申請專利範圍第1項所述的電路，包括用於執行物理不可複製功能來生成所述第一安全金鑰並將所述第一安全金鑰儲存於所述特定區塊中的邏輯。
  10. 如申請專利範圍第2項所述的電路，包括用於使用所述非揮發性記憶體陣列中的一組記憶體胞元來執行物理不可複製功能以生成所述多個安全金鑰並將所述多個安全金鑰儲存於所述特定區塊中的邏輯。
  11. 如申請專利範圍第10項所述的電路，其中所述一組記憶體胞元位於所述特定區塊中。
  12. 如申請專利範圍第1項所述的電路，其中所述安全金鑰包括： 資料值，位於所述一組記憶體胞元的子集中；以及 位址映射，辨識所述子集中的成員以供所述第一安全邏輯使用。
  13. 如申請專利範圍第1項所述的電路，其中所述記憶體陣列、所述埠、所述第一安全邏輯、及所述存取控制電路安置於單個積體電路上。
  14. 如申請專利範圍第1項所述的電路，其中所述存取控制電路包括區塊鎖位元，所述區塊鎖位元允許及禁止存取所述多個區塊中的對應區塊。
  15. 一種包括封裝式積體電路或多晶片模組的電子裝置，所述封裝式積體電路或多晶片模組包括： 非揮發性記憶體陣列，包括由記憶體胞元形成的多個區塊，且包括儲存於所述多個區塊中的特定區塊中的第一安全金鑰； 埠，用於自所述陣列進行外部通訊； 安全邏輯，耦接至所述記憶體陣列，所述第一安全邏輯在協定中利用所述第一安全金鑰來允許存取儲存於所述多個區塊中的各區塊中的資料；以及 存取控制電路，耦接至所述陣列，所述存取控制電路包括用於允許所述第一安全邏輯對所述特定區塊進行唯讀存取以供在所述協定中使用、並阻止經由所述埠存取所述特定區塊的邏輯。
  16. 如申請專利範圍第15項所述的電子裝置，包括儲存於所述特定區塊中的多個安全金鑰，所述多個安全金鑰包括所述第一安全金鑰。
  17. 如申請專利範圍第16項所述的電子裝置，其中所述安全邏輯用以使所述多個安全金鑰中的特定安全金鑰被使用一次或有限數目的次數，來允許存取儲存於所述多個區塊中的各區塊中的資料。
  18. 如申請專利範圍第15項所述的電子裝置，其中所述協定包括查問/回應協定，所述查問/回應協定包括經由所述埠進行資料交換。
  19. 如申請專利範圍第15項所述的電子裝置，其中所述存取控制電路具有其中允許經由所述埠存取所述特定區塊以寫入所述第一安全金鑰的第一狀態、其中禁止經由所述埠存取所述特定區塊來進行讀取或寫入、且允許所述第一安全邏輯存取所述特定區塊來進行讀取的第二狀態。
  20. 如申請專利範圍第15項所述的電子裝置，在所述封裝式積體電路或多晶片模組中包括用於使用所述非揮發性記憶體陣列中的一組記憶體胞元來執行功能，以生成所述第一安全金鑰的邏輯。
  21. 如申請專利範圍第20項所述的電子裝置，其中所述一組記憶體胞元位於所述特定區塊中。
  22. 如申請專利範圍第20項所述的電子裝置，在所述封裝式積體電路或多晶片模組中包括用於將使用所述一組記憶體胞元生成的所述第一安全金鑰儲存至所述特定區塊中的邏輯。
  23. 如申請專利範圍第15項所述的電子裝置，在所述封裝式積體電路或多晶片模組中包括用於執行物理不可複製功能，以生成所述第一安全金鑰並將所述第一安全金鑰儲存於所述特定區塊中的邏輯。
  24. 如申請專利範圍第16項所述的電子裝置，包括用於使用所述非揮發性記憶體陣列中的一組記憶體胞元來執行物理不可複製功能以生成所述多個安全金鑰並將所述多個安全金鑰儲存於所述特定區塊中的邏輯。
  25. 如申請專利範圍第24項所述的電子裝置，其中所述一組記憶體胞元位於所述特定區塊中。
  26. 如申請專利範圍第15項所述的電子裝置，其中所述第一安全金鑰包括：資料值，位於所述一組記憶體胞元的子集中；以及位址映射，辨識所述子集中的成員以供所述安全邏輯使用。
  27. 一種操作方法，適於操作包括非揮發性記憶體陣列的電路，包括： 將第一安全金鑰儲存於所述非揮發性記憶體陣列的多個區塊中的特定區塊中； 在耦接至所述非揮發性記憶體陣列的安全邏輯電路中，在協定中利用儲存於所述特定區塊中的所述第一安全金鑰來允許外部裝置或通訊網路經由埠存取儲存於所述多個區塊中的各區塊中的資料；以及 允許所述安全電路對所述特定區塊進行唯讀存取以供在所述協定中使用，並阻止經由所述埠存取所述特定區塊。
  28. 如申請專利範圍第27項所述的操作方法，其中所述協定包括查問/回應協定，所述查問/回應協定包括經由所述埠進行資料交換。
  29. 如申請專利範圍第27項所述的操作方法，包括藉由對所述特定區塊中的一組記憶體胞元應用物理不可複製功能來產生所述安全金鑰。
  30. 如申請專利範圍第27項所述的操作方法，包括產生多個安全金鑰並將所述多個安全金鑰儲存於所述特定區塊中，所述多個安全金鑰包括所述第一安全金鑰。
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Country Link
US (4) US10404478B2 (zh)
CN (3) CN107689243B (zh)
TW (3) TWI685742B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110688682A (zh) * 2018-07-03 2020-01-14 力旺电子股份有限公司 随机位单元、随机数值产生器及随机位单元的操作方法
TWI738097B (zh) * 2019-01-23 2021-09-01 美商美光科技公司 具有密碼學組件的記憶體裝置
TWI758697B (zh) * 2019-03-22 2022-03-21 旺宏電子股份有限公司 積體電路、記憶體電路以及用於操作積體電路的方法
TWI783176B (zh) * 2019-08-23 2022-11-11 大陸商雅特力科技（重慶）有限公司 用來管理支援資料儲存的安全程式庫的方法與電子裝置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314024B2 (en) * 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US10404478B2 (en) 2016-08-04 2019-09-03 Macronix International Co., Ltd. Physical unclonable function using divided threshold distributions in non-volatile memory
US10680809B2 (en) 2016-08-04 2020-06-09 Macronix International Co., Ltd. Physical unclonable function for security key
US10911229B2 (en) 2016-08-04 2021-02-02 Macronix International Co., Ltd. Unchangeable physical unclonable function in non-volatile memory
US10855477B2 (en) 2016-08-04 2020-12-01 Macronix International Co., Ltd. Non-volatile memory with physical unclonable function and random number generator
US11258599B2 (en) 2016-08-04 2022-02-22 Macronix International Co., Ltd. Stable physically unclonable function
EP3435586B1 (en) * 2017-07-25 2019-08-07 Intrinsic ID B.V. Method to reduce aging of a cache memory
US11294639B2 (en) * 2017-08-03 2022-04-05 Arizona Board of Regents on Behalf of Nothern Arizona University Native ternary random numbers generation
US10340267B1 (en) 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US11265151B2 (en) * 2018-03-09 2022-03-01 Arizona Board Of Regents On Behalf Of Northern Arizona University Key exchange schemes with addressable elements
US11308239B2 (en) * 2018-03-30 2022-04-19 Seagate Technology Llc Jitter attack protection circuit
CN110556144B (zh) * 2018-05-31 2021-04-06 旺宏电子股份有限公司 存储器装置的编程方法
CN110659226A (zh) * 2018-06-28 2020-01-07 晨星半导体股份有限公司 用以存取数据的方法以及相关电路
TWI663601B (zh) * 2018-07-23 2019-06-21 華邦電子股份有限公司 半導體裝置
US10727235B2 (en) * 2018-07-30 2020-07-28 Nscore, Inc. Secure fingerprint data generating device
US11449310B2 (en) 2018-09-07 2022-09-20 Raymx Microelectronics Corp. Random number generator, encryption/decryption secret key generator and method based on characteristics of memory cells
TWI692763B (zh) 2018-09-07 2020-05-01 大陸商合肥沛睿微電子股份有限公司 記憶體控制裝置、快閃記憶體的控制方法及快閃記憶體的安全特徵的生成方法
CN110908588B (zh) * 2018-09-14 2023-04-28 合肥沛睿微电子股份有限公司 记忆体控制装置、控制方法及其安全特征的生成方法
US11461525B2 (en) * 2018-10-31 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. PUF cell array, system and method of manufacturing same
US10361700B1 (en) * 2018-12-24 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Testing method to quantify process variation distribution in physically unclonable function device, computer readable medium thereof
US11469909B2 (en) 2018-12-28 2022-10-11 Micron Technology, Inc. Physical unclonable function with NAND memory array
US10439829B1 (en) * 2019-02-01 2019-10-08 Winbond Electronics Corp. Physical unclonable function code generating method and providing apparatus thereof
US10910062B2 (en) 2019-02-12 2021-02-02 Ememory Technology Inc. Random bit cell with nonvolatile memory cell
US10838631B2 (en) * 2019-02-25 2020-11-17 International Business Machines Corporation Detection of alteration of storage keys used to protect memory
US11050569B2 (en) * 2019-08-14 2021-06-29 Macronix International Co., Ltd. Security memory scheme
US11516028B2 (en) 2019-12-24 2022-11-29 CERA Licensing Limited Temperature sensing physical unclonable function (PUF) authentication system
GB201919297D0 (en) 2019-12-24 2020-02-05 Aronson Bill Temperature sensing physical unclonable function (puf) authenication system
US11568077B2 (en) * 2019-12-26 2023-01-31 Micron Technology, Inc. Memory device data security based on content-addressable memory architecture
CN113126905A (zh) * 2019-12-30 2021-07-16 美光科技公司 用于重放受保护存储器块的安全密钥更新
KR20210102740A (ko) * 2020-02-12 2021-08-20 삼성전자주식회사 물리적 복제 방지 기능에 기초하여 키를 생성하는 보안 장치 및 이의 동작 방법
US11209993B2 (en) * 2020-03-24 2021-12-28 Sandisk Technologies Llc Physical unclonable function (PUF) for NAND operator
US11501023B2 (en) 2020-04-30 2022-11-15 International Business Machines Corporation Secure chip identification using resistive processing unit as a physically unclonable function
CN111740965B (zh) * 2020-06-09 2022-08-19 河海大学常州校区 一种基于物理不可克隆方程的物联网设备认证方法
US11380379B2 (en) * 2020-11-02 2022-07-05 Macronix International Co., Ltd. PUF applications in memories
US11977856B2 (en) * 2021-01-25 2024-05-07 International Business Machines Corporation Random number generation from SRAM cells
KR20220167979A (ko) 2021-06-15 2022-12-22 삼성전자주식회사 물리적 복제 방지 기능을 갖는 메모리 장치 및 이를 포함하는 메모리 시스템
CN114441922B (zh) * 2022-04-02 2022-06-14 深圳市赛元微电子有限公司 一种半导体器件测试装置
TWI822270B (zh) * 2022-08-24 2023-11-11 旺宏電子股份有限公司 記憶體裝置及其程式化方法

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442704A (en) * 1994-01-14 1995-08-15 Bull Nh Information Systems Inc. Secure memory card with programmed controlled security access control
JP4028798B2 (ja) 2000-06-02 2007-12-26 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および情報配信システムにおける情報管理方法
US6947556B1 (en) 2000-08-21 2005-09-20 International Business Machines Corporation Secure data storage and retrieval with key management and user authentication
JP2002073424A (ja) 2000-08-31 2002-03-12 Mitsubishi Electric Corp 半導体装置、端末装置および通信方法
US7840803B2 (en) 2002-04-16 2010-11-23 Massachusetts Institute Of Technology Authentication of integrated circuits
ATE474393T1 (de) 2003-05-21 2010-07-15 Koninkl Philips Electronics Nv Verfahren und vorrichtung zur authentifikation eines physischen gegenstandes
US8391070B2 (en) 2008-12-02 2013-03-05 Spansion Llc Moving program verify level for programming of memory
WO2007063475A2 (en) 2005-11-29 2007-06-07 Koninklijke Philips Electronics N.V. Proofs of vicinity using cpufs
US8290150B2 (en) 2007-05-11 2012-10-16 Validity Sensors, Inc. Method and system for electronically securing an electronic device using physically unclonable functions
CN101681657A (zh) * 2007-06-12 2010-03-24 Nxp股份有限公司 安全存储器
US8130955B2 (en) 2007-12-21 2012-03-06 Spansion Llc Random number generation through use of memory cell activity
US7979658B2 (en) 2008-03-25 2011-07-12 Spansion Llc Secure management of memory regions in a memory
US8145855B2 (en) 2008-09-12 2012-03-27 Sandisk Technologies Inc. Built in on-chip data scrambler for non-volatile memory
WO2010030701A1 (en) 2008-09-12 2010-03-18 Sandisk Corporation Built in on-chip data scrambler for non-volatile memory
CN102165458B (zh) 2008-09-26 2015-05-27 皇家飞利浦电子股份有限公司 认证装置和用户
US9667257B2 (en) 2008-09-30 2017-05-30 Infineon Technologies Ag Secure manufacturing of programmable devices
US8321956B2 (en) * 2009-06-17 2012-11-27 Microsoft Corporation Remote access control of storage devices
EP2465069B1 (en) 2009-08-14 2018-02-21 Intrinsic ID B.V. Physically unclonable function with tamper prevention and anti-aging system
EP2491510B1 (en) 2009-10-21 2016-08-24 Intrinsic ID B.V. Distribution system and method for distributing digital information
US20130051552A1 (en) * 2010-01-20 2013-02-28 Héléna Handschuh Device and method for obtaining a cryptographic key
EP2590355A4 (en) 2010-06-30 2017-04-19 Fujitsu Limited Individual-specific information generation device and individual-specific information generation method
US9064116B2 (en) * 2010-11-08 2015-06-23 Intel Corporation Techniques for security management provisioning at a data storage device
US8694778B2 (en) 2010-11-19 2014-04-08 Nxp B.V. Enrollment of physically unclonable functions
WO2012122994A1 (en) 2011-03-11 2012-09-20 Kreft Heinz Off-line transfer of electronic tokens between peer-devices
KR20120109203A (ko) 2011-03-28 2012-10-08 에스케이하이닉스 주식회사 플래시 메모리 장치 및 그의 독출 전압 생성 방법
EP2680485B1 (en) * 2011-06-02 2016-04-06 Mitsubishi Electric Corporation Key information generation device and key information generation method
EP2789116B1 (en) 2011-12-06 2020-09-30 Intrinsic ID B.V. Soft decision error correction for memory based puf using a single enrollment
US9171144B2 (en) 2012-04-13 2015-10-27 Lewis Innovative Technologies Electronic physical unclonable functions
US10078462B2 (en) 2012-05-18 2018-09-18 Cornell University Methods and systems for providing hardware security functions using flash memories
US8928347B2 (en) * 2012-09-28 2015-01-06 Intel Corporation Integrated circuits having accessible and inaccessible physically unclonable functions
KR102201062B1 (ko) 2012-10-04 2021-01-11 인트린직 아이디 비브이 물리적 복제방지 기능으로서 이용되는 메모리로부터 암호 키를 생성하기 위한 시스템
EP2722191B1 (en) * 2012-10-18 2015-05-06 Bundesdruckerei GmbH Identity card with physical unclonable function
US9093128B2 (en) 2012-11-05 2015-07-28 Infineon Technologies Ag Electronic device with a plurality of memory cells and with physically unclonable function
TWI606362B (zh) 2012-11-12 2017-11-21 慧榮科技股份有限公司 存取系統及方法
US20160028544A1 (en) 2012-11-15 2016-01-28 Elwha Llc Random number generator functions in memory
GB2507988A (en) * 2012-11-15 2014-05-21 Univ Belfast Authentication method using physical unclonable functions
US8861736B2 (en) 2012-11-19 2014-10-14 International Business Machines Corporation Reliable physical unclonable function for device authentication
US8885819B2 (en) 2012-12-27 2014-11-11 Intel Corporation Fuse attestation to secure the provisioning of secret keys during integrated circuit manufacturing
US8938792B2 (en) * 2012-12-28 2015-01-20 Intel Corporation Device authentication using a physically unclonable functions based key generation system
US9390291B2 (en) * 2012-12-29 2016-07-12 Intel Corporation Secure key derivation and cryptography logic for integrated circuits
US9001554B2 (en) 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US9083323B2 (en) 2013-02-11 2015-07-14 Qualcomm Incorporated Integrated circuit identification and dependability verification using ring oscillator based physical unclonable function and age detection circuitry
US9082514B1 (en) 2013-04-22 2015-07-14 Xilinx, Inc. Method and apparatus for physically unclonable function burn-in
JP2015026358A (ja) 2013-06-20 2015-02-05 株式会社東芝 デバイス、ホスト装置、ホストシステム、及びメモリシステム
US9558358B2 (en) 2013-06-27 2017-01-31 Visa International Service Association Random number generator in a virtualized environment
US9953166B2 (en) 2013-07-04 2018-04-24 Microsemi SoC Corporation Method for securely booting target processor in target system using a secure root of trust to verify a returned message authentication code recreated by the target processor
JP6106043B2 (ja) 2013-07-25 2017-03-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9787480B2 (en) 2013-08-23 2017-10-10 Qualcomm Incorporated Applying circuit delay-based physically unclonable functions (PUFs) for masking operation of memory-based PUFs to resist invasive and clone attacks
KR101489758B1 (ko) 2013-08-26 2015-02-04 한국전자통신연구원 플래시 메모리의 동작 제어 방법 및 장치
US20150071432A1 (en) 2013-09-09 2015-03-12 Qualcomm Incorporated Physically unclonable function based on resistivity of magnetoresistive random-access memory magnetic tunnel junctions
US9343135B2 (en) 2013-09-09 2016-05-17 Qualcomm Incorporated Physically unclonable function based on programming voltage of magnetoresistive random-access memory
US9298946B2 (en) * 2013-09-09 2016-03-29 Qualcomm Incorporated Physically unclonable function based on breakdown voltage of metal-insulator-metal device
US9792089B2 (en) 2013-09-10 2017-10-17 Verayo, Inc. Random number generator using an incrementing function
US8995169B1 (en) 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
US9966467B2 (en) * 2013-09-27 2018-05-08 Phison Electronics Corp. Integrated circuit and code generating method
US9992031B2 (en) 2013-09-27 2018-06-05 Intel Corporation Dark bits to reduce physically unclonable function error rates
US20150143130A1 (en) 2013-11-18 2015-05-21 Vixs Systems Inc. Integrated circuit provisioning using physical unclonable function
US9189654B2 (en) 2013-12-04 2015-11-17 International Business Machines Corporation On-chip structure for security application
WO2015105687A1 (en) 2014-01-08 2015-07-16 Stc.Unm Systems and methods for generating physically unclonable functions from non-volatile memory cells
EP2911086A1 (en) 2014-02-19 2015-08-26 Renesas Electronics Europe GmbH Integrated circuit with parts activated based on intrinsic features
US9658787B2 (en) 2014-02-26 2017-05-23 Macronix International Co., Ltd. Nonvolatile memory data protection using nonvolatile protection codes and volatile mask codes
JP6325120B2 (ja) 2014-03-07 2018-05-16 インテル コーポレイション 抵抗変化型メモリデバイスを用いた物理的複製防止機能回路
US9436845B2 (en) 2014-03-25 2016-09-06 Globalfoundries Inc. Physically unclonable fuse using a NOR type memory array
US9485094B1 (en) 2014-04-21 2016-11-01 Maxim Integrated Products, Inc. Systems and methods for stable physically unclonable functions
KR102207217B1 (ko) 2014-04-30 2021-01-25 삼성전자주식회사 플래시 메모리 장치, 플래시 메모리 시스템 및 이의 동작 방법
KR101593166B1 (ko) 2014-06-02 2016-02-15 한국전자통신연구원 물리적 복제 방지 함수의 오류를 방지하는 장치 및 그 방법
KR101575810B1 (ko) 2014-09-30 2015-12-08 고려대학교 산학협력단 물리적 복제 방지 기능을 갖는 플래시 메모리 장치 및 그 구현 방법
US9331989B2 (en) 2014-10-06 2016-05-03 Micron Technology, Inc. Secure shared key sharing systems and methods
US9646178B2 (en) 2014-10-15 2017-05-09 Empire Technology Development Llc Secure data storage based on physically unclonable functions
US9548113B2 (en) 2014-11-21 2017-01-17 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device
CN105632543B (zh) 2014-11-21 2018-03-30 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡
US9653161B2 (en) 2014-11-21 2017-05-16 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device comprising an arithmetic circuit that, in operation, calculates a binary reference value based on at least a part of the pieces of resistance value information, a read circuit that, in operation, selectively assigns, based on the binary reference value, one of two values to each of the pieces of resistance value information, and a write circuit that, in operation, performs a write operation corresponding to one of the two values among memory cells
KR102201642B1 (ko) 2014-11-28 2021-01-13 삼성전자주식회사 Puf 회로 및 그것의 키 등록 방법
US9245925B1 (en) 2015-01-15 2016-01-26 Macronix International Co., Ltd. RRAM process with metal protection layer
US9583700B2 (en) 2015-01-23 2017-02-28 Macronix International Co., Ltd. RRAM process with roughness tuning technology
US9607702B2 (en) 2015-03-25 2017-03-28 Macronix International Co., Ltd. Sub-block page erase in 3D p-channel flash memory
US9755841B2 (en) * 2015-04-07 2017-09-05 Globalfoundries Inc. Method, apparatus and system for security application for integrated circuit devices
US9722774B2 (en) 2015-04-29 2017-08-01 Samsung Electronics Co., Ltd. Non-leaky helper data: extracting unique cryptographic key from noisy F-PUF fingerprint
US9588908B2 (en) 2015-06-02 2017-03-07 Bertrand F. Cambou Memory circuit using resistive random access memory arrays in a secure element
US9875378B2 (en) 2015-06-12 2018-01-23 QUALCOMOM Incorporated Physically unclonable function assisted memory encryption device techniques
EP3113409A1 (en) 2015-07-01 2017-01-04 Secure-IC SAS Embedded test circuit for physically unclonable function
US9971566B2 (en) 2015-08-13 2018-05-15 Arizona Board Of Regents Acting For And On Behalf Of Northern Arizona University Random number generating systems and related methods
US9985791B2 (en) * 2015-08-13 2018-05-29 Arizona Board Of Regents Acting For And On Behalf Of Northern Arizona University Physically unclonable function generating systems and related methods
US10181357B2 (en) 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
US9455403B1 (en) 2015-08-28 2016-09-27 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US20170126414A1 (en) 2015-10-28 2017-05-04 Texas Instruments Incorporated Database-less authentication with physically unclonable functions
US10097348B2 (en) 2016-03-24 2018-10-09 Samsung Electronics Co., Ltd. Device bound encrypted data
US10454691B2 (en) * 2016-05-24 2019-10-22 Arizona Board Of Regents On Behalf Of Northern Arizona University Systems implementing hierarchical levels of security
US10680809B2 (en) 2016-08-04 2020-06-09 Macronix International Co., Ltd. Physical unclonable function for security key
US10404478B2 (en) 2016-08-04 2019-09-03 Macronix International Co., Ltd. Physical unclonable function using divided threshold distributions in non-volatile memory
US10855477B2 (en) 2016-08-04 2020-12-01 Macronix International Co., Ltd. Non-volatile memory with physical unclonable function and random number generator
US10911229B2 (en) 2016-08-04 2021-02-02 Macronix International Co., Ltd. Unchangeable physical unclonable function in non-volatile memory
US10027472B2 (en) 2016-09-27 2018-07-17 Intel Corporation Non-linear physically unclonable function (PUF) circuit with machine-learning attack resistance
US9811689B1 (en) 2016-12-27 2017-11-07 Macronix International Co., Ltd. Chip ID generation using physical unclonable function
US20180191512A1 (en) 2016-12-30 2018-07-05 Intel Corporation Physically unclonable function generation with direct twin cell activation
US10311930B1 (en) * 2018-04-05 2019-06-04 Qualcomm Incorporated One-time programming (OTP) magneto-resistive random access memory (MRAM) bit cells in a physically unclonable function (PUF) memory in breakdown to a memory state from a previous read operation to provide PUF operations

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110688682A (zh) * 2018-07-03 2020-01-14 力旺电子股份有限公司 随机位单元、随机数值产生器及随机位单元的操作方法
TWI738097B (zh) * 2019-01-23 2021-09-01 美商美光科技公司 具有密碼學組件的記憶體裝置
US11514174B2 (en) 2019-01-23 2022-11-29 Micron Technology, Inc. Memory devices with cryptographic components
US11868488B2 (en) 2019-01-23 2024-01-09 Micron Technology, Inc. Memory devices with cryptographic components
TWI758697B (zh) * 2019-03-22 2022-03-21 旺宏電子股份有限公司 積體電路、記憶體電路以及用於操作積體電路的方法
TWI783176B (zh) * 2019-08-23 2022-11-11 大陸商雅特力科技（重慶）有限公司 用來管理支援資料儲存的安全程式庫的方法與電子裝置

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