SU911532A1

SU911532A1 - Device for testing digital units

Info

Publication number: SU911532A1
Application number: SU802982026A
Authority: SU
Inventors: Владимир Георгиевич Терехов
Priority date: 1980-06-27
Filing date: 1980-06-27
Publication date: 1982-03-07

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ 1ЩФРОВЫХ УЗЛОВ(54) DEVICE FOR INSPECTION OF 1-DEFINITION KNOTS

Изобретение относитс к автоматик и вычислительной технике и может быт использовано в системах тестового ко трол дискретных блоков на этапе тех нического контрол и при эксплуатации , обеспечива высокую достоверность контрол и сокращение времени проверки партии однотипных изделий. Известно устройство дл контрол цифровых узлов,содержащее генератор тестов, выходы которого соединены с эталонным и контролируемым блоками , соединенными своими выходами с входами блоков сравнени , выходы ко торых соединены с входами блока ре-: гистрации и индикации К недостаткам известного у-стройства относ тс низка достоверность контрол в случае идентичных дефектов в эталонном и провер емом блоках и значительные затраты времени при контроле партии однотипных изделий . Известно также устройство дл контрол цифровых блоковi содержащее генератор тестов, выходы которого подключены к входу блока управлени и к входам эталонного и контролируемых блоков, выходы которых через блоки сравнени подключены к блоку регистрации и индикации, выход и первый вход сумматора соединены соответственно с информационнымвходом и первым выходом регистра сдвига, вторые выходы которого подключены, через дешифратор исправности к входу индикатора исправности, а выходы блока управлени соединены с управл ющими входами генератора тестов и регистра сдвига 2J. Недостатком этого устройства вл етс то, что имеетс возможность записи информации в регистр- только из одного канала контролируемого блока, т.е. в устройстве отсутствует параллельна обработка выходного слова, что существенно увеличи39The invention relates to automation and computing technology and can be used in test test systems of discrete blocks at the stage of technical control and during operation, providing high accuracy of control and reducing the time for testing a batch of similar items. A device for controlling digital nodes is known, which contains a test generator, the outputs of which are connected to the reference and controlled blocks, connected by their outputs to the inputs of comparison units, the outputs of which are connected to the inputs of the registration and display unit. The disadvantages of the known device are low. the reliability of the control in case of identical defects in the reference and verifiable blocks and a significant investment of time in the control of a batch of similar products. It is also known a device for monitoring digital blocks containing a test generator, the outputs of which are connected to the input of the control unit and to the inputs of the reference and monitored units whose outputs through the comparison blocks are connected to the recording and display unit, the output and the first input of the adder are respectively connected to the information input and the first output the shift register, the second outputs of which are connected, via a health decoder to the input of the health indicator, and the outputs of the control unit are connected to the control inputs of the gene Rathore tests and 2J shift register. The disadvantage of this device is that it is possible to write information to the register from only one channel of the monitored block, i.e. There is no parallel processing of the output word in the device, which significantly increases 39

вает врем контрол при последовательной обработке всех выходов контролируемого блока.control time for sequential processing of all outputs of the controlled unit.

Наиболее близким техническим решением к предлагаемому вл етс устройство дл контрол цифровых блоков , содержащее генератор тестов, выходы которого подключены к входу блока управлени и к входам эталонного и контролируемого блоков, выходы которых через блоки сравнени подключаютс к блоку регистрации и индикации, выход и первый вход сумматора соединены соответственно с информа:щонным входом и первым выходом регистра сдвига, вторые выходы которого подключены к дешифратору неисправностей и через дешифратор исправности к входу индикатора исправности, второй вход сумматора соединен с выходом блока пирамидальной свертки, входы которого соединены с выходами эталонного блока, а выходы блока управлени соединены с управл ющими входами генератора тестов з.The closest technical solution to the present invention is a device for monitoring digital blocks containing a test generator, the outputs of which are connected to the input of the control unit and to the inputs of the reference and controlled blocks, the outputs of which are connected to the recording and display unit through the comparison units connected respectively with the information input terminal and the first output of the shift register, the second outputs of which are connected to the fault decoder and via the health decoder to the input in health indicator, the second input of the adder is connected to the output of the pyramidal convolution unit, the inputs of which are connected to the outputs of the reference unit, and the outputs of the control unit are connected to the control inputs of the test generator h.

Работа известного устройства заключаетс в следующем.The operation of the known device is as follows.

При поступлении команды Пуск в блок управлени , импульсы ijjaKTOвой частоты поступают на генератор тестов и на управл ющий вход регистра сдвига. Генератор тестов выдает по всем выходам тестовые последовательности , поступающие на идентиные входы эталонного и контролируемого блоков. Ответные реакции этих блоков сравниваютс между собой блоками сравнени . В случае рассогласовани в каналах контрол сбои регистрируют блок регистрации и индикации . При полном соответствии ответных реакций эталонного и контролируемого блоков на тестовые последовательности , срабатывает индикатор блока регистрации и индикации, Выходные последовательности сигналов с эталонного блока преобразуютс в одну последовательность сигналов при помощи блока пирамидальной свертки, после чего через сумматор записываютс в регистр сдвига. Информаци , котора переполн ет регистр сдвига, поступает через сумматор на информационный вход регистра сдвига. Дешифратор исправности и индикатор исправности срабатывают при истинном знчении информации, записанной в ре4When a Start command is received, the ijjaKTO frequency pulses go to the test generator and to the control input of the shift register. The test generator generates test sequences for all outputs, arriving at identical inputs of the reference and controlled blocks. The responses of these units are compared with each other by comparison units. In case of a mismatch in the control channels failures, the registration and indication unit is registered. When the response of the reference and monitored blocks to the test sequences is fully consistent, the indicator of the recording and indication unit operates. The output sequences of the signals from the reference block are converted into one sequence of signals using the pyramidal convolution unit, after which the adder is written to the shift register. The information that fills the shift register is fed through the adder to the information input of the shift register. The health decoder and the health indicator work when the information recorded in pe4 is true.

гистр сдвига, а дешифратор неисправности перекодирует информацию в позиции неисправных элементов.the displacement gist, and the fault decoder recodes information in the position of the faulty elements.

Однако в этом устройстве блок пирамидальной свертки не фиксирует искажение значений выходных сигналов эталонного блока на четном числе единиц , т.е. при подаче на вход блока тестового набора обнаруживаетс только така неисправность, котора приводит к искажению значений выходных сигналов этого блока на нечетном чцсле единиц.However, in this device, the pyramidal convolution block does not fix the distortion of the values of the output signals of the reference block on an even number of units, i.e. when a test set is applied to the input of a block, only such a malfunction is detected, which leads to a distortion of the values of the output signals of this block at an odd number of units.

Таким образом, недостатком известного устройства вл етс низка достоверность контрол .Thus, a disadvantage of the known device is the low reliability of the control.

Цель изобретени - повышение достоверности контрол .The purpose of the invention is to increase the reliability of the control.

Поставленна цель достигаетс тем, что в устройство дл контрол цифровых узлов, содержащее генератор тестов, выходы которого соединены соответственно с информацио}1ными входами блока управлени , со входами эталонного узла и со входами провер емого узла, выходы которого соединены соответственно с первыми входами узлов сравнени , вторые входы которых соединены соответственно с выходами эталонного узла,выходы узлов сравнени соединены соответственно с информационными входами блока регистрации и индикации, установочный вход которого соединен с установочным входом первого регистра сдвига и вл етс установочным входом устройства, управл юций вход устройства соединен с запускающим входом блока управлени , выход которого соединен с управл ющим входом генератора тестов, выход сумматора соединен с информационным входом регистра сдвига, выход последнего разр да которого соединен с первым входом сумматора, группа выходов регистра сдвига соединена соответственно со входами первого дешифратора и второго дешифратора, выход которого соединен со входом блока индикации, введен второй регистр сдвига и блок формировани синхросигналов , выход блока управлени соединен со входом блока формировани синхросигналов , первый выход которого соединен с синхровходом второго регистра сдвига, управл ющий вход которого соединен со вторым выходом блока формировани синхросигналов и с управл ющим входом первого регистра сдвига. второй вход сумматора соединен с выходом последнего разр да второго рег стра сдвига, информационные входы ко торого соединены с выходами эталонного узла, установочный вход первого регистра соединен с установочным входом второго регистра сдвига. Блок формировани синхросигналов содержит элемент ИЛИ и элемент задер ки, первый выход которого вл етс первым выходом блока, а остальные вы ходы элемента задержки соединены соответственно со входами элемента ИЛИ выход которого вл етс вторым выходом блока, вход которого соединен с входом элемента задержки. Блок управлени содержит элемент ШШ, элемент задержки, выход которого вл етс выходом блока, запускающий вход которого соединен с первым входом элемента ИЛИ, группа входов которого соединена с информационными входами блока управлени , выход элемента ИЛИ соединен с входом элемента задержки. На фиг. 1 изображена схема устрой CTBaJ на фиг. 2 - схема блока управлени . Устройство содержит генератор 1 тестов, эталонный блок 2, контролируемый блок 3, блок 4 управлени , блоки 5 сравнени , блок 6 регистрации и индикации, блок 7 формировани синхросигналов, который включает эле мент 8 задержки с несколькими выхода ми и элемент ИЛИ 9, первый регистр 10 сдвига, сумматор 11, второй регис 12 сдвига, дешифратор 13 исправности дешифратор 14 неисправности и индикатор 15. Блок 4 управлени содержит элемент ИЛИ 16 и элемент 17 задержки. Устройство работает следующим образом. При поступлении команды Пуск в блок 4 управлени импульсы тактовой частоты с его выхода поступают на генератор 1 тестов и на вход блока 7 формировани синхросигналов. Генератор 1 тестов выдает всем выходам тестовые воздействи , поступающи на идентичные входы эталонного 2 и контролируемого 3 блоков. Ответные реакции из блоков 2 и 3 сравниваютс между собой в блоках 5 сравнени . В случае несогласовани в каналах контрол сбои регистрирует блок 6 регистрации и индикации. При полном соответствии ответных реакций блоков 2 и 3 на тестовые воздействи срабатывает индикатор блока 6, Блок формировани синхросигналов срабатывает от импульса тактовой частоты, который поступает на вход элемента 8 задержки. .Через интервал времени, достаточный дл завершени переходных процессов в эталонном блоке 2, после поступлени тестовых воздействий на первом выходе элемента 8 задержки возникает сигнал Запись, который поступает на регистр 12 сдвига. По этому сигналу информаци с выходов эталонного блока 2 параллельно принимаетс в регистр 12 сдвига. Сигналы, возникающие на втором, третьем и так далее выходах элемента 8 задержки поступают на входы элемента ИЛИ 9, который осуществл ет их объединение. С выхода элемента ШМ 9 сигналы Сдвиг подаютс на управл ющий вход регистра 10 сдвига, и на управл к ций вход регистра 10 сдвига. По этим сигналам информаци , записанна в регистре 12 сдвига, через сумматор 9 записываетс в регистр 10 сдвига. Причем информаци , котора переполн ет регистр 10 сдвига, поступает с его первого выхода через сумматор 9 на информационньй вход регистра 10. После того, как информаци из регистра 12 сдвига последовательно передана на регистр 10 сдвига, с блока 4 управлени поступает следуквдий импульс тактовой частоты, по которому генератор 1 тестов выдает следующее тестовое воздействие и работа повтор етс . Процесс контрол заканчиваетс с поступлением на входы блоков 2 и 3 последнего тестового воздействи . Информаци .с выходов регистра 10 параллельно подаетс . на дешифраторы 13 и 14. Причем, дешифратор 13 и индикатор 15 срабатывают при истинном значении информации, записанной в регистр 10, а дешифратор 14 перекодирует информацию (в случае искажени ) в позиции неисправных элементов эталонного блока 2. Блок 4 управлени работает следующим образом. Перед началом работы по команде Сброс устройство приводитс в исходное состо ние, при которомThis goal is achieved in that a device for controlling digital nodes, containing a test generator, whose outputs are connected respectively to the information inputs of the control unit, to the inputs of the reference node and to the inputs of the node being checked, the outputs of which are connected respectively to the first inputs of the comparison nodes, the second inputs of which are connected respectively to the outputs of the reference node, the outputs of the comparison nodes are connected respectively to the information inputs of the registration and display unit, the setup input of which It is connected to the installation input of the first shift register and is the installation input of the device, the control input of the device is connected to the trigger input of the control unit, the output of which is connected to the control input of the test generator, the output of the adder is connected to the information input of the shift register, the output of which is the last bit connected to the first input of the adder, a group of outputs of the shift register is connected respectively to the inputs of the first decoder and the second decoder, the output of which is connected to the input of the indi block A second shift register and a synchro-shaping unit are entered, the output of the control unit is connected to the input of a synchro-shaping unit, the first output of which is connected to the sync input of the second shift register, the control input of which is connected to the second output of the sync-signal shaping unit and to the control input of the first shift register . the second input of the adder is connected to the output of the last bit of the second shift register, whose information inputs are connected to the outputs of the reference node, the setting input of the first register is connected to the setting input of the second shift register. The sync signal generator unit contains an OR element and a delay element, the first output of which is the first output of the block, and the remaining outputs of the delay element are connected respectively to the inputs of the OR element whose output is the second output of the block whose input is connected to the input of the delay element. The control unit contains an LW element, a delay element, the output of which is the output of the unit, the trigger input of which is connected to the first input of the OR element, the group of inputs of which is connected to the information inputs of the control unit, the output of the OR element is connected to the input of the delay element. FIG. 1 is a diagram of the CTBaJ device in FIG. 2 is a control block diagram. The device contains a test generator 1, a reference block 2, a controlled block 3, a control block 4, a compare block 5, a recording and display block 6, a clock signal generating block 7 which includes a delay element 8 with several outputs and an OR 9 element, the first register 10 shift, the adder 11, the second register 12 shift, the decoder 13 health decoder 14 fault and the indicator 15. The control unit 4 contains the OR element 16 and the delay element 17. The device works as follows. When the Start command arrives at control block 4, the clock frequency pulses from its output are sent to test generator 1 and to the input of sync signal generation unit 7. The test generator 1 provides test outputs to all outputs that are applied to identical inputs of the reference 2 and controlled 3 blocks. The responses from blocks 2 and 3 are compared to each other in blocks 5 of the comparison. In case of a mismatch in the monitoring channels, the registration and indication unit 6 registers failures. When the responses of blocks 2 and 3 to the test actions are fully consistent, the indicator of block 6 is triggered. After a period of test effects, a Record signal is generated at the first output of delay element 8, which enters the shift register 12. By this signal, the information from the outputs of the reference block 2 is received in parallel into the shift register 12. The signals arising on the second, third, and so on outputs of the delay element 8 are fed to the inputs of the element OR 9, which combines them. From the output of the CMM element 9, Shift signals are fed to the control input of the shift register 10, and to the control input, the shift register register 10. According to these signals, the information recorded in shift register 12 is written through adder 9 to shift register 10. Moreover, the information that overflows the shift register 10 is fed from its first output through the adder 9 to the information input of the register 10. After the information from the shift register 12 is successively transmitted to the shift register 10, the next clock pulse arrives from control unit 4, according to which the test generator 1 produces the following test action and the operation is repeated. The monitoring process ends with the arrival at the inputs of blocks 2 and 3 of the last test action. Information from the outputs of register 10 is fed in parallel. to decoders 13 and 14. Moreover, the decoder 13 and the indicator 15 are triggered with the true value of the information recorded in the register 10, and the decoder 14 recodes the information (in case of distortion) in the position of the faulty elements of the reference unit 2. The control unit 4 works as follows. Before starting work on the Reset command, the device is reset, in which

на всех выходах генератора I тестов устанавливаютс нулевые значени сигналов. При поступлении команды Пуск (соответствующей единичному значению сигнала на шине пуска) на вход элемента ИЛИ 16, на его выходе образуетс единичный сигнал, который подаетс ,на вход элемента 17 задержки. С выхода элемента 17 задержки сигнал подаетс на вход генератора 1 тестов и на блок 7 формировани синхросигналов . Под воздействием этого сигнала генератор 1 тестов вырабатывает на своих выходах тестовое воздействие , представл ющее собой комбинацию нулевых и единичных сигналов , а блок 7 формирует синхросигналы дл управлени работой регистров сдвига. Тестовое воздействие поступает на входы элемента ШИ 1 6. Единичный сигнал с выхода элемента ИЛИ 16 поступает на вход элемента .17 задержки, который обеспечивает задержку этого сигнала на интервал времени, необходимый устройству дл работы по одному тестовому воздействию . В дальнейшем задержанный сигнал с выхода элемента 17 подаетс на генератор 1 тестов, под воздействием которого последний формирует очередное тестовое воздействие . Работа устройства заканчиваетс , когда все тестовые воздействи сформированы и генератор 1 тестов выдает на все свои выходы нулевые значени сигналов.On all outputs of the generator I of tests, zero values of the signals are set. When a Start command (corresponding to a single value of the signal on the start bus) is received at the input of the OR element 16, a single signal is generated at its output to the input of the delay element 17. From the output of the delay element 17, the signal is fed to the input of the test generator 1 and to the sync signaling unit 7. Under the influence of this signal, the test generator 1 generates a test action at its outputs, which is a combination of zero and single signals, and block 7 generates clock signals to control the operation of shift registers. The test action is fed to the inputs of the PID element 1 6. A single signal from the output of the OR element 16 is fed to the input of the .17 element of the delay, which ensures the delay of this signal for the time interval required for the device to operate on one test impact. Subsequently, the delayed signal from the output of the element 17 is fed to the test generator 1, under the influence of which the latter forms the next test action. The operation of the device ends when all the test actions are generated and the test generator 1 outputs zero values of the signals to all of its outputs.

Схема представл ет собой возможный вариант построени блока 4 управлени устройства дл контрол цифровых блоков.The scheme is a possible option for constructing a control unit 4 of a device for monitoring digital blocks.

Таким образом, при контроле цифрвых узлов предлагаемым устройством становитс возможным провер ть работоспособность одновременно двух блоков , получа информацию о годности первого из .блоков, условно названного эталонным, по информации, записанной в первом регистре, а другогопо ответной реакции на входные тесты , сравниваемого с первым блоком. При этом веро тность .обнаружени неисправностей не зависит от того, на четном или нечетном числе .эталонного блока про вилась та или ина неисправность.Thus, when controlling digital nodes with the proposed device, it becomes possible to check the performance of two blocks simultaneously, obtaining information about the validity of the first of the blocks, conventionally called the reference, according to the information recorded in the first register, and the other response to the input tests compared to the first by block. In this case, the probability of detecting faults does not depend on whether an error occurred on an even or odd number of the reference unit.

Форму.ча изобретени 1. Устройство дл контрол цифровых узлов, содержащее генератор тестов , выходы которого соединены соответственно с информационныьш входами блока управлени , с входами эталонного узла и с входами провер емого 5 узла, выходы которого соединены соответственно с первыми входами узлов сравнени , вторые входы которых соединены соответственно с выходами эталонного узла, выходы узлов сравнени Form of Invention 1. A device for controlling digital nodes, comprising a test generator, the outputs of which are connected respectively to the information inputs of the control unit, the inputs of the reference node and the inputs of the tested 5 node, the outputs of which are connected respectively to the first inputs of the comparison nodes, the second inputs which are connected respectively to the outputs of the reference node, the outputs of the comparison nodes

О соединены соответственно с информационньми входами блока регистрации, и индикации, установочный вход которого соединен с установонным входом первого регистра сдвига и вл етс О are connected respectively to the information inputs of the registration unit, and the display, the setup input of which is connected to the set input of the first shift register and is

5 установочным входом устройства, управл ющий вход устройства соединен с запускающим входом блока управлени , выход которого соединен с управл ющим входом генератора тестов, выход5, by the installation input of the device, the control input of the device is connected to the trigger input of the control unit, the output of which is connected to the control input of the test generator, output

0 сумматора соединен с информационным входом регистра сдвига, выход последнего разр да которого соединен с первым входом сумматора, группа выходов регистра сдвига соединена соответственно с входами первого дешифратора и второго дешифратора, выход которого соединен с входом блока индикации , отличающеес тем, что, с целью повышени достоверности .0 the adder is connected to the information input of the shift register, the output of the last bit of which is connected to the first input of the adder, the group of outputs of the shift register is connected respectively to the inputs of the first decoder and the second decoder, the output of which is connected to the input of the display unit, characterized in that authenticity.

0 контрол , в устройство введены второй регистр сдвига и блок формировани синхросигналов, причем выход блока управлени соединен с входом блока формировани синхросигналов, первый0 control, a second shift register and a synchro-shaping unit are entered into the device, and the output of the control unit is connected to the input of the sync-shaping unit, the first

выход которого соединен с синхровходом второго регистра сдвига, управл ющий вход которого соединен с вторым выходом блока формировани синхросигналов и с управл ющим входом первого регистра сдвига, второй вход сумматора , соединен с выходом последнего . разр да второго регистра сдвига, информационные входы которого соединены с выходами эталонного узла, установрчный вход первого регистра соединен с установочным входом второго регистра сдвига.the output of which is connected to the synchronous input of the second shift register, the control input of which is connected to the second output of the sync signal generator unit and to the control input of the first shift register, the second input of the adder is connected to the output of the latter. the bit of the second shift register, whose information inputs are connected to the outputs of the reference node, the setting input of the first register is connected to the setting input of the second shift register.

2. Устройство по п. 1, отличающеес тем, что блок формировани синхросигналов содержит элемент ИЛИ и элемент задержки, первый выход которого вл етс первым выходом блока, а остальные выходы элемента задержки соединены соответственно с входами элемента ИЛИ, выход которого вл етс вторым выходом блока, вход которого соединен с входом элемента задержки. 9 3. Устройство по п. 2, отли чающеес тем, что блок управлени содержит элемент ИЛИ, элемент задержки, выход которого вл етс выходом блока, запускающий вход которого соединен с первым вхо дом элемента ИЛИ, группа в:Joдoв которого соединена соответственно с информационными входами блока управ лени , выход элемента ШМ соединен с входом элемента задержки. Источники информации, прин тые во внимание при экспертизе Л (Ptfz.l 2 1.Выбор контрольных кодов дл проверки цифровых схем на сложных схемных платах. Электройика. М., Мир, 1972, № 15, с. 50,51. 2.Локализаци неисправностей в микропроцессорных системах при помощи шестнадцатиричных ключевых кодов. - Электроника, М., Мир, 1977, № 5, с. 23-27. 3.Авторское свидетельство СССР № 706849, кл. G 06 F 15/46, опублик . 1979 (прототип). « « л Т ГТТТ ffpoc2. The device according to claim 1, wherein the sync signaling unit comprises an OR element and a delay element, the first output of which is the first output of the block, and the remaining outputs of the delay element are connected respectively to the inputs of the OR element, the output of which is the second output of the block whose input is connected to the input of the delay element. 9 3. The device according to claim 2, in which the control unit contains an OR element, a delay element whose output is the output of the block whose trigger input is connected to the first input of the OR element, the group in: which is connected to informational the inputs of the control unit, the output of the CM element is connected to the input of the delay element. Sources of information taken into account in the examination of L (Ptfz.l 2 1. Selection of control codes for checking digital circuits on complex circuit boards. Elektroyika. M., Mir, 1972, No. 15, p. 50,51. 2. Localization faults in microprocessor systems using hexadecimal key codes. - Electronics, M., Mir, 1977, No. 5, pp. 23-27. 3. Author's certificate of the USSR No. 706849, class G 06 F 15/46, published 1979 ( prototype). "" l T GTTT ffpoc

Claims

Claim

1. A device for monitoring digital nodes, containing a test generator, the outputs of which are connected respectively to the information inputs of the control unit, with the inputs of the reference node and with the inputs of the tested node, the outputs of which are connected respectively with the first inputs of the comparison nodes, the second inputs of which are connected respectively with the outputs reference node, the outputs of the comparison nodes are connected respectively to the information inputs of the registration unit, and indications, the installation input of which is connected to the installation input of the first the shift register is the installation input of the device, the control input of the device is connected to the trigger input of the control unit, the output of which is connected to the control input of the test generator, the output of the adder is connected to the information input of the shift register, the output of the last bit of which is connected to the first input of the adder, the group of outputs of the shift register connected respectively to the inputs of the first decoder and the second decoder, the output of which is connected to the input of the display unit, characterized in that, in order to increase access The control orientation, a second shift register and a clock generation unit are introduced into the device, the output of the control unit being connected to the input of the clock generation unit, the first output of which is connected to the clock input of the second shift register, the control input of which is connected to the second output of the clock generation unit and with the control input of the first shift register, the second input of the adder. connected to the output of the latter. the discharge of the second shift register, the information inputs of which are connected to the outputs of the reference node, the installation input of the first register is connected to the installation input of the second shift register.

2. The device according to π. 1, characterized in that the clock generation unit comprises an OR element and a delay element, the first output of which is the first output of the block, and the remaining outputs of the delay element are connected respectively to the inputs of the OR element, the output of which is the second output of the block, the input of which is connected to the input of the delay element . ,

3. The device according to π. 2, characterized in that the control unit contains an OR element, a delay element, the output of which is the output of the unit, the triggering input of which is connected to the first input of the OR element, the group of inputs of which is connected respectively to the information inputs of the control unit, the output of the OR element is connected to the input of the delay element .