SU459795A1

SU459795A1 - Frame sync device

Info

Publication number: SU459795A1
Application number: SU1884315A
Authority: SU
Inventors: Игорь Францевич Хомич
Original assignee: Филиал Пензенского Политехнического Института; Пензенский Завод-Втуз При Заводе Вычислительных Электронных Машин
Priority date: 1973-02-16
Filing date: 1973-02-16
Publication date: 1975-02-05

Description

1one

Предложенное устройство относитс к технике передачи дискретной информации .и предпазначено дл использовани в системах передачи да1П1ых циклическими кодами.The proposed device relates to a technique for transmitting discrete information. And is pre-intended for use in transmission systems of one cycle code.

Известны устройства дл цикловой синхронизации , содержащие генератор тактовых импульсов , вход которого подключен к выходу блока тактовой подстройки, а выход через управитель - ко входу делител частоты, блок делени на образующий многочлен, сигнальный вход которого соединен со входом блока тактовой подстройки, а вход сброса - с выходом делител частоты.Known devices for frame synchronization contain a clock pulse generator, the input of which is connected to the output of a clock adjustment unit, and output through a controller to the input of a frequency divider, a division unit into a polynomial, whose signal input is connected to the input of a clock adjustment unit, and a reset input with the output of the frequency divider.

Однако, при применении известных устройств в системах передачи данных, особенно при наличии радиоканалов с неравномерным распределением сбоев цикловой синхронизации , врем вхождени в синхронизм весьма значительно.However, when using known devices in data transmission systems, especially in the presence of radio channels with an uneven distribution of frame synchronization failures, the time taken to synchronize is quite significant.

Предложенное устройство отличаетс тем, что в него введен блок пам ти, содержащий последовательно соединенные счетчик импульсов и кодопреобразователь. Счетпые входы счетчика импульсов, кодопреобразовател и управител подключены к выходу делител частоты, вход сброса счетчика импульсов соединен с выходом блока делени на образующий многочлен, а выход кодопреобразовател подключен к сигнальному выходу управител .The proposed device is characterized in that a block of memory is inserted into it containing a series-connected pulse counter and a code converter. The counters of the pulse counter, the code converter and the controller are connected to the output of the frequency divider, the reset input of the pulse counter is connected to the output of the divider into a polynomial, and the code converter's output is connected to the signal output of the controller.

Это позвол ет существенно снизить врем This can significantly reduce the time

сннхронизацнп и тем самым сократить потери информации при приеме.snnronizatsnn and thereby reduce information loss during reception.

На чертеже представлена структурна схема предлагаемого устройства. Оно содержит блок тактовой подстройкн 1, генератор тактовых импульсов 2, делитель частоты 3, блок делени на образующий многочлен 4, блок пам ти 5, включающий счетчик импульсов 6 и кодопреобразователь 7, и управитель 8.The drawing shows a block diagram of the proposed device. It contains a clock adjustment unit 1, a clock pulse generator 2, a frequency divider 3, a division unit into a forming polynomial 4, a memory block 5 including a pulse counter 6 and a code converter 7, and a controller 8.

Управитель содержит триггер 9, схемы совпадени 10, И, суммирующий блок 12 и вычитающий блок 13. Устройство работает следующим образом.The ruler contains a trigger 9, match schemes 10, AND, a summing unit 12 and a subtracting unit 13. The device operates as follows.

Первоначально блок 1 входит в синхроиизм по тактам с приход щими из линии св зи сигналами и синхронизирует генератор 2. Импульсы с выхода делител частоты 3 сбрасывают на нуль блок делени 4, после чего осуществл етс деление п-разр дной комбинации на онределенный образующий многочлен кода. В результате делени на выходе блока 4 через п тактов иолучаетс остаток либо равпый )1улю (анализируема комбинаци Initially, unit 1 enters in clock synchronization with signals coming from the communication line and synchronizes generator 2. Pulses from the output of frequency divider 3 reset the division unit 4 to zero, after which the n-bit combination is divided into the defined polynomial of the code. As a result of dividing at the output of block 4 through p clocks and a remainder or equal is obtained, 1) (the analyzed

Г1ри11адлежит кодовому множеству), либо не равный нулю (анализируема комбинаци не принадлежит кодовому множеству).Г1ри11adlezhit code set), or not equal to zero (the analyzed combination does not belong to the code set).

Импульсы с выхода делител 3 поступают на счетные входы счетчика 6 и кодопреобразовател 7 блока пам ти 5. Счетчик 6, подThe pulses from the output of divider 3 are fed to the counting inputs of counter 6 and code converter 7 of memory block 5. Counter 6, under