SU1667052A1

SU1667052A1 - Combination adder of fibonacci codes

Info

Publication number: SU1667052A1
Application number: SU894740391A
Authority: SU
Inventors: Александр Васильевич Ткаченко; Дмитрий Владиславович Харламов; Айдар Сахабутдинович Шарафутдинов
Original assignee: Краснодарское высшее военное командно-инженерное училище ракетных войск
Priority date: 1989-09-25
Filing date: 1989-09-25
Publication date: 1991-07-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл параллельного суммировани многоразр дных двоичных чисел. Цель изобретени - сокращение аппаратурных затрат. Сумматор содержит в каждом разр де п тый элемент ИЛИ 10, элемент 11 запрета, четвертый элемент НЕ 12, первый и второй элементы НЕ 13 и 14, п тый элемент НЕ 15, третий элемент НЕ 16, первый и второй элементы ИЛИ 17 и 18, первый и второй элементы И 19 и 20, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 21, с третьего по шестой элементы И 22 - 25, третий и четвертый элементы ИЛИ 26 и 27 со св з ми. 1 ил.The invention relates to automation and computing and can be used to simultaneously add multi-digit binary numbers. The purpose of the invention is to reduce hardware costs. The adder contains in each bit of the fifth element OR 10, the element 11 of the ban, the fourth element is NOT 12, the first and second elements are NOT 13 and 14, the fifth element is NOT 15, the third element is NOT 16, the first and second elements are OR 17 and 18, the first and second elements are AND 19 and 20, the element EXCLUSIVE OR 21, the third to sixth elements AND 22-25, the third and fourth elements OR 26 and 27 with connections. 1 il.

Description

Изобретение относится к области вычислительной техники и может быть использовано для параллельного суммирования многоразрядных двоичных чисел.The invention relates to the field of computer technology and can be used for parallel summation of multi-bit binary numbers.

Целью изобретения является сокращение аппаратурных затрат.The aim of the invention is to reduce hardware costs.

На чертеже представлена схема I—го разряда комбинационного сумматора кодов Фибоначчи.The drawing shows a diagram of the I-th category of the combinational adder Fibonacci codes.

l-й разряд сумматора содержит выход 1 Ι-го разряда выхода суммы сумматора, вход 2 Ι-го разряда входа первого слагаемого сумматора, вход 3 (I + 1)-го разряда входа первого слагаемого сумматора, вход 4 l-ro разряда входа второго слагаемого сумматора, вход 5 (I - 1)-го разряда входа второго слагаемого сумматора, вход б переноса из (I -1)—го разряда сумматора, вход 7 переноса из (I + 2)-го разряда сумматора, выход 8 переноса в (I +1)—й разряд сумматора, выход 9 переноса в (I - 2)-й разряд сумматора, пятый элемент ИЛИ 10, элемент 11 запрета, четвертый элемент НЕ 12, первый и второй элементы НЕ 13 и 14 соответственно, пятый элемент НЕ 15, третий элемент НЕ 16, первый и второй элементы ИЛИ 17 и 18 соответственно, первый и второй элементы И 19 и 20 соответственно, элемент ИСКЛЮЧАЮЩЕЕ или 21, с третьего по шестой элементы И 22-25 соответственно, третий и четвертый элементы ИЛИ 26 и 27 соответственно.The l-th digit of the adder contains the output of the 1st гоth digit of the output of the sum of the adder, the input of the 2nd Ιth digit of the input of the first term of the adder, the input of the 3rd (I + 1) -th bit of the input of the first term of the adder, the input of the 4th l-ro bit of the input of the second term of the adder, the input of the 5th (I - 1) th category of the input of the second term of the adder, the transfer input b from the (I -1) -th category of the adder, the transfer input 7 from the (I + 2) -th category of the adder, the output 8 of transfer (I +1) —th digit of the adder, transfer output 9 to the (I - 2 )th category of the adder, fifth element OR 10, element 11 of the ban, fourth element NOT 12, the first and second a swarm of elements NOT 13 and 14, respectively, the fifth element NOT 15, the third element NOT 16, the first and second elements OR 17 and 18, respectively, the first and second elements AND 19 and 20, respectively, the element EXCLUSIVE or 21, the third through sixth elements AND 22 -25, respectively, the third and fourth elements OR 26 and 27, respectively.

Любое натуральное η-разрядное число А в кодах Фибоначчи представляется в виде η — 1 многочлена А=Sai^(l) где at {0,1} и 1=0 !0 при I < 0 .Any natural η-bit number A in Fibonacci codes is represented in the form η - 1 of the polynomial A = Sai ^ (l) where at {0,1} and 1 = 0! 0 for I <0.

при 1=0at 1 = 0

¢)(1-1)+ ¢)(1-2) при 1>0 (1)¢) (1-1) + ¢) (1-2) for 1> 0 (1)

Предлагаемый способ сложения основан на соотношениях;The proposed addition method is based on ratios;

(¢)(1) + ^(1)=^(1+1) + ^(1-2) (2)(¢) (1) + ^ (1) = ^ (1 + 1) + ^ (1-2) (2)

P(l) + ¢)(1-1) = ¢)(1 + 1) (3) вытекающих из рекурентного соотношения (1).P (l) + ¢) (1-1) = ¢) (1 + 1) (3) resulting from recurrence relation (1).

В сумматоре кодов Фибоначчи формируется частично нормализованный .код суммы.In the Fibonacci code adder, a partially normalized sum code is generated.

Из сказанного вытекает алгоритм сложения чисел в кодах Фибоначчи: образование промежуточной суммы и сигналов переноса; суммирование промежуточной суммы и сигналов переноса; повторение указанных пунктов до тех пор, пока промежуточная сумма не станет эквивалентна окончательной.From what follows, an algorithm for adding numbers in Fibonacci codes follows: the formation of an intermediate sum and transfer signals; summation of the subtotal and carry signals; repetition of the indicated points until the subtotal becomes equivalent to the final one.

Сущность изобретения состоит в реализации выражений (2) и (3).The invention consists in the implementation of expressions (2) and (3).

Сумматор работает следующим образом.The adder operates as follows.

На входы 2-7 I—го разряда сумматора подаются шесть сигналов. Одновременно единичными могут быть только три из них, так как слагаемые поступают на входы сумматора в нормализованной форме, т. е. в двух соседних разрядах кода слагаемого одновременно не могут находиться единицы, в результате этого не может быть единичных сигналов одновременно на следующих входах: (I + 1)-го и 1-го разряда первого слагаемого; 1-го и (I - 1) го разряда второго слагаемого; Ι-го разряда первого слагаемого и на входе переноса из (I - 1)-го разряда; (I - 1)—го разряда второго слагаемого и на входе переноса из (I - 1)-го разряда; (I + 1)-го разряда первого слагаемого и на входе переноса из (I + 2)-го разряда.The inputs 2-7 of the I-th category of the adder are six signals. Only three of them can be single at a time, since the terms arrive at the inputs of the adder in a normalized form, i.e., there can not be units in two adjacent bits of the code of a term at the same time, as a result of this, there can be no single signals at the following inputs simultaneously: ( I + 1) of the 1st and 1st category of the first term; 1st and (I - 1) th category of the second term; Ι-th category of the first term and at the input of the transfer from the (I - 1) -th category; (I - 1) -th discharge of the second term and at the input of the transfer from the (I - 1) -th discharge; (I + 1) -th discharge of the first term and at the input of the transfer from the (I + 2) -th discharge.

Суммирование в Ι-ом разряде сумматора происходит следующим образом.Summation in the Ιth digit of the adder occurs as follows.

Если на его входе единичных сигналов нет или есть единичные сигналы на входах (t + 1)-го разряда первого слагаемого или (I - 1)— го разряда второго слагаемого, то единичные сигналы переносов в другие разряды не возникают и формируется нулевой сигнал суммы в разряде.If at its input there are no single signals or there are single signals at the inputs of the (t + 1) -th discharge of the first term or the (I - 1) -th discharge of the second term, then single signals of transfers to other bits do not occur and a zero signal of the sum in discharge.

Если есть только один единичный сигнал, но он находится на входе (I + 1)-го разряда первого слагаемого или (I - 1)-го разряда второго слагаемого, то возникает только один единичный сигнал - на выходе суммы 1-го разряда.If there is only one unit signal, but it is at the input of the (I + 1) -th discharge of the first term or the (I - 1) -th discharge of the second term, then there is only one single signal - at the output of the sum of the 1st discharge.

Если на входах l-го разряда первого и второго слагаемых единичные сигналы, а на остальных нули, то формируются единичные сигналы переносов в (I + 1)-й и в (I - 2)-й разряды и нулевой сигнал суммы в данном разряде.If the inputs of the l-th category of the first and second terms are unit signals, and the zeros of the remaining ones, then unit carry signals are formed in the (I + 1) -th and in (I - 2) -th bits and the zero signal of the sum in this category.

Если единичные сигналы только на входах I-го первого разряда первого слагаемого и (I - 1)-го разряда второго слагаемого, то формируется единичный сигнал переноса в (I + 1)-й разряд и нулевые сигналы суммы в данном разряде и переноса в (I -2}-й разряд.If the unit signals are only at the inputs of the I-th first category of the first term and the (I - 1) -th category of the second term, then a single signal of transfer to the (I + 1) -th discharge and zero signals of the sum in this discharge and transfer to ( I -2} th category.

Если есть единичные сигналы только на входах слагаемых l-ro разряда и входе переноса из (I + 2)-го разряда, то формируются единичные сигналы переносов в (I + 1)-й и (I - 2)-й разряды и единичный сигнал суммы данного разряда.If there are single signals only at the inputs of the terms of the l-ro discharge and the transfer input from the (I + 2) -th discharge, then single transfer signals are generated in the (I + 1) -th and (I - 2) -th bits and a single signal the amount of this category.

Если единичные сигналы только на входах Ι-го разряда первого слагаемого, (I - 1)-го разряда второго слагаемого и входе переноса из (I + 2)-го разряда, то формируются единичные сигналы переноса из (I + 1)-й разряд, суммы в данном разряде и нулевой сигнал переноса в (I - 2}-й разряд.If the unit signals are only at the inputs of the го-th category of the first term, the (I - 1) -th category of the second term and the transfer input from the (I + 2) -th category, then single transfer signals from the (I + 1) -th category are formed , the sums in this category and the zero transfer signal to the (I - 2} -th category.

Если только на входах l-х разрядов первого и второго слагаемых есть единичный сигнал и есть сигнал переноса из (I - 1)-го разряда, то возникают единичные сигналы переносов в (I + 1)-й и (I - 2)-й разряды.If only at the inputs of the l-th bits of the first and second terms there is a single signal and there is a transfer signal from the (I - 1) -th discharge, then there are single carry signals in the (I + 1) -th and (I - 2) -th discharges.

Рассмотрим работу разряда сумматора на примере.Consider the work of the discharge adder for example.

Допустим, есть единичные сигналы на входах 1-х разрядов обоих слагаемых й переноса из (I + 2)-го разряда, тогда на выходе элемента 11 запрета будет единичный сигнал, на втором и третьем входах элемента ИЛИ 17 установятся единичные сигналы, на выходе элемента ИЛИ 17 и на первом входе элемента И 24 установятся 1”, на втором и третьем входах элемента И 24 тоже будут Г. В результате на выходе элемента ИЛИ 27 установится единичный сигнал, значит появится. 1 на входе элемента ИЛИ 26 и на выходах переносов появятся единичные сигналы. На входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 21 будут единицы, на его выходе 0, который инвертируется в элементе НЕ 16 и на втором входе элемента И 25 будет 1, на третьем входе элемента И 25 установится единичный сигнал, который проходит через элемент ИЛ И 18, так как на его втором входе установлена 1. На первый вход элемента И 25 единичный сигнал подается от элемента НЕ 14, где инвертируется нулевой сигнал. В результате на всех трех входах элемента И 25 устанавливаются 1, т. е. на его выходе тоже будет единичный сигнал, который пройдет через элемент ИЛИ 10 и установится на выходе суммы 1-го разряда.Suppose there are single signals at the inputs of 1 bits of both terms of the ith transfer from the (I + 2) th category, then at the output of the inhibit element 11 there will be a single signal, at the second and third inputs of the element OR 17, single signals will be established, at the output of the element OR 17 and 1 ”will be installed at the first input of the AND 24 element, and there will also be G. at the second and third inputs of the And 24 element. As a result, a single signal will be set at the output of the OR 27 element, which means it will appear. 1 at the input of the OR element 26 and at the outputs of the transfers single signals will appear. There will be one at the inputs of the EXCLUSIVE OR 21 element, at its output 0, which is inverted in the element NOT 16 and at the second input of the AND 25 element, there will be 1, at the third input of the AND 25 element, a single signal will be established that passes through the IL AND 18 element, since on its second input is set 1. At the first input of the And 25 element, a single signal is supplied from the NOT 14 element where the zero signal is inverted. As a result, 1 is set at all three inputs of the AND 25 element, that is, at its output there will also be a single signal that passes through the OR 10 element and is installed at the output of the sum of the 1st discharge.

Claims

The claims are a Fibonacci combination adder containing in each category from the first to the third elements NOT, the first to sixth elements AND, the first to fifth elements OR and the element EXCLUSIVE OR, the output of the first element NOT discharge of the adder connected to the first input of the second element AND of the same discharge of the adder, the output of which is connected to the first input of the fifth element OR of the same discharge of the adder, the output of which is the output of the corresponding discharge output of the sum of the adder, the output of the second element is NOT discharge of the torus is connected to the first inputs of the fifth and sixth elements of the same adder discharge, the output of the third element of the ad discharge category is connected to the second input of the sixth element of the same adder discharge whose output is connected to the second input of the fifth element of the same adder discharge, the output of the second element OR the adder discharge is connected to the first input of the fourth element And the same adder discharge, the output of which is connected to the first input of the fourth element OR of the same adder discharge, the output of the first element AND times of the sum total and is connected to the first input of the third element OR of the same adder discharge, the output of the EXCLUSIVE OR element of the adder is connected to the first input of the third element of the same adder discharge, the output of the fourth element OR (I + 2) of the adder discharge (1 = 1- -2, n is the bit capacity of the code) is connected to the second input of the second AND element of the 1st adder discharge, the output of the third OR element of the Kth (K = 1 - n - 1) adder discharge is connected to the first input of the first OR element (K + 1 ) -th discharge of the adder, characterized in that, in order to reduce hardware costs, each adder bit contains the fourth and fifth elements of NOT, an inhibit element, and the outputs of the fourth and fifth elements of the NOT discharge of the adder are connected respectively to the second and third inputs of the third element And the same discharge of the adder, the output of which is connected to the third input of the fifth element OR of the same discharge of the adder , the output of the inhibit element is connected to the input of the first element NOT, with the second inputs of the first OR element and the fourth AND element, with the first input of the EXCLUSIVE OR element of the same category of the adder, the output of which connected to the input of the third element NOT of the same category of the adder, the second input of the second element AND discharge of the adder is connected to the second inputs of the element EXCLUSIVE OR and the fifth element of the same discharge of the adder, the input of the discharge of the input of the first term of the adder is connected to the input of the fourth element of NOT, with the third input the first OR element, with the first inputs of the second OR element and the first AND element of the corresponding adder, the input bit of the input of the second term of the adder is connected to the information input of the prohibition element of the adder discharge, the input of the (K + 1) th discharge of the input of the first adder term is connected to the control input of the inhibit element of the Kth discharge adder, the input of the second element of the NOT (K + 1) th discharge of the adder is connected to the input of the Kth discharge input the second term of the adder, the second input of the first element And the adder discharge is connected to the third input of the second element And the same adder discharge and to the input of the second element NOT of the same adder discharge, the input of the fifth element of the NOT adder discharge is connected to the second input of the second element OR the same e of the discharge of the adder and with the first input of the first element OR of the same discharge of the adder, the output of which is connected to the third input of the fifth element of the same discharge of the adder, the output of the second element of OR discharge of the adder is connected to the third input of the sixth element of the same discharge of the adder, the output of the second element NOT the discharge of the adder is connected to the third input of the fourth element of the same discharge of the adder, the output of the fifth element and discharge of the adder is connected to the second input of the fourth element of the same discharge of the adder, the output of which It is connected with the second input of the third element OR of the same category of the adder.