SU1111176A1

SU1111176A1 - Device for transforming languages

Info

Publication number: SU1111176A1
Application number: SU833587075A
Authority: SU
Inventors: Сергей Сергеевич Ефимов; Виктор Ильич Потапов; Валерий Филиппович Нестерук
Original assignee: Омский политехнический институт
Priority date: 1983-05-05
Filing date: 1983-05-05
Publication date: 1984-08-30

Abstract

УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ЯЗЫКОВ, содержащее семь элементов И, первый элемент ИЛИ, группу регистров символа, регистр выдачи, схему сравнени , два счетчика адреса, дещифр тор кода пробела, три триггера , генератор импульсов, четыреэлемента задержки, дешифратор и блок пам ти , вход записи, информационные входы и информационные выходы которого подключены соответственно к первому входу синхроимпульсов устройства, к группе входов данньк устройства и к первой группе входов регистра вьщачи , выходы и втора группа входов которого соединены соответственно с выходами устройства и с выходами регистров символа группы, информационные входы которых подключены к группе входов символов конструкции входного зыка устройства, входы и выходы деишфратора соединены соответственно с выходами первого счетчика адреса и с управл ющими входами регистров символа группы, выходы которых подключены к первой группе входов схемы сравнени , втора группа входов которой соединена с информационными выходами блока пам ти, информационные входы первого и второго счетчиков адреса подключены к информационным выходам блока пам ти, адресные входы которого соединены с выходами второго счетчика адреса, группа входов символов конструкции входного зыка устройства подключена к входам дешифратора кода пробела, выход которого соединен с едй ничным входом первого триггера и с входом запуска генератора импульсов, выход которого подключен к входу считывани блока пам ти и через первый элемент задержки - к входу второго элемента задержки и к первым входам первого и второго элементов И, выход первого элемента И соединен с первыми управл ю1цими входами первого счетчи ка адреса и регистра вьщачи, выход второго элемента И подключен к управл ющему входу схемы сравнени , выход равенства которой соединен с вторым управл ющим входом первого счетчика адреса и с первым счетным входом второго счетчика адреса, выход неравенства схемы сравнени соединен с управл ющим входом приема второго о: счетчика адреса, вход установки исходного состо ни устройства подключен к установочным входам первого и второго триггеров и к первому входу элемента ИЛИ, второй вход синхроимпульсов устройства соединен с тактовым входом первого триггера и с первыми входами третьего и четвертого элементов И, единичный вход второго триггера и первый вход п того элемента И подключены к соответствуюцему выходу информационных выходовA DEVICE FOR TRANSFORMING LANGUAGES, containing seven elements AND, the first element OR, a group of symbol registers, a issuing register, a comparison circuit, two address counters, a space code decryptor, three triggers, a pulse generator, four delay elements, a decoder and a memory block, a write input , informational inputs and informational outputs of which are connected respectively to the first input of the device clock, to the group of inputs of the device and to the first group of inputs of the register, the outputs and the second group of inputs of which are soy Inen respectively with the device outputs and with the outputs of the group symbol registers, the information inputs of which are connected to the group of symbol input of the device's input language structure, the inputs and outputs of the desigfrator are connected respectively to the outputs of the first address counter and the control inputs of the group symbol registers whose outputs are connected to the first the group of inputs of the comparison circuit, the second group of inputs of which is connected to the information outputs of the memory block, the information inputs of the first and second counters of the address by The keys are connected to the information outputs of the memory block whose address inputs are connected to the outputs of the second address counter, a group of symbol inputs of the device's input language structure is connected to the inputs of the space code decoder, the output of which is connected to the single input of the first trigger and to the pulse generator start input, the output of which connected to the readout input of the memory unit and through the first delay element to the input of the second delay element and to the first inputs of the first and second And elements, the output of the first And element connected with the first control inputs of the first counter of the address and register, the output of the second element I is connected to the control input of the comparison circuit, the equality output of which is connected to the second control input of the first address counter, and the output of the comparison circuit connected to the control input of the reception of the second O: address counter, the installation input of the initial state of the device is connected to the installation inputs of the first and second triggers and to the first input of the OR element, the second input d sync device is connected to the clock input of the first flip-flop and to the first inputs of the third and fourth AND gates, a single input of the second flip-flop and a first input of a fifth AND gate connected to the output of information outputs sootvetstvuyutsemu

Description

блока пам ти, первый вход синхроимпульсов устройства соединен с входом третьего элемента задержки, инв рсный выход первого триггера подключен к второму входу четвертого элемента И, пр мой выход - к второму входу третьего элемента И и к входу управлени приемом-выдачей регистров символа группы, вход управлени вьщачей регистра выдачи соединен с выходом шестого элемента И, пр мой выход второго триггера подключен к первому входу шестого.элемента И и к вторым входам первого и п того элементов И, инверсный выход второго триггера соединен с вторым входом второго элемента И, выход второго элемента задержки подключен к третьему входу п того элемента И и через четвертый элемент задержки к второму входу шестого элемента И, выход третьего элемента И соединен со счетным входом первого счетчика адреса, выход четвертого элемента И подключен к второму входу первого элемента ИЛИ, выход которого соединен с установочными входами третьего триггера и первого и второго счетчиковthe memory unit, the first input of the device's sync pulses is connected to the input of the third delay element, the inverted output of the first trigger is connected to the second input of the fourth And element, the direct output to the second input of the third And element and to the control input / output control input of the group symbol registers, the input control of the output register is connected to the output of the sixth And element, the direct output of the second flip-flop is connected to the first input of the sixth And element and to the second inputs of the first and fifth And elements, the inverse output of the second flip-flop is connected with the second input of the second element And, the output of the second delay element connected to the third input of the fifth element And through the fourth delay element to the second input of the sixth element And, the output of the third element And connected to the counting input of the first address counter, the output of the fourth element And connected to the second the input of the first OR element, the output of which is connected to the installation inputs of the third trigger and the first and second counters

1176 .1176.

адреса, выход п того элемента И подключен к второму управл ющему входу приема регистра вьщачи, входы и выход седьмого элемента И соединены соответственно с выходами второго счетчика адреса и с информационным входом третьего триггера, пр мой выход которого подключен к выходу индикации ошибки устройства, отличающеес тем, что, с целью расширени области применени устройства- за счет преобразовани одной конструкции входного зыка в несколько конструкций выходного, в его сос|Тав введены восьмой элемент И и второй элемент ИЛИ, причем выход, первый вход и второй вход второго элемента ИЛИ подключены соответственно к второму счетному входу второго счетчика адреса, к выходу третьего элемента задержки и к выходу первого элемента И, соединенного также с первьм входом восьмого элемента И, второй вход и выход которого подключены соответственно к третьему выходу условий блока пам ти, к входу останова генератора импульсов и к нулевому входу второго триггера.the address, the output of the fifth element I is connected to the second control input input of the register, the inputs and output of the seventh element I are connected respectively to the outputs of the second counter of the address and the information input of the third trigger, the forward output of which is connected to the output error indication device, that, in order to expand the field of application of the device, by transforming one input language design into several output constructions, the eighth AND element and the second OR element are introduced into its structure | the output, the first input and the second input of the second OR element are respectively connected to the second counting input of the second address counter, to the output of the third delay element and to the output of the first And element connected also to the first input of the eighth And element, the second input and output of which are connected respectively to the third the output of the memory block conditions, to the stop input of the pulse generator and to the zero input of the second trigger.

Изобретение относитс к вычислительной технике и предназначено дл Преобразовани кодов с одного; зыка на другой, в частности дл трансл ции с зыков программировани микропроцессоров . Устройство целесообразно примен ть в услови х возможной смены или модификации используемых зыков программировани .The invention relates to computing and is intended to convert codes from one; language to another, in particular, for translation of microprocessor programming languages. It is advisable to use the device in the conditions of a possible change or modification of the programming languages used.

Известно устройство дл аппаратурной трансл ции, выполненное на основе взаимосв занных регистра вьщачи, блока пам ти, регистров символа, элемента ИЛИ, шести элементов И, схемы сравнени , двух регистровадреса, дешифратора кода пробела, двух триггеров , генератора пр моугольных импульсов , четырех элементов задержки и дешифратора, Аппаратурна реапизаци данного устройства вл етс независимой от используемых зыков. Настройка его на конкретные зыки программировани осуществл етс пуfeM составлени карты заполнени блока пам ти на основе несложного преобразовани таблиц соответстви символических и двоичных кодов входного и выходного зыков С13.A device for hardware broadcasting is known, made on the basis of interconnected register, memory, symbol register, OR element, six AND elements, comparison circuit, two address registers, a space code decoder, two triggers, a square pulse generator, four delay elements and descrambler, the hardware resampling of this device is independent of the languages used. Setting it up for specific programming languages is done by pulling up the memory block map based on a simple conversion of the correspondence tables of the symbolic and binary codes of the input and output languages C13.

Недостатками данного технического решени вл ютс невозможность вы влени недопустимых водных конструкций , а также невозможность трансл ции конструкций входного зыка, которьгм соответствует два или больше двоичных кодов конструкции выходного зыка.The disadvantages of this technical solution are the impossibility of detecting unacceptable water structures, as well as the impossibility of translating the structures of the input language, which corresponds to two or more binary codes of the design of the output language.

Наиболее близким по технической сущности к предлагаемому вл етс устройство дл аппаратурной трансл ции , содержащее семь элементов И, элемент ИЛИ, регистры символа, регистр выдачи, схему сравнени , два регистра адреса, дешифратор кода пробела , три триггера, генератор пр моугольных импульсов, четыре элемента задержки, дешифратор и блок пам ти.The closest in technical essence to the present invention is a device for hardware broadcasting comprising seven AND elements, an OR element, symbol registers, an issuing register, a comparison circuit, two address registers, a space code decoder, three triggers, a square pulse generator, four elements delays, decoder and memory block.

вход записи, информационные входы и информационные выходы которого под1сл (очены соответственно к первому входу синхроимпульсов устройства, к первой группе информационных входов устройства и к первой группе входов регистра вьщачи, выходы и втора группа входов которого соединены соответственно с выходами, устройства и с выходами регистров символа, информационные вход| 1 которых подключены к второй группе информационных входов устройства, входы и вьжоды дешифратора соединены соответственно с выходами первого регистра адреса и с управл ющими входами регистров символа, выходы которых подключены к первой группе информационных входов схемь сравнени , втора группа информационных входов которой соеди- 20 иена с информационными выходами блок пам ти, информационные входы первого и второго регисттра подключены к информационным выходам блока пам ти , адресные входы которого соединены с выходами второго регистра адреса , втора группа информационных входов устройства подключена к входам дешифра- ора кода пробела, выход которого соединен с первым входом первого триггера и с первьт входом генератора пр моугольных импульсов, выход которого подключен к входу счи тывани блока пам ти и через первый элемент задержки к входу второго эле мента задержки и к первым входам пер вого и второго элементов И, выход первого элемента И соединен с вторым входом генератора пр моугольных импульсов, с первыми управл ющими входами приема первого регистра адре са и регистра выдачи, выход второго .элемента И подключен к управл ющему входу схемы сравнени , первый выход которой соединен с вторьп управл ющим входом щжема первого регистра адреса и с первьел счетным входом вто рого регистра адресд, второй выход схеьш сравнени соединен с Ухфавл ющим входом приема второго регистра адреса, вход установки исходного сос то ни устройства подключен к установочным входам первого и второго триггера и к первому входу второго элемента ИЛИ, второй вход синхроимпульсов устройства соединен с вторым входом первого триггера и с первыми входами третьего и четвертого элеменrecording entry, informational inputs and informational outputs of which are undersigned (respectively to the first input of the device clock, to the first group of informational inputs of the device and to the first group of inputs of the register, the outputs and the second group of inputs of which are connected respectively to the outputs, devices and outputs of the register of the symbol registers , informational inputs | 1 of which are connected to the second group of informational inputs of the device, the inputs and outputs of the decoder are connected respectively to the outputs of the first address register and from the control The main inputs of the character registers whose outputs are connected to the first group of information inputs of the comparison circuit, the second group of information inputs of which are connected to the information outputs of the memory block, the information inputs of the first and second register are connected to the information outputs of the memory block whose address inputs connected to the outputs of the second address register; the second group of information inputs of the device is connected to the decoder inputs of the space code, the output of which is connected to the first input of the first trigger with the first input of the generator of rectangular pulses, the output of which is connected to the read input of the memory unit and through the first delay element to the input of the second delay element and to the first inputs of the first and second elements And, the output of the first element And is connected to the second input of the generator pr coaxial pulses, with the first control inputs of the reception of the first register of the address and the issuance register, the output of the second And element is connected to the control input of the comparison circuit, the first output of which is connected to the second control input of the first address register and with the first counting input of the second address register; the second output of the comparison circuit is connected to the secondary input address reception input; the input setting of the initial device is connected to the first and second trigger input inputs and to the second The sync pulse input of the device is connected to the second input of the first trigger and to the first inputs of the third and fourth elements.

тов И, первый и второй выходы условий блока пам ти подключены соответственно к первому входу второго триггера и к первому входу п того элемента И, первый вход синхроимпульсов устройства соединен через третий эле мент задержки с .первым счетным входрм второго регистра адреса, инверсный выход первого триггера подключёнThe first and second outputs of the memory block conditions are connected respectively to the first input of the second trigger and to the first input of the fifth element I, the first clock input of the device is connected via the third delay element to the first counting input of the second address register, the inverse output of the first trigger connected

к второму входу четвертого элемента И, пр мой выход - к второму входу третьего элемента И и к входу выбора приема-вьщачи регистров символа, .вто рой вход триггера и вход управлени to the second input of the fourth element I, direct output to the second input of the third element I and to the input of the selection of the receiving and receiving registers of the symbol, the second input of the trigger and the input of the control

вьщачей регистра вьшачи соединены с выходом шестого элемента И, пр мой выход второго триггера подключен к первому входу шестого элемента И и к вторым входам первого и п того элементов И, инверсный выход второго триггера соединен с вторым входом второго элемента И, выход второго элемента задержки йодключен к третьему входу п того элемента И и через четвертый элемент задержки к второму входу шестого элемента И, выход третьего- эдемента И соединен со счетным входом первого регистра адреса, выход четвертого элемента И подключен к второму входу элемента ШШ, выход которого соединен с установоч-, ными входаьш третьего триггера и первого и второго регистров адреса, вы ход п того элемента И подключен к второму управл ющему входу приема регистра вьщачи, входы и выход седьмого элемента И соеди;нены соответствен но с выходами второго регистра адреса и с информационнымвходом третьего триггера, пр мой выход которого подключен к выходу нндикахщи ошибки С2а. Данное техническое решение дает возможность вы вл ть недопустимые входные конструкции, однако оно тахже не позвол ет осуществл ть преобра зование одной конструкции входного зыка в несколько двоичных кодов конструкции выходного зыка« В резуль- i тате сужаетс класс зыков, дл которых может организована трансл ци с цомощью данного устройства. Это приводит к огранйченшо области его применени . Языки подобного типа имеютс , , среди зыков программировани микропроцессоров, дл которых одной символической команда может ставитьс в соответствие от одного до трех двоичных кодов конструкции выходного зыка. Целью изобретени вл етс расширени области пр1с«1енени устройства за счет преобразовани одной конструкции входного .зыка в несколько конструкций выходного. Поставленна цель достигаетс тем что в устройство дл преобразовани зыков, содержащее семь элементов И, первый элемент ИЛИ) группу регистров символа, регистр вьщачи, схему сравнени , два счетчика адреса, дешифратор кода пробела, три триггера, гене ратрр импульсов, четыре элемента задержки , дешифратор и блок пам ти, вход записи, информационные входы и информационные выходы которого под ключены соответственно к первому вхо ду синхроимпульсов устройства, к группе входов данных устройства и к первой группе входов регистра выдачи выходы и втора группа входов которого соединены соответственно с выхо дами устройства и с выходами регистров символа группы, информационные входы которых подключены к группе входов символов конструкции входного зыка устройства, входы и выходы дешифратора соединены соответственно с выходами первого счетчика адреса и с управл ющими входами регистров символа группы, выходы которых подключены к первой группе входов схемы сравнени , втора группа входов кото рой соединена с информационными выходами блока пам ти, информационные входы первого и второго счетчиков адреса подключены к информационным выходам блока пам ти, адресные входы которого соединены с выходами торого счетчика адреса, группа входов символов конструкции входного зыка устройства подключена к входам деши4фатора кода пробела, выход кото рого соединен с единичным входом пер вого триггера и с входом запуска генератора импульсов, выход которого подключен к входу считывани блока пам ти и через первый элемент задерж ки - к входу второго элемента задерж ки и к первым входам первого и второго элементов И, выход первого элемента И соединен с первыми управл ющими входами первого счетчика адреса и регистра вьздачи, выход второго элемента И подключен к управл ющему входу схемы сравнени , выход равенства которой соединен с вторым управл ющим входом первого счетчика адреса и с первым счетным входом второго счетчика адреса, выход неравенства схемы сравнени соединен с управл ющим входом приема второго счетчика адреса, вход установки исходного состо ни устройства подключен к установочным входам первого и второго .триггеров и к первому входу элемента ИЛИ,второй вход синхроимпульсов устройства соединен с тактовым входом первого триггера и с первыми входами третьего и четвертого элементов И, единичный вход второго триггера и первый вход п того элемента И подключены к соответствующему выходу информационных выходов блока пам ти, первый вход синхроимпульсов устройства соединен с входом третьего элемента задержки, инверсный выход первого триггера подключен к второму входу четвертого элемента И, пр мой выход - к второму входу третье го элемента И и к входу управлени приемом-вьодачей регистров символа группы, вход управлени вьщачей регистра выдачи соединен с выходом шестого элемента И, пр мой выход второго триггера подключен к первому входу шестого элемента И и к вторым входам первого и п того элементов И, инверсный выход второго триггера соединен с вторым входом второго элемента И, выход второго элемента задержки подключен к третьему входу п того элемента И и через четвертый элемент задержки к второму входу щестого элемента И, выход третьего элемента И соединен со счетным входом первого счетчика адреса, выход четвертого элемента И подключен к второму входу первого элемента ИЛИ, выход которого соединен с установочными входами третьего триггера и первого и второго счетчиков адреса, выход п того элемента И подключен к второму управл ющему входу приема регистра выдачи, входы и выход седьмого элемента И соединены соответственно с выходами второго счетчика адреса и с информационным входом третьего триггера, пр мой выход которого подключен к выходу индикации ошибки устройства, введены восьмой элемент И и второй элемент ИЛИ, причем выход, первый вход и второй вход 71 второго элемента ИЛИ подключены соответственно к второму счетному входу второго счетчика адреса, к выходу третьего элемента задержки и к выходу первого элемента И, соединенного также с первым входом восьмого элемента И, второй вход и выход которого подключены соответственно к треть му выходу условий блока пам ти, к входу останова генератора импульсов и к нулевому входу второго триггера. Схема устройства изображена на чертеже. В состав устройства вход т блок 1 пам ти, счетчики 2 и 3 адреса, схема 4 сравнени , регистр 5 вьщачи, дешифратор 6, регистры 7 символов, дешифратор 8 кода пробела, элементы ИЛИ 9 и 10, генератор 11 импульсов, триггеры 12 - 14, элементы И 15 - 22 элементы 23 - 26 задержки, вход 27 установки исходного состо ни устройства , группа входов 28 данных устройства, группа входов 29 символов конструкции входного зыка устройства , первый 30 и второй 31 входы синхроимпульсов устройства, группу 32 выходов устройства, а также выход 33 индикации ошибки устройства . Устройство работает следующим образом . При включении устройства на вход 27 начальной установки подаетс сиг нал, устанавливающий триггеры 13 и 14 в нулевое состо ние и поступающи через элемент ИЛИ 9 дл установки в ноль счетчика 2. Затем производитс запись информации в блок 1 пам ти. На информационные входы 28 поступает первое слово дл записи в нулевую чейку пам ти, адрес которой установ лен в счетчике 2. Сопровождающий да ное слово синхроимпульс по входу 30 поступает на вход элемента 23 задерж ки и на вход управлени записью в блок 1 пам ти, в результате чего про исходит прием слова в соответствующую чейку пам ти. После этого на счетном входе счетчиха 2 по вл етс сигнал, прошедший через элемент . ИЛИ 10 с выхода элемента 23 задержки , и значение адреса увеличиваетс на единицу. В следующем такте посту пает очередное слово по входам 28 и сопровождающий его синхроимпульс по входу 30. Запись входного слова 68 в блок 1 пам ти и увеличение значени адреса в счетчике 2 выполн етс так же, как и в предьщущем такте. Этот процесс продолжаетс до заполнени блока 1 пам ти, после чего устройство считаетс подготовленным к работе. В режиме записи конструкции входного зыка в регистры 7 символа с входов 29 последовательно друг за другом поступают символы конструкции входного зыка, а по входу 31 - со-, прово здающие их синхроимпульсы. По первому синхроимпульсу запись символа в первый (верхний по чертежу) регистр 7 символа происходит следуюпщм образом. Так как на инверсном выходе триггера 14 имеетс единица, то первый синхроимпульс через элемент И 17 и элемент ИЛИ 9 проходит дл установки в ноль счетчиков 2 и 3 и триггера 12. К моменту по влени импульса на выходе дешифратора 6 триггер 14 переключаетс в единичное состо ние, и на входах выбора приемавыдачи регистров 7 символа с пр мого выхода триггера 14 устанавливаетс режим приема кода. Таким образом выполн етс запись кода первого символа в первый регистр 7 символа. Второй синхроимпульс с входа 31 проходит уже через элемент И 16, так как триггер 14 находитс IB единичном состо нии на пр мом выходе , и nocTyniaeT на счетный вход счетчика 3. В результате производитс запись кода очередного сим19ола (по вл етс сигнал на управл ющем входе одного из регистров 7 символа с соответс ТВ ующего деошфратора 6) в следуюпрай регистр 7 символа. Все последующие символы обрабатываютс аналогичным образом до тех пор, пока не поступит код пробела. По коду пробела на выходе дешифратора 8 по вл етс сигнал перевод щий rpijtrгер 14 в инверсное состо ние, что мен ет уровень напр жени на входах выбора приема-водачи регистров 7 символа, и производ щий запуск генератора 11 пр моугольных импульсов. Синхроимпульс с входа 31, поступивший с символом Пробел проходит через элемент И 17 и элемент ШШ 9 и устанавливает в ноль счетчики 2 и 3 адреса. На зтом режим приема конструкции входного зыка заканчиваетс . 91 В режиме трансл ции по сигналу с генератора 11 и 1пульсов считываетс информаци из блока 1 пам ти. Кроме того, через элемент 24 задержки и элемент И 18 он поступает на управл юосий вход схемы 4 сравнени , в результате чего сравниваютс коды с выходов блока .1 пам ти и с выходов регистра 7 символа, адрес которого установлен в счетчике 3. При их совпадении по вл етс сигнал на пр мом схемы 4 сравнени , что приводит к увеличению адреса блока 1 пам ти в счетчике 2 на единицу и к приему в счетчик 3 следующего симвопа ,. По следукицему синхроимпульсу с .выхода генератора 11, если коды на входе схемы 4 сравнени совпадают, в устройстве выполн ютс те же дейст ви . В случае несовпадени кодов символов на схеме 4 сравнени сиг нал по вл етс не на пр мом выходе, а на инверсном. Поэтому значение счетчика 3 не мен етс , а в счетчик 2 принимаетс адрес перехода в блоке t пам ти. Режим трансл ции продолжаетс до тех пор, нока при считывании информации из блока 1 пам ти на выходе условий, соединенном с триггером 13, не по витс единица, перевод ща триггер в единичное состо ние на пр мом выходе. Высокий уровень напр жени с пр мого выхода триггера 13 открывает стробирующие входы элементов И 19 - 21. В результате сигнал с выхода элемента 24 задержки проходит через элемент И 19 на один из входов элемента И 15 и на вход управлени щшемом с первой группы входов регис ра 5 вцда, и двоичный код конструкции выходного зыка принимаетс в регистр выдачи. Этот же сигнал при водит к остановке генератора 11 импульсов и переходу триггера 13 в нулевое состо ние (если с третьего выхода логических условий блока 1 пам ти на вход элемента И 15 поступает единица, что имеет место в том слу 4afe, если одному входному слову соот ветствует одно выходное слово) , к увеличению содержимого счетчика 2 адреса на единицу в результате поступлени на его счетный вход после щюхозвдёни через элемент ИЛИ 10, а также ;К приему в счетчик 3 номера вставл емого символа, код которого выдаетс ,е соответствующего р€ гист7610 ра 7 символа на вторую группу входоврегистра 5 вьщачи. Если на выходе условий блока 1 пам ти, соединенном с входом элемента И 20 (признак встав.ки - второе поле чейки пам ти), имеетс единица, то сигнал с выхода элемента 25 задержки проходит на вход управлени приемом с второй группы входов регистра 5 выдачи и код вставл емого символа принимаетс в регистр вьщачи. Затем сигнал с вывода элемента 26 задержки проходит через элемент И 21, на другом входе которого присутствует единица с пр мого выхода триггера 13, на вход управлени вьщачей регистра 5 вьздачи , в результате чего код конструкции выходного Языка поступает на выходы 32 устройства. Если же при поступлении сигнала на вход элемента И 15 с выхода элемента И 19 на другом его входе низкий уровень напр жени с третьего выхода условий блока 1 пам ти (данный выход подключен к второму справа разр ду пол признака вставки), то остановки генератора 11 импульсов не произойдет. Поэтому работа устройства при выдаче следующего импульса с выхода генератора аналогична описанной за исключением того, что схема 4 сравнени на егр функционирование не вли ет, так как на ее управл ющем входе имеетс ноль с выхода элемента И 18 запертого низким уровнем напр жени с инверсного выхода триггера 13.. Поэтому импульС с выхода генератора 11 приводит к ввдаче на выходы 32 устройства кода конструкции вьпсодного зыка и к увеличению значени счетчика 2 на единицу. Этот процесс прекращаетс тогда, когда на третьем выходе условий блока 1 пам ти по вл етс единица, что соответствует последнему вьщаваемому слову выходного зыка. Эта единица поступает на вход элемента И 15, на другом входе которого присутствует единица с выхода элемента И 19, В результате на его выходе по вл етс сигнал, останавливающий генератор 11 импульсов и перевод щий триггер 13 в единичное состо ние на инверсном выходе, тем самым подготавлива устройство к приему следующей конструкции. Если в процессе трансл цию на выходах регистра 2 адреса по витс код 1..... 1 (в каких случа х он может по1111 витьс , рассмотрено выше), то эле , мент И 22 переключаетс в единичное состо ние и на выходе 33 индикации ошибки по вл етс сигнал, говор щий о том, что введенна в регистры 7 11176 символа конс рукци вл етс недопустимой и результат трансл ции ошибоч ный. Изобретение позвол ет расширить 5 область применени устройства.The higher register is connected to the output of the sixth And element, the direct output of the second trigger is connected to the first input of the sixth And element and to the second inputs of the first and fifth And elements, the inverse output of the second trigger And the second delay element iodochno to the third input of the fifth element And through the fourth delay element to the second input of the sixth element And, the output of the third - And output is connected to the counting input of the first address register, the output of the fourth element And is connected to the second the moving element SH, the output of which is connected with the set-up inputs of the third trigger and the first and second address registers, the output of the first element AND is connected to the second control input input of the register, the inputs and output of the seventh element I are connected, respectively the outputs of the second address register and with the information input of the third trigger, the direct output of which is connected to the output of the error C2a. This technical solution makes it possible to identify unacceptable input structures, but it also does not allow for the conversion of one input language structure into several binary codes of the output language structure. As a result, the class of languages that can be translated into With the help of this device. This leads to the limitation of its application. Languages of a similar type are, among microprocessor programming languages, for which one symbolic command can be assigned to one to three binary codes of the output language design. The aim of the invention is to expand the field of use of the device by converting one input language structure into several output structures. The goal is achieved by the fact that in a device for converting languages, containing seven elements AND, the first element OR) a group of character registers, a register, a comparison circuit, two address counters, a space code decoder, three triggers, a pulse generator, a delay element, a decoder and a memory block, a recording input, informational inputs and informational outputs of which are connected respectively to the first input clock of the device, to the group of input data of the device and to the first group of input of the output register of the outputs and the second group of inputs of which are connected respectively to the outputs of the device and to the outputs of the group symbol registers, whose information inputs are connected to the group of inputs of the input language structure of the device, the inputs and outputs of the decoder are connected respectively to the outputs of the first address counter and the control inputs of the group symbol registers, the outputs of which are connected to the first group of inputs of the comparison circuit, the second group of inputs of which is connected to the information outputs of the memory block, the information inputs of the first and the second address counters are connected to the information outputs of the memory unit, whose address inputs are connected to the outputs of the next address counter, a group of symbol input entries of the device's input language structure is connected to the inputs of the space code decoder, the output of which is connected to the single input of the first trigger and to the start input pulse generator, the output of which is connected to the readout input of the memory unit and through the first delay element to the input of the second delay element and to the first inputs of the first and second elements AND, the output ne And is connected to the first control inputs of the first address counter and upstream register, the output of the second element I is connected to the control input of the comparison circuit, the equality output of which is connected to the second control input of the first address counter and the first counting input of the second address counter, output the inequality of the comparison circuit is connected to the control input of the reception of the second address counter, the installation input of the initial state of the device is connected to the installation inputs of the first and second triggers and to the first input ale ENT, the second clock input of the device is connected to the clock input of the first trigger and the first inputs of the third and fourth elements AND, the single input of the second trigger and the first input of the fifth element AND are connected to the corresponding output of the information outputs of the memory block, the first input of the device clock sync is connected the input of the third delay element, the inverse output of the first trigger is connected to the second input of the fourth And element, the direct output to the second input of the third And element and to the input of the receive-enter control At the register of the group symbol registers, the control input of the output register is connected to the output of the sixth And element, the direct output of the second flip-flop is connected to the first input of the sixth And element and to the second inputs of the first and fifth And elements, the inverse output of the second flip-flop And, the output of the second delay element is connected to the third input of the fifth element AND, and through the fourth delay element to the second input of the common element AND, the output of the third element AND is connected to the counting input of the first address counter, output One fourth AND element is connected to the second input of the first OR element, the output of which is connected to the installation inputs of the third trigger and the first and second address counters, the output of the AND element 5 is connected to the second control input input of the output register, the inputs and output of the seventh AND element are connected respectively with the outputs of the second address counter and with the information input of the third trigger, the direct output of which is connected to the device error indication output, the eighth AND element and the second OR element are entered, the output, p The left input and the second input 71 of the second OR element are connected respectively to the second counting input of the second address counter, to the output of the third delay element and to the output of the first And element connected also to the first input of the eighth And element, the second input and output of which are connected respectively to the third mu the output of the memory block conditions, to the stop input of the pulse generator and to the zero input of the second trigger. Diagram of the device shown in the drawing. The device includes memory block 1, counters 2 and 3 addresses, comparison circuit 4, register 5, decoder 6, registers of 7 characters, decoder 8 of the space code, elements OR 9 and 10, pulse generator 11, triggers 12-14 , Elements 15–22, delay elements 23–26, device initial state setting input 27, device data input group 28, input group 29 symbols of device input language structure, first 30 and second 31 device sync pulse inputs, device output group 32, and also output 33 of the device error indication. The device works as follows. When the device is turned on, the initial installation input 27 is given a signal that sets the triggers 13 and 14 to the zero state and arrives through the OR 9 element to set the counter 2 to zero. Then, information is recorded in memory block 1. Information inputs 28 receive the first word to write to the zero memory cell whose address is set in counter 2. The accompanying data word clock input 30 is fed to the input of delay element 23 and to the recording control input to memory 1, as a result, the word is received in the corresponding memory location. After that, at the counting input of counter 2, a signal appears that passes through the element. OR 10 from the output of delay element 23, and the address value is incremented by one. In the next cycle, the next word is delivered to the inputs 28 and the accompanying clock pulse at input 30. The writing of the input word 68 to the memory block 1 and the increase in the address value in the counter 2 is performed in the same manner as in the previous clock cycle. This process continues until the memory block 1 is filled, after which the device is considered to be ready for operation. In the recording mode of the input language structure, the characters of the input language structure enter the registers of 7 characters from inputs 29, and input sync pulses are received at input 31. According to the first clock pulse, the character is recorded in the first (upper according to the drawing) register of 7 characters in the following way. Since there is a unit at the inverse output of the trigger 14, the first clock pulse through the element AND 17 and the element OR 9 passes to set the counters 2 and 3 and the trigger 12 to zero. By the time the pulse emerges at the output of the decoder 6, the trigger 14 switches to one state , and at the inputs of the choice of receiving the register of 7 characters from the direct output of the trigger 14, the mode of receiving the code is set. Thus, the code of the first character is written in the first register of the 7 character. The second clock pulse from input 31 passes through AND 16, since trigger 14 is in IB unit state at the direct output, and nocTyniaeT at the counting input of counter 3. As a result, the next Sim19ol code is written (a signal appears at the control input One of the registers of 7 characters from the corresponding TV de-defroster 6) next to the register of 7 characters. All subsequent characters are processed in the same way until the space code arrives. A space code at the output of the decoder 8 generates a signal that transforms rpijtrger 14 into an inverse state, which changes the voltage level at the receive-and-select selection inputs of symbol registers 7, and performing a start of the 11 square-pulse generator. The sync pulse from input 31, received with the Space symbol, passes through the element I 17 and the element ШШ 9 and sets to zero the counters 2 and 3 addresses. In this mode, the input language structure reception mode is terminated. 91 In the broadcast mode, the signal from the generator 11 and 1 pulses reads the information from memory block 1. In addition, through the delay element 24 and the AND element 18 it enters the control input of the comparison circuit 4, as a result of which the codes from the outputs of the memory block .1 and the outputs of the 7 character register, whose address is set in the counter 3, are compared. a signal appears on the forward comparison circuit 4, which leads to an increase in the address of memory block 1 in counter 2 per unit and to reception in counter 3 of the next character,. According to the following clock pulse from the generator 11 output, if the codes at the input of the comparison circuit 4 coincide, the same actions are performed in the device. In case of a mismatch of the character codes in the comparison circuit 4, the signal appears not at the direct output, but at the inverse. Therefore, the value of counter 3 does not change, and the address of the transition in the memory block t is taken in counter 2. The translation mode continues until the reading of information from memory block 1 at the output of the conditions connected to the trigger 13 does not appear for the unit translating the trigger to the single state at the forward output. A high voltage level from the direct output of the flip-flop 13 opens the gate inputs of the AND 19–21 elements. As a result, the signal from the output of the delay element 24 passes through the AND 19 element to one of the AND 15 element inputs and to the control input from the first group of inputs of the register 5 vtsda, and the binary code of the output language design is accepted into the issue register. The same signal leads to the stopping of the generator 11 pulses and the transition of the trigger 13 to the zero state (if from the third output of the logical conditions of the memory block 1 to the input of the element I 15 there is one, which occurs in that 4afe, if one input word corresponds to one output word), to an increase in the contents of the counter 2 addresses per unit as a result of entering the counting input after the entry through the element OR 10, and also; To receive in the counter 3 the number of the inserted symbol whose code is issued, the corresponding p his 7610 ra 7 characters on the second group of inputs 5 registers. If the output of the conditions of the memory block 1 connected to the input of the element AND 20 (the sign of insertion is the second field of the memory cell) is one, then the signal from the output of the delay element 25 passes to the input of the reception control from the second group of inputs of the output register 5 and the code of the inserted character is accepted into the register. Then the signal from the output of the delay element 26 passes through the element 21, at the other input of which there is a unit from the direct output of the trigger 13, to the control input of the higher register 5, whereupon the design code of the output language arrives at the outputs 32 of the device. If, when a signal arrives at the input of an element 15 from the output of an element 19 at its other input, the voltage level from the third output of memory 1 block conditions is low (this output is connected to the second right of the insert indication field), then the generator 11 pulses stop will not happen. Therefore, the operation of the device when issuing the next pulse from the generator output is similar to that described with the exception that the comparison circuit 4 does not affect the operation of the reg, as its control input has zero from the output of the low-voltage element And 18 with the inverse output of the trigger 13 .. Therefore, the pulse from the output of the generator 11 leads to the input to the outputs 32 of the device of the design code of the design language and to an increase in the value of counter 2 by one. This process is terminated when a unit appears at the third output of the conditions of memory block 1, which corresponds to the last word of the output language. This unit is fed to the input of an element 15, at the other input of which there is a unit from the output of the element i19. As a result, a signal appears at its output, stopping the pulse generator 11 and translating the trigger 13 into a single state at the inverse output, thereby preparing the device to receive the following design. If in the process of translation at the outputs of the register 2 addresses are Vits code 1 ..... 1 (in which cases it can appear, discussed above), then And 22 switches to one state and at the output 33 of the display an error appears, indicating that the concord character entered in the registers 7 11176 is invalid and the translation result is erroneous. The invention extends the scope of application of the device.

Claims

LANGUAGE CONVERSION DEVICE, containing seven AND elements, the first OR element, a group of character registers, an output register, a comparison circuit, two address counters, a space code decoder, three triggers, a pulse generator, four delay elements, a decoder and a memory unit, recording input, information inputs and information outputs of which are connected respectively to the first input of the device clock, to the group of inputs of the device data and to the first group of inputs of the output register, the outputs and the second group of inputs of which are connected to Accordingly, with the outputs of the device and with the outputs of the registers of the symbol of the group, the information inputs of which are connected to the group of INPUT symbols of the design of the INPUT language of the device, the inputs and outputs of the decoder are connected respectively to the outputs of the first counter of the address and to the control inputs of the registers of the symbol of the group, the outputs of which are connected to the first group of inputs comparison circuit, the second group of inputs of which is connected to the information outputs of the memory block, the information inputs of the first and second address counters are connected to the info to the output outputs of the memory block, whose address inputs are connected to the outputs of the second address counter, the group of input symbols of the input language design of the device is connected to the inputs of the space code decoder, the output of which is connected to the single input of the first trigger and to the start input of the pulse generator, the output of which is connected to the read input block of memory and through the first delay element to the input of the second delay element and to the first inputs of the first and second elements And, the output of the first element And is connected to the first control and the inputs of the first address counter and the output register, the output of the second AND element is connected to the control input of the comparison circuit, the equality output of which is connected to the second control input of the first address counter and to the first counting input of the second address counter, the output of the comparison circuit inequality is connected to the control input of the second address counter, the input of setting the initial state of the device is connected to the installation inputs of the first and second triggers and to the first input of the OR element, the second input of the device’s clock pulses inen with a clock input of the first trigger and with the first inputs of the third and fourth elements And, a single input of the second trigger and the first input of the fifth element And are connected to the corresponding output of the information outputs of the memory unit, the first input of the device clock is connected to the input of the third delay element, inverse output the first trigger is connected to the second input of the fourth element And, the direct output is to the second input of the third element And and to the input of the reception-output control of the registers of the group symbol, the output control output p the output register is connected to the output of the sixth element And, the direct output of the second trigger is connected to the first input of the sixth element And to the second inputs of the first and fifth elements And, the inverse output of the second trigger is connected to the second input of the second element And, the output of the second delay element is connected to the third input of the fifth element And and through the fourth delay element to the second input of the sixth element And, the output of the third element And is connected to the counting input of the first address counter, the output of the fourth element And is connected to the second input of the first OR element, the output of which is connected to the installation inputs of the third trigger and the first and second address counters, the output of the fifth element And is connected to the second control input of the output register, the inputs and output of the seventh element And are connected respectively to the outputs of the second address counter and to the information input of the third trigger the direct output of which is connected to the output of the device error indication, characterized in that, in order to expand the scope of the device, by converting one design of the input language Since in several designs of the output, the eighth AND element and the second OR element are entered in its class, the output, the first input and the second input of the second OR element are connected respectively to the second counting input of the second address counter, to the output of the third delay element and to the output of the first AND element connected also to the first input of the eighth AND element, the second input and output of which are connected respectively to the third output of the conditions of the memory block, to the stop input of the pulse generator and to the zero input of the second trigger.