Фиг./ Изобретение относитс к импульсной технике и может быть использова но в многоканальных системах автома тического управлени и регулировани дл разделени во времени двух последовательностей случайных импульсо например дл подсчета их одним счет чиком импульсов. Известно устройство дл синхрони зации случайных импульсов, содержащее четыре триггера и элемент НЕ, вход которого соединен с шиной такт вых импульсов, а входы синхронизаци трех триггеров соединены соответст « венно с двум информационными шинам и шиной тактовых импульсов(1. В этом устройстве разделение выходных сигналов во времени обеспечи ваетс противофазной подачей тактовых импульсов на выходные триггеры. Быстродействие это.го устройства ограничиваетс тем, что дополнительна задержка выходного импульса составл ет 1,5 периода тактовых импульсов. Наиболее близким техническим решением к изобретению вл етс уст ройство дл синхронизации импульсных сигналов, включающее п ть триггеров и элемент ИЛИ, выход которого соединен с выходной шиной устройства, а каждый из двух входов соединен соответственно с нулевыми входами первог и второго триггеров и выходами треть го и четвертого триггеров, тактовые входы которых подключены к шине тактовых импульсов, а тактовые входы первого и второго триггеров соедине ны с входныгли шинами, а выход п того триггера подключен к информационному входу третьего триггеру 2. В известном устройстве формирование выходного сигнала происходит по второму тактовому илчтульсу, поступающему на устройство после прихода фронта входного сигнала, формировани задержанного выходного сигнала - по четвертому тактовому импульсу. Это ограничивает быстродействие устройства . Цель изобретени - повышение быстродействи устройства. Цель достигаетс тем, что в устройство дл синхронизации импульсных сигналов, содержащее п ть триггеров и элемент ИЛИ, выход которого соединен с выходной шиной, а входы подк .ттючены к нулевым входам соответственно первого и второго триггеров и выходам соответственно третьего и четвертого триггеров, тактовые входы которых соединены с шиной тактовых импульсов, а тактовые входы первого и второго триггеров подключены к входным шинам, при этом пр мой выход п того триггера соединен с информационным входом третьего триггера , введены элемент И и элемент НЕ, вход которого соединен с шиной тактовых импульсов, а выход подключен к одному из входов элемента И, другой вход которого соединен с выходом элемента ИЛИ, а выход элемента И подключен к нулевым входам третьего и четвертого триггеров, информационный вход последнего из которых соединен с инверсным выходом п того триггера, установочные входы которого подсоединены к выходам первого и второго триггеров. На фиг. 1 приведена функциональна схема устройства дл синхронизации импульсных сигналов; на фиг. 2 - временные диаграммы сигналов на выходах соответствующих элементов и шинах . Устройство содержит триггеры 1 и 2, входные шины 3 и 4, шины разрешени 5 и 6, триггер 7, состо щий из элементов 8 и 9, триггеры 10 и И, шину тактовых импульсов 12, элемент НЕ 13, элемент ИЛИ 14, элемент И 15 и выходные шины 16, 17 и 18. Тактовые входы триггеров 1 и 2 соединены с входными шинами 3 и 4, информационные входы - с шинами разрешающих сигналов 5 и 6, а выходы соответственно с входами RS-триггера 7, выход элемента 8 которого соединен с информационным входом триггера 10, а выход элемента 9 - с информационным входом триггера 11. Шина тактовых импульсов 12 соединена с тактовьзми выходами триггеров 10 и 11 и входом элемента НЕ 13. Выход триггера 10 соединен с нулевым входом триггера 1, выходной шиной 17 и первым входом элемента ИЛИ 14. Выход триггера И соединен с нулевым входом триггера 2, выходной шиной l6 и вторым входом элемента ИЛИ 14. Выход элемента ИЛИ 14 соединен с выходной шиной 16 с первым входом элемента И 15. Второй вход элемента И 15 соединен с выходом элемента НЕ 13. Выход элемента И 15 соединен с нулевыми входами триггеров 10 и 11. В качестве триггеров 1, 2, 10, 11 могут использоватьс триггеры типа ЗК. RS-тригрер 7 может быть выполнен как на элементах ИЛИ-НЕ, так и на элементах И-НЕ. В первом случае в качестве выходов триггеров 1 и 2 используютс инверсные выходы, а триггеров 10,11 - пр мые (фиг.1 и 2). Во втором случае используютс пр мые выходы триггеров 1 и 2 и инверсные выходы триггеров 10 и 11. Устройство работает следующим образом. В исходно состо нии, которое устанавливаетс при подаче на устройство серии тактовых импульсов, на оба входа RS-триггера 7 поступают с выходов триггеров 1 и 2 высокие уровни сигналов, при этом на обоихThe invention relates to a pulse technique and can be used in multichannel automatic control and regulation systems for dividing two sequences of random pulses in time, for example, for counting them with one pulse counter. A device for synchronizing random pulses is known, which contains four flip-flops and a NOT element whose input is connected to a clock bus, and the synchronization inputs of three flip-flops are connected respectively to two information buses and a clock pulse bus (1. In this device, the output signals are separated in time, an antiphase clock pulse is supplied to the output triggers. The speed of this device is limited by the fact that the additional delay of the output pulse is 1.5 periods The closest technical solution to the invention is a device for synchronizing pulse signals, which includes five triggers and an OR element, whose output is connected to the output bus of the device, and each of the two inputs is connected to zero inputs of the first and second triggers and outputs, respectively. the third and fourth triggers, the clock inputs of which are connected to the bus of clock pulses, and the clock inputs of the first and second triggers are connected to the inlet ports by buses, and the output of the fifth trigger is connected to the info Zion input of the third flip-flop 2. In the known device the formation of the output signal is the second clock ilchtulsu input at the input device after the joining edge of the signal, generating an output signal delayed - the fourth clock pulse. This limits the speed of the device. The purpose of the invention is to increase the speed of the device. The goal is achieved by the fact that the device for synchronizing pulse signals containing five flip-flops and an OR element whose output is connected to the output bus, and the inputs are connected to the zero inputs of the first and second triggers, respectively, and the outputs of the third and fourth triggers, respectively. which are connected to the bus clock pulses, and the clock inputs of the first and second triggers are connected to the input buses, while the direct output of the fifth trigger is connected to the information input of the third trigger, entered NT And and the element NOT, the input of which is connected to the bus clock pulses, and the output is connected to one of the inputs of the element AND, the other input of which is connected to the output of the element OR, and the output of the element AND is connected to the zero inputs of the third and fourth triggers which is connected to the inverse output of the fifth trigger, the setup inputs of which are connected to the outputs of the first and second triggers. FIG. 1 is a functional diagram of a device for synchronizing pulse signals; in fig. 2 - timing charts of the signals at the outputs of the respective elements and tires. The device contains triggers 1 and 2, input buses 3 and 4, resolution buses 5 and 6, trigger 7, consisting of elements 8 and 9, triggers 10 and AND, bus clock 12, element 13, element OR 14, element AND 15 and output buses 16, 17 and 18. The clock inputs of the trigger 1 and 2 are connected to the input buses 3 and 4, the information inputs to the buses of the enabling signals 5 and 6, and the outputs respectively to the inputs of the RS flip-flop 7, the output of element 8 of which is connected with the information input of the trigger 10, and the output of the element 9 - with the information input of the trigger 11. The bus clock pulses 12 connected with the clock outputs of the trigger 10 and 11 and the input element NOT 13. The output of the trigger 10 is connected to the zero input of the trigger 1, the output bus 17 and the first input of the element OR 14. The output of the trigger AND is connected to the zero input of the trigger 2, the output bus l6 and the second input of the element OR 14. The output of the element OR 14 is connected to the output bus 16 with the first input of the element AND 15. The second input of the element 15 is connected to the output of the element NOT 13. The output of the element 15 is connected to the zero inputs of the flip-flops 10 and 11. As triggers 1, 2 , 10, 11 can be used triggers type HK. RS-trigger 7 can be performed on the elements OR-NOT, and on the elements AND-NOT. In the first case, the inverse outputs are used as the outputs of the triggers 1 and 2, and the triggers 10, 11 are direct (Figures 1 and 2). In the second case, direct outputs of the flip-flops 1 and 2 and inverse outputs of the flip-flops 10 and 11 are used. The device operates as follows. In the initial state, which is established when a series of clock pulses is applied to the device, both inputs of the RS flip-flop 7 are received from the outputs of flip-flops 1 and 2 high levels of signals, while