RU2085028C1

RU2085028C1 - Pulse train selector

Info

Publication number: RU2085028C1
Application number: RU94021285A
Authority: RU
Inventors: П.Л. Смирнов; А.В. Терентьев; А.В. Викторов; Н.В. Соловьев
Original assignee: Военная академия связи
Priority date: 1994-06-07
Filing date: 1994-06-07
Publication date: 1997-07-20
Also published as: RU94021285A

Abstract

FIELD: radio engineering; selection of pulse trains with pulse repetition period multiple of desired value. SUBSTANCE: pulse trains are relatively discriminated in data pulse repetition phase. Additionally introduced in device are pulse repetition phase meter 7, control unit 8, storage unit 9, and comparison unit 10. EFFECT: provision for determining number of pulse trains with desired time characteristics during definite time interval. 2 dwg

Description

Изобретение относится к радиотехнике и может быть использовано для селекции импульсных последовательностей с периодом следования импульсов, кратных заданной величине. The invention relates to radio engineering and can be used to select pulse sequences with a pulse repetition period that is a multiple of a given value.

Известно устройство обнаружения импульсного сигнала с заданными временными характеристиками /1/. Оно содержит селектор импульсов по длительности, селектор паузы по длительности, счетчик, элементы ИЛИ и И, элемент задержки, два формирователя импульсов и одновибратор. A device for detecting a pulse signal with predetermined time characteristics / 1 /. It contains a duration pulse selector, a duration pause selector, a counter, OR and AND elements, a delay element, two pulse shapers and a single vibrator.

Недостатком данного устройства является низкая помехоустойчивость, обусловленная повышенными требованиями к стабильности временных параметров входящих в него элементов и нестабильностью передачи входных импульсов на выход без искажения их длительности. The disadvantage of this device is the low noise immunity due to increased requirements for the stability of the time parameters of the elements included in it and the instability of the transmission of input pulses to the output without distorting their duration.

Известен селектор импульсных последовательностей /2/, содержащий генератор импульсов, первый счетчик, первый блок памяти, Т-триггер, второй блок памяти, второй и третий счетчики, элемент ИЛИ, RS-триггер, первый и второй одновибраторы и элемент И. Known pulse sequence selector / 2 /, containing a pulse generator, a first counter, a first memory block, a T-trigger, a second memory block, a second and third counters, an OR element, RS-trigger, the first and second one-shot and element I.

Недостатком данного устройства является отсутствие у него возможности выделения полезных импульсных сигналов, следующих с интервалами, кратными заданной величине. The disadvantage of this device is its lack of the ability to allocate useful impulse signals following at intervals that are multiples of a given value.

Наиболее близким к заявляемому устройству по техническому решению является селектор импульсных последовательностей /3/. Он содержит первый счетчик импульсов, счетный вход которого соединен с выходом элемента И, первый вход которого соединен с выходом первого элемента НЕ, второй и третий счетчики импульсов, причем счетный вход третьего счетчика импульсов соединен с тактовой шиной, первый и второй регистры, информационную, тактовую и выходную шины, шину установки кода, второй элемент НЕ, блок вычитания, коммутатор, блок памяти, первый и второй дешифраторы, причем вход второго дешифратора соединен с выходной шиной, а информационные входы поразрядно с выходом второго счетчика импульсов, счетный вход которого соединен с выходом блока памяти, информационный вход которого соединен с информационной шиной и входами сброса первого и второго счетчиков импульсов, причем выходы первого счетчика импульсов поразрядно соединены с информационными входами первого дешифратора, выход которого соединен с выходом первого элемента НЕ, входом управления коммутатора и входом управления блока памяти, адресные входы которого поразрядно соединены с выходами коммутатора и также поразрядно с информационными входами первого регистра, вход записи которого соединен с выходом второго элемента НЕ, а выходы поразрядно с информационными входами второго регистра, вход записи которого соединен с вторым входом элемента И, входом второго элемента НЕ и тактовой шиной, а выходы поразрядно с входами группы входов уменьшаемого блока вычитания, входы группы входов вычитаемого которого образуют шину установки кода, а выходы поразрядно с входами первой группы входов коммутатора, входы второй группы входов которого поразрядно соединены с выходами третьего счетчика импульсов. Closest to the claimed device according to the technical solution is a pulse sequence selector / 3 /. It contains a first pulse counter, the counting input of which is connected to the output of the AND element, the first input of which is connected to the output of the first element NOT, the second and third pulse counters, and the counting input of the third pulse counter connected to the clock bus, the first and second registers, information, clock and the output bus, the code setting bus, the second element NOT, the subtraction unit, the switch, the memory unit, the first and second decoders, and the input of the second decoder is connected to the output bus, and the information inputs are bitwise output to a pulse counter, the counter input of which is connected to the output of the memory unit, the information input of which is connected to the information bus and the reset inputs of the first and second pulse counters, the outputs of the first pulse counter being bitwise connected to the information inputs of the first decoder, the output of which is connected to the output of the first element NOT , the control input of the switch and the control input of the memory block, the address inputs of which are bitwise connected to the outputs of the switch and also bitwise with the information input the first register, the recording input of which is connected to the output of the second element NOT, and the outputs are bitwise with the information inputs of the second register, the recording input of which is connected to the second input of the AND element, the input of the second element NOT and the clock bus, and the outputs are bitwise with the inputs of the group of inputs of the unit to be reduced subtraction, the inputs of the group of inputs of the deductible which form the code setting bus, and the outputs are bitwise with the inputs of the first group of inputs of the switch, the inputs of the second group of inputs of which are bitwise connected to the outputs of the third counter Single pulses.

Недостатком данного устройства состоит в том, что в нем не предусмотрена возможность определения общего числа импульсных последовательностей с периодами следования импульсов, кратных заданной величине. Данный параметр является весьма полезным при анализе загрузки диапазона частот излучениями различных радиоэлектронных
средств. Кроме того, он позволяет косвенно судить о сигнально-помеховой обстановке в анализируемой полосе частот.The disadvantage of this device is that it does not provide the ability to determine the total number of pulse sequences with pulse repetition periods that are multiples of a given value. This parameter is very useful in analyzing the loading of the frequency range by radiation of various electronic
funds. In addition, it allows you to indirectly judge the signal-noise situation in the analyzed frequency band.

Целью настоящего изобретения является расширение функциональных возможностей селектора импульсных последовательностей путем обеспечения возможности определения общего числа импульсных последовательностей с периодом следования импульсов, кратных заданной величине. The aim of the present invention is to expand the functionality of the pulse sequence selector by providing the ability to determine the total number of pulse sequences with a pulse repetition period that is a multiple of a given value.

Поставленная цель достигается тем, что в известный селектор импульсных последовательностей, содержащий первый счетчик импульсов, счетный вход которого соединен с выходом первого элемента И, первый вход которого соединен в выходом первого элемента НЕ, второй и третий счетчик импульсов, причем счетный вход третьего счетчик импульсов соединен с тактовой шиной, первый и второй регистры, информационную, тактовую, первую выходную шины, шину установки кода, первый блок памяти, первый и второй дешифраторы, причем выход второго дешифратора соединен с первой выходной шиной, а информационные входы
поразрядно с выходами второго счетчика импульсов, счетный вход которого соединен с выходом первого блока памяти, информационный вход которого соединен с информационной шиной и входами сброса первого и второго счетчиков импульсов, причем выходы первого счетчика импульсов поразрядно соединены с информационными входами первого дешифратора, выход которого соединен с входом первого элемента НЕ, входом управления первого блока памяти, коммутатор, вход управления которого соединен с входом первого элемента НЕ, а выходы поразрядно соединены с адресными входами первого блока памяти и также поразрядно с информационными входами первого регистра, вход записи которого соединен с выходом второго элемента НЕ, а выходы поразрядно с информационными входами второго регистра, вход записи которого соединен с вторым входом первого элемента И, входом второго элемента НЕ и тактовой шиной, блок вычитания, группа входов уменьшаемого которого поразрядно соединена с выходами второго регистра, а входы группы входов вычитаемого образуют шину установки кода, а выходы поразрядно с входом первой группы входов коммутатора, входы второй группы входов которого поразрядно соединены с выходами третьего счетчика импульсов, дополнительно введены четвертый, пятый и шестой счетчики импульсов, делитель импульсов, первый, второй и третий триггеры, второй блок памяти, второй элемент И, третий регистр, блок сравнения, шина обнуления и группа выходов второй выходной шины, причем вход делителя импульсов соединен с тактовой шиной, а выход с R-входом первого триггера, S-вход которого соединен с информационной шиной, а выход с управляющим входом четвертого счетчика импульсов, счетный вход которого соединен с тактовой шиной, первым входом второго элемента И и вычитающим входом пятого счетчика импульсов, управляющий вход которого соединен с информационной шиной, счетный вход шестого счетчика импульсов соединен с входом управления второго блока памяти и выходом второго элемента И, второй вход которого соединен с выходом второго триггера, D-вход которого соединен с плюсом источника питания, R-вход с выходом третьего триггера, а С-вход с выходом обнуления пятого счетчика импульсов, информационная группа входов которого поразрядно соединена с группой выходов второй выходной шины и также поразрядно с выходами шестого счетчика импульсов, вход сброса которого соединен с шиной обнуления, информационные входы третьего регистра поразрядно соединены с выходами четвертого счетчика импульсов, управляющий вход объединен с первой выходной шиной, а выходы поразрядно с первой группой входов блока сравнения и поразрядно с информационными входами второго блока памяти, адресная группа входов которого поразрядно соединена с выходами первого счетчика импульсов, а группа выходов поразрядно с второй группой входов блока сравнения, выход которого соединен с информационной шиной.This goal is achieved by the fact that in the known pulse sequence selector containing a first pulse counter, the counting input of which is connected to the output of the first element AND, the first input of which is connected to the output of the first element NOT, the second and third pulse counter, and the counting input of the third pulse counter is connected with a clock bus, first and second registers, information, clock, first output bus, code setting bus, first memory block, first and second decoders, and the output of the second decoder is connected nen with the first output bus, and information inputs
bitwise with the outputs of the second pulse counter, the counting input of which is connected to the output of the first memory block, the information input of which is connected to the information bus and the reset inputs of the first and second pulse counters, and the outputs of the first pulse counter are bitwise connected with the information inputs of the first decoder, the output of which is connected to the input of the first element NOT, the control input of the first memory block, a switch whose control input is connected to the input of the first element NOT, and the outputs are bitwise connected with address inputs of the first memory block and also bitwise with information inputs of the first register, the recording input of which is connected to the output of the second element NOT, and outputs bitwise with information inputs of the second register, the recording input of which is connected to the second input of the first AND element, the input of the second element NOT and a clock bus, a subtraction unit, the group of inputs of which is reduced bitwise connected to the outputs of the second register, and the inputs of the group of inputs of the subtracted form the bus for setting the code, and the outputs bit by bit with the input of the first groups of inputs of the switch, the inputs of the second group of inputs of which are bitwise connected to the outputs of the third pulse counter, additionally introduced the fourth, fifth and sixth pulse counters, pulse divider, the first, second and third triggers, the second memory block, the second element And, the third register, the comparison block , the zeroing bus and the group of outputs of the second output bus, with the input of the pulse divider connected to the clock bus, and the output with the R-input of the first trigger, the S-input of which is connected to the information bus, and the output with the control input a twisted pulse counter, the counting input of which is connected to the clock bus, the first input of the second element And and the subtracting input of the fifth pulse counter, the control input of which is connected to the information bus, the counting input of the sixth pulse counter is connected to the control input of the second memory unit and the output of the second element And, the second input of which is connected to the output of the second trigger, the D-input of which is connected to the plus of the power source, the R-input with the output of the third trigger, and the C-input with the output of zeroing the fifth pulse counter, inf the radiation group of inputs of which is bitwise connected to the group of outputs of the second output bus and also bitwise with the outputs of the sixth pulse counter, the reset input of which is connected to the zeroing bus, the information inputs of the third register are bitwise connected with the outputs of the fourth pulse counter, the control input is combined with the first output bus, and the outputs are bitwise with the first group of inputs of the comparison unit and bitwise with the information inputs of the second memory block, the address group of inputs of which is bitwise connected to the output said first pulse counter, and a group of outputs bit by bit with the second group of inputs of the comparator, whose output is connected to the data line.

Сущность изобретения заключается в расширении функциональных возможностей устройства-прототипа, а именно в реализации возможности определения общего количества импульсных последовательностей с периодом следования импульсов, кратных заданной величине. В результате удара расширить область применения селектора импульсных последовательностей, а следовательно увеличить и число их потребителей. При этом следует отметить, что рассматриваемая проблема технического решения до настоящего времени не имела. The invention consists in expanding the functionality of a prototype device, namely, in realizing the possibility of determining the total number of pulse sequences with a pulse repetition period that is a multiple of a given value. As a result of the impact, expand the scope of the pulse sequence selector, and therefore increase the number of their consumers. It should be noted that the problem under consideration has not yet had a technical solution.

Предлагаемое устройство поясняется чертежами, на которых:
на фиг. 1 представлена структурная схема селектора импульсных последовательностей в соответствии с изобретением;
на фиг.2 иллюстрируются эпюры напряжений, поясняющие работу устройства.The proposed device is illustrated by drawings, in which:
in FIG. 1 is a structural diagram of a pulse sequence selector in accordance with the invention;
figure 2 illustrates stress diagrams explaining the operation of the device.

Заявляемое устройство, показанное на фиг.1, содержит информационную шину 2, первую выходную шину 3, вторую выходную шину 30, шину установки кода 17, шину обнуления 29, первый счетчик импульсов 4, первый дешифратор 5, первый элемент И 6, первый элемент НЕ 7, второй счетчик импульсов 8, коммутатор 9, первый блок памяти 10, третий счетчик импульсов 11, блок вычитания 12, второй дешифратор 13, первый регистр 14, второй элемент НЕ 15, второй регистр 16, делитель импульсов 18, первый триггер 19, четвертый счетчик импульсов 20, третий регистр 21, пятый счетчик импульсов 22, второй элемент И 23, второй блок памяти 24, блок сравнения 25, шестой счетчик импульсов 26, второй триггер 27 и третий триггер 28. При этом счетный вход первого счетчика импульсов 4 соединен с выходом первого элемента И 6, первый вход которого соединен с выходом первого элемента НЕ 7, счетный вход третьего счетчика импульсов 11 соединен с тактовой шиной 2, выход второго дешифратора 13 соединен с первой выходной шиной 3, а информационные входы поразрядно с выходом второго счетчика импульсов 8, счетный вход которого соединен с выходом первого блока памяти 10, информационный вход которого соединен с информационной шиной 1 и входами сброса первого 4 и второго 8 счетчиков импульсов, причем выходы первого счетчика импульсов 4 поразрядно соединены с информационными входами первого дешифратора 5, выход которого соединен с входом первого элемента НЕ 7, входом управления первого блока памяти 10, вход управления коммутатора 9 соединен с входом первого элемента НЕ 7, а выходы поразрядно соединены с адресными входами первого блока памяти 10 и также поразрядно с информационными входами первого регистра 14, вход записи которого соединен с выходом второго элемента НЕ 15, а выходы поразрядно с информационными входами второго регистра 16, вход которого соединен с вторым входом первого элемента И 6, входом второго элемента НЕ 15 и тактовой шиной 2, группа входов уменьшаемого блока вычитания 12 поразрядно соединена с выходом второго регистра 16, а входы группы входов вычитаемого образуют шину установки кода, выхода-поразрядно с входами первой группы входов коммутатора 9, входы второй группы входов которого поразрядно соединены с выходами третьего счетчика импульсов 11, вход делителя 18 соединен с тактовой шиной 2, а выход с R-входом первого триггера 19, S-вход которого соединен с информационной шиной 1, а выход с управляющим входом четвертого счетчика импульсов 20, счетный вход которого соединен с тактовой шиной 2, первым входом второго элемента И 23 и вычитающим входом пятого счетчика импульсов 22, управляющий вход которого соединен с информационной шиной 1, счетный вход шестого счетчика импульсов соединен с входом управления второго блока памяти 24 и выходом второго элемента И 23, второй вход которого соединен с выходом второго триггера 27, D-вход которого соединен с полюсом источника питания, R-вход с выходом третьего триггера 28, а C-вход с выходом обнуления пятого счетчика импульсов 22, информационная группа входов которого поразрядно соединена с группой выходов второй выходной шины 30 и также поразрядно с выходами шестого счетчика импульсов 26, вход сброса которого соединен с шиной обнуления 29, информационные входы третьего регистра 21 поразрядно соединены с выходами четвертого счетчика импульсов 20, управляющий вход объединен с первой входной шиной 3, а выходы поразрядно с первой группой входов блока сравнения 25 и поразрядно с информационными входами второго блока памяти 24, адресная группа входов которого поразрядно соединена с выходами первого счетчика импульсов 11, а группа выходов - поразрядно с второй группой входов блока сравнения 25, выход которого соединен с R-входом третьего триггера 28, S-вход которого соединен с информационной шиной 1. The inventive device shown in figure 1, contains information bus 2, the first output bus 3, the second output bus 30, the installation bus code 17, the reset bus 29, the first pulse counter 4, the first decoder 5, the first element And 6, the first element NOT 7, second pulse counter 8, switch 9, first memory block 10, third pulse counter 11, subtraction block 12, second decoder 13, first register 14, second element NOT 15, second register 16, pulse divider 18, first trigger 19, fourth pulse counter 20, third register 21, fifth pulse counter 22, in the second element And 23, the second memory block 24, the comparison unit 25, the sixth pulse counter 26, the second trigger 27 and the third trigger 28. In this case, the counting input of the first pulse counter 4 is connected to the output of the first element And 6, the first input of which is connected to the output of the first of element NOT 7, the counting input of the third pulse counter 11 is connected to the clock bus 2, the output of the second decoder 13 is connected to the first output bus 3, and the information inputs are bitwise with the output of the second pulse counter 8, the counting input of which is connected to the output of the first memory block 10 the information input of which is connected to the information bus 1 and the reset inputs of the first 4 and second 8 pulse counters, and the outputs of the first pulse counter 4 are bitwise connected to the information inputs of the first decoder 5, the output of which is connected to the input of the first element NOT 7, the control input of the first memory block 10, the control input of the switch 9 is connected to the input of the first element NOT 7, and the outputs are bitwise connected to the address inputs of the first memory block 10 and also bitwise to the information inputs of the first register 14, input One record of which is connected to the output of the second element HE 15, and the outputs are bitwise with the information inputs of the second register 16, the input of which is connected to the second input of the first element AND 6, the input of the second element NOT 15 and the clock bus 2, the group of inputs of the reduced unit of subtraction 12 is bitwise connected with the output of the second register 16, and the inputs of the group of inputs of the deductible form the bus for setting the code, the output is bitwise with the inputs of the first group of inputs of the switch 9, the inputs of the second group of inputs are bitwise connected to the outputs of the third counter and pulses 11, the input of the divider 18 is connected to the clock bus 2, and the output with the R-input of the first trigger 19, the S-input of which is connected to the information bus 1, and the output with the control input of the fourth pulse counter 20, the counting input of which is connected to the clock bus 2, the first input of the second element And 23 and the subtracting input of the fifth pulse counter 22, the control input of which is connected to the information bus 1, the counting input of the sixth pulse counter is connected to the control input of the second memory unit 24 and the output of the second element And 23, the second input of which connected to the output of the second trigger 27, the D-input of which is connected to the pole of the power source, the R-input with the output of the third trigger 28, and the C-input with the zeroing output of the fifth pulse counter 22, the information group of inputs of which is bitwise connected to the group of outputs of the second output bus 30 and also bitwise with the outputs of the sixth pulse counter 26, the reset input of which is connected to the zeroing bus 29, the information inputs of the third register 21 are bitwise connected with the outputs of the fourth pulse counter 20, the control input is combined with the first input bus 3, and the outputs are bitwise with the first group of inputs of the comparison unit 25 and bitwise with the information inputs of the second memory block 24, the address group of inputs of which is bitwise connected to the outputs of the first pulse counter 11, and the group of outputs is bitwise with the second group of inputs of the comparison unit 25, the output of which is connected to the R-input of the third trigger 28, the S-input of which is connected to the information bus 1.

Реализация первого 4, второго 8 и третьего 11 счетчиков, первого 5 и второго 13 дешифраторов, первого элемента И 6, первого 7 и второго 15 элементов НЕ, коммутатора 9, первого блока памяти 10, блока вычитания 12, первого 14 и второго 16 регистров аналогична соответствующим блокам прототипа. Реализация делителя импульсов 18 зависит от коэффициента деления n, требуемого быстродействия и в общем случае может быть осуществлена, например, в соответствии с /4, стр.640-644/. В простейшем случае блок 18 может представлять из себя счетчик импульсов на n, в качестве выходного сигнала которого используется импульс переполнения. Первый 19 и третий 28 триггеры представляют из себя RS-триггеры, реализуемые на элементах И-НЕ или ИЛИ-НЕ (микросхемы 155 серии ЛАЗ, ЛА8, ЛР1). Счетчики импульсов 20 и 26 реализуются аналогично блокам 4, 8 и 11 прототипа. Третий регистр 21 реализуется аналогично регистрам 14 и 16 прототипа. Реверсивный счетчик 22 может быть реализован на микросхемах 155 серии ИЕ7.Второй элемент И 23 реализуется аналогично блоку 6 прототипа. Второй блок памяти реализуется на микросхема132 РУ6. Блок сравнения 25 реализуется на микросхемах 155 серии СП1. Второй триггер 27 представляет из себя D-триггер и реализуется на микросхеме 155 ТМ2. The implementation of the first 4, second 8 and third 11 counters, the first 5 and second 13 decoders, the first element 6, the first 7 and second 15 elements NOT, the switch 9, the first memory block 10, the subtraction block 12, the first 14 and second 16 registers corresponding prototype blocks. The implementation of the pulse divider 18 depends on the division coefficient n, the required speed and in the general case can be implemented, for example, in accordance with / 4, pp. 640-644 /. In the simplest case, block 18 may be a pulse counter by n, the overflow pulse is used as the output signal of which. The first 19 and third 28 flip-flops are RS-flip-flops, implemented on the elements AND-NOT or OR-NOT (chips 155 series LAZ, LA8, LR1). The pulse counters 20 and 26 are implemented similarly to blocks 4, 8 and 11 of the prototype. The third register 21 is implemented similarly to the registers 14 and 16 of the prototype. Reversible counter 22 can be implemented on chips 155 series IE7. The second element And 23 is implemented similarly to block 6 of the prototype. The second memory block is implemented on the 132 RU6 chip. Comparison unit 25 is implemented on chips of the 155 SP1 series. The second trigger 27 is a D-trigger and is implemented on the chip 155 TM2.

Селектор импульсных последовательностей работает следующим образом. The pulse sequence selector operates as follows.

В исходном состоянии при включении питания на выходе блока 5 формируется уровень логического нуля, так как содержимое счетчика 4 не соответствует кодовой комбинации дешифратора 5. Элемент И 6 открыт по одному из входов сигналом уровня логической "1" с выхода элемента НЕ 7. Счетчик 26 обнуляется с помощью шины обнуления 29. In the initial state, when the power is turned on, a logic zero level is formed at the output of block 5, since the contents of counter 4 do not correspond to the code combination of decoder 5. Element And 6 is opened in one of the inputs by a logic level signal “1” from the output of element NOT 7. Counter 26 is reset to zero using the zeroing bus 29.

Тактовые импульсы с шины 2 (см. фиг.2) поступают на счетный вход счетчика 11 и через элемент И 6 на счетчик 4. Заполнение счетчика 4 осуществляется до совпадения с кодом числа K, определенным дешифратором 5. В результате этого на выходе дешифратора 5 формируется сигнал логической единицы, которой через элемент НЕ 7 закрывает элемент И 6 для прохождения таковых импульсов, разрешает прохождение через коммутатор 9 кодовой комбинации с выхода счетчика 11 на адресный вход блока 10 памяти и одновременно переводит его по входу управления в режим записи. Clock pulses from bus 2 (see figure 2) are received at the counter input of counter 11 and through element 6 to counter 4. Filling of counter 4 is carried out until it matches the code number K defined by decoder 5. As a result, the output of decoder 5 is formed the signal of a logical unit, which closes the And element 6 through the element 7 to pass such pulses, allows the code combination to pass through the switch 9 from the output of the counter 11 to the address input of the memory unit 10 and at the same time transfers it to the recording mode by the control input.

Кроме того, содержимое счетчика 11 поступает на информационные входы регистра 14. In addition, the contents of the counter 11 is fed to the information inputs of the register 14.

При отсутствии такового импульса на шине 2 устройства на выходе элемента НЕ 15 формируется сигнал с уровнем логической единицы, разрешающий запись в регистр 14 содержимого счетчика 11. In the absence of such a pulse on the bus 2 of the device at the output of the element NOT 15, a signal is generated with the level of a logical unit, which allows recording the contents of the counter 11 to the register 14.

При прохождении очередного тактового импульса содержимое регистра 14 переписывается в регистр 16. Изменение содержимого регистра 14 при этом происходит, так как на его управляющем входе отсутствует сигнал разрешения записи, чем исключается сбойная ситуация при выполнении операции перезаписи. When the next clock pulse passes, the contents of the register 14 are transferred to the register 16. The change in the contents of the register 14 occurs because there is no write permission signal at its control input, thereby eliminating a malfunction during the rewriting operation.

Код числа выхода регистра 16 поступает на вход уменьшаемого блока 12, на вход вычитаемого которого поступает код числа n с шины 17. значение n определяется из априорно известной кратности периодов следования информационных импульсов. The code of the output number of the register 16 is input to the unit to be reduced 12, the input of which is subtracted receives the code of the number n from the bus 17. The value of n is determined from the a priori known multiplicity of the periods of information pulses.

На выходе блока 12 формируется код разности Δ i n. Пусть в момент времени t1 на информационную шину 1 устройства поступает импульс U₁. В результате в ячейку блока 10 памяти, адрес которой определяется содержимым счетчика 11 (код числа i), записывается единица и одновременно по входу сброса обнуляется счетчик 8. Кроме того, входным импульсом обнуляется счетчик 4, в результате чего на выходе дешифратора 5 формируется сигнал с нулевым уровнем, который переводит блок 10 памяти в режим воспроизведения. Сигналом с выхода дешифратора 5 через элемент НЕ 7 разрешается прохождение на счетный вход счетчика 4 таковых импульсов. Кроме того, сигнал с выхода дешифратора 5 осуществляет подключение выхода блока 12 к адресным входам блока 10 памяти. В результате этой операции опрашивается ячейка памяти блока 10 с адресом (1 - n). Единица, записанная в этой ячейке в момент времени t1, считывается в счетчик 8. Одновременно в момент времени t1 (на шине 2 устройства отсутствует таковой импульс) код числа (i n) записывается в регистр 14.At the output of block 12, a difference code Δ i n is generated. Suppose that at time t1, a pulse U ₁ arrives at the information bus 1 of the device. As a result, a unit is written into the cell of the memory unit 10, the address of which is determined by the contents of counter 11 (code of number i), and counter 8 is reset at the input of the reset. In addition, counter 4 is reset by the input pulse, as a result of which a signal is generated at the output of decoder 5 zero level, which puts the memory unit 10 in playback mode. The signal from the output of the decoder 5 through the element NOT 7 allows the passage to the counting input of the counter 4 of such pulses. In addition, the signal from the output of the decoder 5 connects the output of block 12 to the address inputs of the memory block 10. As a result of this operation, the memory cell of block 10 with the address (1 - n) is interrogated. The unit recorded in this cell at time t1 is read into counter 8. At the same time at time t1 (there is no such impulse on bus 2 of the device), the number (in) code is written to register 14.

С приходом очередного тактового импульса в момент времени t2 выполняется операция перезаписи содержимого регистра 14 в регистр 16. В результате на входе уменьшаемого блока 12 появляется код числа (i n), а на его выходе (i 2n). Таким образом, в момент времени t2 опрашивается ячейка памяти блока 10 с адресом (i 2n). With the arrival of the next clock pulse at time t2, the operation of overwriting the contents of register 14 to register 16. As a result, the code of the number (i n) appears at the input of the unit being reduced 12 and its output (i 2n). Thus, at time t2, the memory cell of block 10 with the address (i 2n) is interrogated.

Опрос ячеек памяти блока 10, номера которых кратны n, осуществляется с приходом каждого последующего тактового импульса по описанному выше алгоритму. The interrogation of memory cells of block 10, whose numbers are multiples of n, is carried out with the arrival of each subsequent clock pulse according to the algorithm described above.

Устройство работает в режиме спроса до тех пор, пока с момента времени t1 не поступит k тактовых импульсов U2. С появлением на выходе счетчика 4 кода k дешифратор 5 переведет устройство в режим записи. The device operates in demand mode until k clock pulses U2 arrive from time t1. When the code k appears at the output of counter 4, the decoder 5 will put the device into recording mode.

Значение К выбирается из условия к (n 1). Это обусловлено тем, что К должно быть как можно больше ( для опроса большего числа ячеек памяти блока 10), но меньше n, определяющего кратность периода следования информационных импульсов U1. Необходимость выполнения неравенства К < n связана с реализацией циклического опроса ячеек памяти блока 10
D = i-jn, j = 1,2...,(n-1).
В режиме опроса импульсы записанные в ячейках блока 10, номера которых кратны n, суммируются счетчиком 8. Содержимое счетчика 8 в параллельном коде поступает на вход дешифратора 13, которым задается уровень порога обнаружения импульсной последовательности исходя из заданной вероятности правильного обнаружения.The value of K is selected from the condition k (n 1). This is due to the fact that K should be as large as possible (for polling a larger number of memory cells of block 10), but less than n, which determines the multiplicity of the repetition period of information pulses U1. The need to fulfill the inequality K <n is associated with the implementation of a cyclic survey of memory cells of block 10
D = i-jn, j = 1,2 ..., (n-1).
In the polling mode, the pulses recorded in the cells of block 10, the numbers of which are multiples of n, are summed by the counter 8. The contents of the counter 8 in the parallel code are input to the decoder 13, which sets the level of detection threshold of the pulse sequence based on the given probability of correct detection.

Емкость счетчиков 8 и 11 выбирается равной числу ячеек памяти блока 10. The capacity of the counters 8 and 11 is selected equal to the number of memory cells of block 10.

Если код числа, записанного в счетчик 8, совпадает с кодом, на который настроен дешифратор 13, на выходе последнего формируется сигнал U13 об обнаружении импульсной последовательности. С приходом в t4 очередного импульса U1 на информационную шину 1 устройства обнуляются счетчики 4 и 8, устройство начинает функционировать по выше описанному алгоритму. If the code of the number recorded in counter 8 matches the code for which the decoder 13 is tuned, the output of the latter generates a signal U13 about the detection of the pulse sequence. When the next pulse U1 arrives at t4 on the information bus 1 of the device, the counters 4 and 8 are reset to zero, the device starts to function according to the algorithm described above.

Определение количества одновременно работающих радиоэлектронных средств (РЭС) осуществляется по такому наиболее информативному параметру сигналов как фаза (временное положение) информационных импульсов /5/. Это возможно в силу того, что радиостанции различных корреспондентов и принадлежащие к различным радиосетям включаются в работу в несогласованные момент времени. Кроме того, свой отпечаток накладывает и различное пространственное размещение РЭС. The determination of the number of simultaneously operating electronic means (RES) is carried out by such the most informative parameter of signals as the phase (temporary position) of information pulses / 5 /. This is possible due to the fact that the radio stations of various correspondents and belonging to different radio networks are included in the work at an uncoordinated point in time. In addition, the various spatial distribution of the RES imposes its imprint.

С этой целью с помощью делителя 18 осуществляется формирование опорной импульсной последовательности U18 путем деления тактовой последовательности U2 на n. В задачу RS-триггера 19 и четвертого счетчика 20 входит измерение фазы следования информационных импульсов U₁ относительно опорных U₁₈. С этой целью опорные импульсы U₁₈ поступают на R-вход триггера 19 переводя его в нулевое состояние. Пусть в ранее рассмотренный момент времени t₁ поступает информационный импульс U₁, который переводит триггер 19 по S-входу в единичное состояние. Единичный сигнал U₁₉ с выхода бл. 19 поступает на управляющий вход счетчика 20 переводя его в режим счета. Последний с помощью импульсов U₂ осуществляет измерение длительности интервала τ = t₃- t₁, границы которого определяются моментами поступления информационного U₁ и опорного U₁₈ импульсов. Полученное значение временного интервала или фаза Φ₁ информационного импульса используется для описания данного РЭС, в нашем случае первого. Далее выполняется операция определения его принадлежности к импульсной последовательности, кратной заданной величине по выше рассмотренному алгоритму. Если принимается положительное решение, то единичным сигналом с выхода дешифратора 13, поступающим на управляющий вход-бл. 21 в момент времени t₄, измеренное значение Φ₁ переписывается в буферный регистр из счетчика 20.To this end, using the divider 18, the reference pulse sequence U18 is formed by dividing the clock sequence U2 by n. The task of the RS-flip-flop 19 and the fourth counter 20 includes the measurement of the phase following information pulses U ₁ relative to the reference U ₁₈ . To this end, the reference pulses U ₁₈ are received at the R-input of the trigger 19 translating it into the zero state. Suppose that in the previously discussed time information pulse arrives t ₁ U ₁ which carries a trigger 19 to S-entry into one state. A single signal U ₁₉ from the output bl. 19 enters the control input of the counter 20, translating it into counting mode. The latter, using pulses U ₂ , measures the duration of the interval τ = t ₃ - t ₁ , the boundaries of which are determined by the moments of arrival of the information U ₁ and the reference U ₁₈ pulses. The obtained value of the time interval or phase Φ _{1 of the} information pulse is used to describe this RES, in our case, the first. Next, the operation of determining its belonging to a pulse sequence that is a multiple of a given value according to the above algorithm is performed. If a positive decision is made, then a single signal from the output of the decoder 13, supplied to the control input-bl. 21 at time t ₄ , the measured value Φ _{1 is} written to the buffer register from the counter 20.

Предназначение блоков с 22 по 28 состоит в сравнении измеренного значения параметра Φ_i с ранее измеренными номиналами и при отсутствии совпадения его запись во второй блок памяти 24. Одновременно в счетчике 26 осуществляется подсчет записанных в бл. 24 номиналов Φ_i что соответствует количеству отмеченных в работе РЭС. Рассмотрим это более подробно.The purpose of blocks 22 to 28 is to compare the measured value of the parameter Φ _i with previously measured values and, if there is no coincidence, write it to the second memory block 24. At the same time, the counter 26 is counted in bl. 24 denominations Φ _i which corresponds to the number noted in the RES. Consider this in more detail.

С приходом в момент времени t₅ второго информационного импульса U₁ выполняется обнуление первого счетчика 4. С приходом на его счетный вход первого тактового импульса U₂ на его информационных входах формируется код числа 1. Данная кодовая комбинация поступает на адресные входы второго блока памяти 24. Кроме того, данный тактовый импульс поступает на вычитающий вход реверсивного счетчика 22. Так как в нем запись отсутствовала (присутствует код "О"), но на его выходе обнуления формируется импульс U₂₂, переводящий триггер 27 в единичное состояние. В результате по второму входу открывается элемент И 23. Одновременно рассматриваемым тактовым импульсом U₂ второй блок памяти 24 переводится в режим записи. По адресу 1 записывается код числа, соответствующего Φ₁ В тоже время импульс U₂₃ поступает на счетный вход счетчика 26. В результате содержимое счетчика 26 становится равным 1, что соответствует обнаружению импульсной последовательности с заданными параметрами одного РЭС. Код числа "1" поступает на выход 30 селектора импульсов.With the arrival of the second information pulse U ₁ at time t _{5, the} first counter 4 is reset. With the arrival of the first clock pulse U ₂ at its counting input, a code of 1 is generated at its information inputs. This code combination is sent to the address inputs of the second memory block 24. In addition, this clock pulse is fed to the subtracting input of the reverse counter 22. Since there was no record in it (the code “O” is present), but a pulse U ₂₂ is generated at its zeroing output, which transfers the trigger 27 to a single state. As a result, the element And 23 opens at the second input. At the same time, the considered clock pulse U _{2 the} second memory block 24 is transferred to the recording mode. 1 is written to the address of the code corresponding to the Φ ₁ At the same time U ₂₃ pulse to the count input of the counter 26. The contents of counter 26 becomes equal to 1 which corresponds to the detection pulse sequence with preset parameters of RES. The code number "1" is fed to the output 30 of the pulse selector.

В связи с тем, что по адресу 1 записался код числа Φ₁ а на адресном входе еще присутствует код 1, то на выходах блока 24 также присутствует код Φ₁ Это приводит к тому, что на первую и вторую группы входов блока сравнения 25 поступает код числа Φ₁ В результате на выходе бл. 25 формируется единичный сигнал U₂₅, переводящий триггер 28 в единичное состояние. В задачу последнего входит блокировка элемента И 23 для прохождения тактовых импульсов U₂ на счетный вход бл. 26 и управляющий вход бл. 24. Эта функция выполняется путем подачи единичного сигнала с выхода бл. 28 на R-вход D-триггера 27. В результате триггер 27 переводится в нулевое состояние (независимо от действующих на него C-вход импульсов). Данное положение сохраняется до момента прихода очередного импульса U₁ на информационную шину. В результате все последующие тактовые импульсы U₂ через элемент И 23 не пройдут и содержимое счетчика 26 не изменится.Due to the fact that the code of the number Φ 1 was recorded at address ₁ and the code 1 is still present at the address input, the code Φ ₁ is also present at the outputs of block 24. This leads to the code entering the first and second groups of inputs of the comparison block 25 numbers Φ ₁ As a result, at the output of bl. 25 is formed by a single signal U _25, the trigger 28 translates in one state. The latter's task is to block the And 23 element for passing clock pulses U ₂ to the counting input bl. 26 and control input bl. 24. This function is performed by supplying a single signal from the output of bl. 28 to the R-input of the D-flip-flop 27. As a result, the flip-flop 27 is brought to the zero state (regardless of the C-input of the pulses acting on it). This position is maintained until the arrival of the next impulse U ₁ to the information bus. As a result, all subsequent clock pulses U ₂ through the element And 23 will not pass and the contents of the counter 26 will not change.

В рассматриваемый интервал времени τ = t₆- t₅ с помощью блоков 18, 19 и 20 произойдет измерение временного параметра Φ₂ для второго информационного импульса U₁, поступившего в момент времени t_s. В связи с тем, что также было принято решение об обнаружении импульсной последовательности с заданными параметрами (сформирован сигнал U₁₃ в момент времени t₇), значение Φ₂ из счетчика 20 переписывается в буферный регистр 21.In the considered time interval τ = t ₆ - t ₅ using the blocks 18, 19 and 20, the time parameter Φ ₂ will be measured for the second information pulse U ₁ received at time t _s . Due to the fact that it was also decided to detect a pulse sequence with the given parameters (a signal U _{13 was} generated at time t ₇ ), the value Φ ₂ from the counter 20 is written to the buffer register 21.

С приходом в t₈ очередного информационного импульса U₁ обнуляется счетчик 4 и содержимое шестого счетчика 26 (код единицы) переписывается в реверсивный счетчик 22. С приходом очередного тактового импульса U₂ увеличивается содержимое счетчика 4. Код единицы поступает на адресные входы второго блока памяти 24. Кроме того, этот импульс поступает на вычитающий вход реверсивного счетчика 22 уменьшая его содержимое на единицу. На выходах блока памяти 24 присутствует код числа Φ₁ (в соответствии с адресом "1"), который поступает на вторую группу входов блока сравнения 25. На первой группе входов последнего присутствует код числа Φ₂ отличный от Φ₁. На выходе блока сравнения сигнал U₂₅ отсутствует.With the arrival of the next information pulse U ₁ at t _8, counter 4 is reset to zero and the contents of the sixth counter 26 (unit code) is copied to the reverse counter 22. With the arrival of the next clock pulse U ₂ , the contents of the counter 4 are increased. The unit code is sent to the address inputs of the second memory 24 . In addition, this pulse is fed to the subtracting input of the reverse counter 22, reducing its contents by one. At the outputs of the memory block 24 there is a code of the number Φ ₁ (in accordance with the address "1"), which is fed to the second group of inputs of the comparison unit 25. At the first group of inputs of the last there is a code of the number Φ ₂ different from Φ ₁ . At the output of the comparison unit, the signal U _{25 is} missing.

С приходом очередного тактового импульса увеличивается содержимое счетчика 4. Поступление этого же импульса на вычитающий вход реверсивного счетчика 22 приведет к тому, что на его выходе обнуления сформируется импульс U₂₂ (содержимое счетчика было равно "0"). Этим импульсом триггер 27 переводится в единичное состояние, открывая по одному входу элемента И 23. Следует отметить, что к данному моменту времени сигнал U₂₈ с R-входа триггера 27 снимается (триггер 28 принимает нулевое состояние благодаря приходу импульса U₁). В результате импульсом U₂ блок памяти 24 переводится в режим записи. По адресу "2" (содержимое счетчика 4 равно "2") выполняется запись значения Φ₂ с выходов буферного регистра 21. Кроме того, содержимое счетчика 26 увеличивается на единицу.With the arrival of the next clock pulse, the contents of the counter 4 increase. The arrival of the same pulse to the subtracting input of the reverse counter 22 will result in the pulse U _{22 being} generated at its zeroing output (the contents of the counter were “0”). With this pulse, trigger 27 is brought into a single state, opening one input of element And 23. It should be noted that at this point in time, signal U ₂₈ is removed from the R input of trigger 27 (trigger 28 takes a zero state due to the arrival of pulse U ₁ ). As a result, the pulse U ₂ the memory block 24 is transferred to the recording mode. At the address “2” (the contents of counter 4 is equal to “2”), the value Φ ₂ is recorded from the outputs of the buffer register 21. In addition, the contents of the counter 26 are increased by one.

На выходах блока памяти 24 появляется кодовая комбинация значения Φ₂. В результате на обеих группах входов блока сравнения 25 присутствует одна кодовая комбинация, что приводит к формирования на выходе последнего сигнала U₂₅. Это влечет за собой то, что триггер 28 переводится в единичное состояние. Его выходным сигналом U₂₈, воздействующим на R-вход D-триггера 27, последний переводится в нулевое состояние. Элемент И 23 закрывается по второму входу и последующие импульсы U₂ не изменяют содержание счетчика 26, а блок памяти 26 находится в режиме воспроизведения. Данное устойчивое состояние селектора сохраняется до момента прихода очередного информационного импульса U₁. При этом алгоритм работы устройства остается неизменным.At the outputs of the memory block 24 appears a code combination of the value Φ ₂ . As a result, one code combination is present on both groups of inputs of the comparison unit 25, which leads to the formation of the last signal U ₂₅ at the output. This entails that the trigger 28 is transferred to a single state. Its output signal U ₂₈ acting on the R-input of the D-flip-flop 27, the latter is converted to the zero state. Element And 23 is closed at the second input and subsequent pulses U ₂ do not change the content of the counter 26, and the memory unit 26 is in playback mode. This steady state of the selector is maintained until the moment of the arrival of the next information impulse U ₁ . The algorithm of the device remains unchanged.

Пусть в момент времени t₈ в работе отмечается импульс U₁, временные параметры Φ₁ которого отмечались ранее в момент времени t₁. В данном случае при анализе первой группы ячеек памяти (где хранится значение Φ₁ произойдет совпадение измеренного параметра Φ₁ и хранящегося в бл. 24. В результате на выходе блока сравнения 25 сформируется сигнал U₂₅, который воздействуя на элементы 28, 27 и 23 запрещает изменение содержимого счетчика 26. Следовательно импульс РЭС, зафиксированного ранее в блоке 24, не увеличит содержимого счетчика 26, а следовательно исключается ошибочное принятие решения.Let the momentum U _{1 be} noted in the work at time t ₈ , the time parameters Φ _{1 of} which were noted earlier at time t ₁ . In this case, when analyzing the first group of memory cells (where the value Φ ₁ is stored, the measured parameter Φ ₁ coincides with that stored in block 24. As a result, the signal U _{25 is} generated at the output of the comparison unit ₂₅ , which prohibits elements 28, 27, and 23 changing the contents of the counter 26. Therefore, the pulse RES, previously recorded in block 24, will not increase the contents of the counter 26, and therefore excluded erroneous decision.

Во время работы селектора возможна обойная ситуация. Она возникает в том случае, когда на периоде следования опорных импульсов U₁₈ поступают два и более информационных импульса. В этом случае устройство не успеет завершить анализ импульсной последовательности в блоке 10 на предмет ее принадлежности к последовательности с заданными характеристиками (как поступает очередной информационный импульс). В этом случае решения об обнаружении последовательности не принимается (ситуация характеризуется как "пропуск цели"), а сигнал U₁₃ на выходе дешифратора 13 не формируется. Это приводит к тому, что содержимое счетчика 20 в буферный регистр не переписывается и анализ на новизну временных характеристик РЭС не производится. Таким образом, рассмотренная обойная ситуация не приводит к изменению содержимого счетчика 26, а следовательно возможна недооценка общего числа одновременно работающих РЭС. Вероятность такого события незначительна, а ее последствия могут быть учтены в практической работе.During the operation of the selector, a wallpaper situation is possible. It arises in the case when two or more information pulses arrive at the follow-up period of the reference pulses U ₁₈ . In this case, the device does not have time to complete the analysis of the pulse sequence in block 10 for its belonging to a sequence with predetermined characteristics (how does the next information pulse arrive). In this case, the decision to detect the sequence is not made (the situation is characterized as a “missed target”), and the signal U ₁₃ at the output of the decoder 13 is not formed. This leads to the fact that the contents of the counter 20 are not written to the buffer register and analysis of the novelty of the time characteristics of the RES is not performed. Thus, the considered wallpaper situation does not lead to a change in the contents of the counter 26, and therefore it is possible to underestimate the total number of simultaneously operating RES. The probability of such an event is insignificant, and its consequences can be taken into account in practical work.

Подсчет количества одновременно работающих РЭС обычно осуществляется в пределах заданного интервала времени. По его истечении с помощью шины обнуления 29 содержимое счетчика 26 обнуляется. Названная шина также может быть использована при включении селектора для исключения погрешностей измерений (обеспечения гарантированного начального "нулевого" состояния счетчика 26). Counting the number of simultaneously operating RES is usually carried out within a given time interval. After it expires using the reset bus 29, the contents of the counter 26 are reset. The named bus can also be used when the selector is turned on to eliminate measurement errors (ensuring a guaranteed initial "zero" state of the counter 26).

Таким образом, дополнительное введение в устройство-прототип дополнительных элементов позволило расширить функциональные возможности селектора, а именно определять количество импульсных последовательностей с заданными характеристиками. Thus, an additional introduction to the prototype device of additional elements made it possible to expand the functionality of the selector, namely, to determine the number of pulse sequences with specified characteristics.

Источники информации, принятые во внимание. Sources of information taken into account.

1. А. с. 1205286, СССР. Устройство для обнаружения импульсного сигнала с заданными временными характеристиками /М. В. Догадкин. Опубл. в Б.И. N 2, 1986. H 03 K 5/26. 1. A. p. 1205286, USSR. A device for detecting a pulse signal with predetermined time characteristics / M. V. Dogadkin. Publ. in B.I. N 2, 1986. H 03 K 5/26.

2. А. с. 1311008, СССР. Перестраиваемый селектор импульсных последовательностей /В. Ю. Демьяненко, Г. Ф. Верещагина. Опубл. в Б. И. N 18, 1987. 2. A. p. 1311008, USSR. Tunable pulse sequence selector / V. Yu. Demyanenko, G.F. Vereshchagin. Publ. in B.I. N 18, 1987.

3. А. с. 1499464, СССР. Селектор импульсных последовательностей /А. В. Терентьев, П. Л. Смирнов, Б. О. Лужков. Опубл. в Б. И. N 29, 1989. H 03 K 5/26, 5/153. 3. A. p. 1499464, USSR. Pulse sequence selector / A. V. Terentyev, P.L. Smirnov, B.O. Luzhkov. Publ. in B. I. N 29, 1989. H 03 K 5/26, 5/153.

4. Справочник по интегральным микросхемам. 0Б. В. Тарабрин, С. В. Якубовский и др. Под ред. Б. В. Тарабарина. 2-е изд. перераб. и доп. М. Энергия, 1980. 816 с. 4. Handbook of integrated circuits. 0B. V. Tarabrin, S. V. Yakubovsky and others. Ed. B.V. Tarabarina. 2nd ed. reslave. and add. M. Energy, 1980.816 s.

5. Комарович В. Ф. Никитченко В. В. Методы пространственной обработки радиосигналов. Л. ВАС, 1989. 278 с. 5. Komarovich VF Nikitchenko VV Methods of spatial processing of radio signals. L. YOU, 1989.278 s.

Claims

A pulse sequence selector comprising a first pulse counter, the counting input of which is connected to the output of the first AND element, the first input of which is connected to the output of the first NOT element, second and third pulse counters, the counting input of the third pulse counter being connected to the clock bus, the first and second registers , information, the first output bus, the code installation bus, the first memory block, the first and second decoders, and the output of the second decoder is connected to the first output bus, and the information inputs are immediately core with the outputs of the second pulse counter, the counting input of which is connected to the output of the first memory block, the information input of which is connected to the information bus and the reset inputs of the first and second pulse counters, and the outputs of the first pulse counter are bitwise connected to the information inputs of the first decoder, the output of which is connected to the input of the first element NOT, the control input of the first memory block, a switch whose control input is connected to the input of the first element NOT, and the outputs are bitwise connected to with the inputs of the first memory block and also bitwise with the information inputs of the first register, the recording input of which is connected to the output of the second element NOT, and the outputs are bitwise with the information inputs of the second register, the recording input of which is connected with the second input of the first AND element, the input of the second element NOT and clock a bus, a subtraction unit, the group of inputs of which is to be reduced bitwise connected to the outputs of the second register, the inputs of the group of inputs of the subtracted wire are connected to the code setting bus, and the outputs are bitwise to the inputs of the first upy of inputs of the switch, the inputs of the second group of inputs of which are bitwise connected to the inputs of the third pulse counter, characterized in that the fourth, fifth and sixth pulse counters, a pulse frequency divider, a first, second and third trigger, a second memory unit, a second element And the third register, the comparison unit, the zeroing bus and the group of outputs of the second output bus, the input of the pulse frequency divider being connected to the clock bus, and the output with the R-input of the first trigger, the S-input of which is connected to the information bus oh, and the output with the control input of the fourth pulse counter, the counting input of which is connected to the clock bus, the first input of the second AND element and the subtracting input of the fifth pulse counter, the control input of which is connected to the information bus, the counting input of the sixth pulse counter is connected to the control input of the second block memory and the output of the second element And, the second input of which is connected to the output of the second trigger, the D-input of which is connected to the plus of the power source, the R-input with the output of the third trigger, and the C-input with the output is reset the fifth pulse counter, the information group of inputs of which is bitwise connected to the group of outputs of the second output bus and bitwise with the outputs of the sixth pulse counter, the reset input of which is connected to the zeroing bus, the information inputs of the third register are bitwise connected with the outputs of the fourth pulse counter, the control input is combined with the first the output bus, and the outputs bitwise with the first group of inputs of the comparison unit and bitwise with the information inputs of the second memory block, the address group of outputs of which orazryadno connected to the outputs of the first pulse counter, and outputs bitwise group with a second group of inputs of the comparator, whose output is connected to the R-input of the third flip-flop, S-input coupled to a data line.