RU2033617C1 - Device for detection of periodic pulse sequences and evaluation of their period - Google Patents

Device for detection of periodic pulse sequences and evaluation of their period Download PDF

Info

Publication number
RU2033617C1
RU2033617C1 SU4810968A RU2033617C1 RU 2033617 C1 RU2033617 C1 RU 2033617C1 SU 4810968 A SU4810968 A SU 4810968A RU 2033617 C1 RU2033617 C1 RU 2033617C1
Authority
RU
Russia
Prior art keywords
input
output
control unit
counter
module
Prior art date
Application number
Other languages
Russian (ru)
Inventor
В.А. Алехин
А.П. Дятлов
Original Assignee
Таганрогский Радиотехнический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Таганрогский Радиотехнический Институт filed Critical Таганрогский Радиотехнический Институт
Priority to SU4810968 priority Critical patent/RU2033617C1/en
Application granted granted Critical
Publication of RU2033617C1 publication Critical patent/RU2033617C1/en

Links

Images

Abstract

FIELD: measurement technology. SUBSTANCE: device for detection of periodic pulse sequences has input wire 1, quantizer 2, gating unit 3, pulse former 4, interval key 5, storage 6, modulus converter 7, decoder 8, counters 9.1-9.n, multiplexer 10, threshold 11, threshold setting unit 12 subtraction key 13, modulus key 14, control unit 15, synchronizer 16, generator 17, modulus setting unit 18, OR gate 19, wires 20, 21, 22, 23, 24 of detection, subtraction, modulus, quantization threshold and minimal modulus correspondingly. EFFECT: expanded application field, improved stability. 3 cl, 10 dwg

Description

Изобретение относится к измерительной техники и может быть использовано в устройствах обнаружения и оценки параметров периодических импульсных сигналов в условиях наличия аддитивного шума и импульсных помех, а также при неизвестном периоде повторения импульсов, например, в радиоастрономии, радиофизике и других областях науки и техники, использующих периодические процессы, а также при анализе временных рядов. The invention relates to measuring equipment and can be used in devices for detecting and evaluating the parameters of periodic pulsed signals in the presence of additive noise and impulse noise, as well as for an unknown pulse repetition period, for example, in radio astronomy, radio physics, and other fields of science and technology using periodic processes, as well as in the analysis of time series.

Целью изобретения является повышение достоверности обнаружения периодических импульсных последовательностей при неизвестном периоде повторения импульсов и увеличение быстродействия. The aim of the invention is to increase the reliability of the detection of periodic pulse sequences with an unknown pulse repetition period and increase speed.

На фиг.1 представлена функциональная схема устройства; на фиг.2 показаны временные диаграммы процессов в устройстве на первом этапе его работы (этапе накопления массива временных интервалов); на фиг.3 временные диаграммы процессов в устройстве на втором этапе его работы (этапе анализа накопленного массива временных интервалов); на фиг.4 представлена функциональная схема блока управления; на фиг.5 показаны временные диаграммы процессов, происходящих в блоке управления; на фиг.6 представлена функциональная схема синхронизатора; на фиг.7 показаны временные диаграммы процессов, происходящих в синхронизаторе; на фиг. 8 представлена функциональная схема блока задания модуля; на фиг. 9 показаны временные диаграммы процессов, происходящих в блоке задания модулей; на фиг.10 представлена фунциональная схема модульного преобразователя. Figure 1 presents the functional diagram of the device; figure 2 shows the time diagrams of the processes in the device at the first stage of its operation (stage of accumulation of an array of time intervals); figure 3 time diagrams of the processes in the device at the second stage of its operation (stage analysis of the accumulated array of time intervals); figure 4 presents the functional diagram of the control unit; figure 5 shows the timing diagrams of the processes occurring in the control unit; figure 6 presents the functional diagram of the synchronizer; figure 7 shows the timing diagrams of the processes occurring in the synchronizer; in FIG. 8 is a functional diagram of a module setting unit; in FIG. 9 shows time diagrams of the processes occurring in the unit for specifying modules; figure 10 presents the functional diagram of the modular Converter.

Устройство (фиг.1) имеет входную шину 1, квантователь 2, блок 3 стробирования, формирователь 4 импульсов, ключ 5 интервала, блок 6 памяти, модульный преобразователь 7, дешифратор 8, счетчики 9,1.9.n, мультиплексор 10, пороговый блок 11, блок 12 задания порога, ключ 13 вычета, ключ 14 модуля, блок 15 управления, синхронизатор 16, генератор 17 тактовых импульсов, блок 18 задания модуля, блок ИЛИ 19, шину 20 обнаружения, шину 21 вычета, шину 22 модуля, шину 23 порога квантования и шину 24 минимального модуля. The device (Fig. 1) has an input bus 1, a quantizer 2, a gating unit 3, a pulse shaper 4, an interval key 5, a memory unit 6, a modular converter 7, a decoder 8, counters 9.1.9.n, a multiplexer 10, a threshold block 11 , threshold setting unit 12, deduction key 13, module key 14, control unit 15, synchronizer 16, clock pulse generator 17, module setting unit 18, OR unit 19, detection bus 20, deduction bus 21, module bus 22, threshold bus 23 quantization and bus 24 of the minimum module.

Работает устройство следующим образом. The device operates as follows.

Сигнал по входной шине 1 поступает на первый вход квантователя 2, где подвергается бинарному квантованию путем сравнения с пороговым напряжением, подавае- мым на второй вход квантователя по шине 23. С выхода квантователя квантованный по амплитуде сигнал поступает на первый вход блока 3 стробирования, который пропускает через себя сигнал в течение определенного времени То, называемого стробом анализа, который генерируется на первом выходе синхронизатора 16. Этот интервал времени определяет первый этап работы устройства. Он заключается в накоплении в блоке 6 памяти массива интервалов t(i-1),i} между импульсами во входном потоке в пределах интервала анализа То.The signal on the input bus 1 is fed to the first input of quantizer 2, where it is subjected to binary quantization by comparison with the threshold voltage supplied to the second input of the quantizer via bus 23. From the output of the quantizer, the amplitude-quantized signal is fed to the first input of the gating unit 3, which passes through itself a signal for a certain time T about , called the analysis strobe, which is generated at the first output of the synchronizer 16. This time interval determines the first stage of operation of the device. It consists in the accumulation in block 6 of the memory of the array of intervals t (i-1), i } between pulses in the input stream within the analysis interval T about .

В пределах интервала То (фиг. 2), определяемого длительностью строба анализа на первом выходе синхронизатора (первый этап работы), блоки, начиная с преобразователя 7 и кончая ключом 14, а также дешифтор 8 находятся в исходном состоянии и участия в работе устройства не принимают, так как строб анализа на втором входе модульного преобразователя 7 удерживает его узлы в исходном состоянии, поэтому на его первом выходе действует нулевой двоичный код, импульсы на втором и третьем выходах отсутствуют.Within the interval T about (Fig. 2), determined by the duration of the analysis strobe at the first output of the synchronizer (the first stage of operation), the blocks starting from the converter 7 and ending with the key 14, as well as the decoder 8 are in the initial state and there is no participation in the device accept, since the analysis gate at the second input of the modular transducer 7 keeps its nodes in its original state, therefore, a zero binary code acts on its first output, there are no pulses at the second and third outputs.

Отсутствуют также управляющие импульсы на первом входе блока 18 задания модуля с четвертого выхода блока 15 управления. Поэтому на его первом выходе установлен код Tj Tjmin, а на втором выходе импульсы, подаваемые на второй вход синхронизатора 16, также отсутствуют. Счетчики (9.1.9.n) установлены в нулевое состояние стробом анализа через блок ИЛИ 19.There are also no control pulses at the first input of the module setting unit 18 from the fourth output of the control unit 15. Therefore, the code T j T jmin is set at its first output, and the pulses supplied to the second input of the synchronizer 16 are also absent at the second output. Counters (9.1.9.n) are set to zero by the analysis strobe through the OR block 19.

На фиг.2 а импульсы на выходе генератора 17 тактовых импульсов; б строб анализа на первом выходе синхронизатора 16, в анализируемая последовательность импульсов на первом входе ключа 5 интервала, г двоичный код на втором входе ключа 5 интервала с первого выхода блока управления, д последовательность импульсов записи временных интервалов в блок 6 памяти на его третьем входе; е импульсы с третьего выхода модульного преобразователя 7, определяющие работу счетчика адреса на втором этапе работе устройства этапе анализа (даны здесь для связи временных диаграмм с этапом анализа), ж изменение адреса ячейки блока 5 памяти на его четвертом входе, з двоичный код Tjmin на первом выходе блока 18 задания модуля.Figure 2 a pulses at the output of the generator 17 clock pulses; b the analysis gate at the first output of the synchronizer 16, the analyzed pulse sequence at the first input of the interval key 5, d binary code at the second input of the interval 5 key from the first output of the control unit, e the pulse sequence of recording time intervals in the memory block 6 at its third input; e pulses from the third output of the modular converter 7, determining the operation of the address counter at the second stage of the device operation, the analysis stage (given here for linking the time diagrams with the analysis stage), and the change in the address of the cell of memory unit 5 at its fourth input, with binary code T jmin to the first output of block 18 of the job module.

Квантованный сигнал, стробированный стробом анализа в блоке 3, поступает на вход формирователя 4 импульсов, где преобразуется в последовательность коротких импульсов одинаковой длительности и амплитуды (фиг.2в), моменты появления которых с точностью до времени задержки в квантователе 2, блоке 3 и формирователе 4 совпадают с положением передних фронтов входных импульсов. Каждый из выходных импульсов формирователя 4 в момент их появления на входе ключа 5 интервала открывает его и пропускает с его второго входа на выход и далее на информационный (первый) вход блока 6 памяти код временного интервала, который сформирован счетчиком временного интервала (фиг.2г), входящим в состав блока управления. Этим же импульсом счетчик временного интервала сбрасывается в ноль и начинает отсчет нового временного интервала с тактом Тз, определяемым частотой следования импульсов с выхода генератора 17 тактовых импульсов (фиг.2а).The quantized signal, gated by the analysis strobe in block 3, is input to the pulse shaper 4, where it is converted into a sequence of short pulses of the same duration and amplitude (Fig.2c), the moments of occurrence of which are accurate to the delay time in quantizer 2, block 3, and shaper 4 coincide with the position of the leading edges of the input pulses. Each of the output pulses of the driver 4 at the time of their appearance at the input of the interval key 5 opens it and passes a time interval code, which is generated by the time interval counter, from its second input to the output and further to the information (first) input of the memory unit 6 (Fig. 2d) included in the control unit. The same pulse counter time interval is reset to zero and starts counting a new time slot T of a clock cycle determined by the pulse repetition frequency of the output clock generator 17 (Figure 2a).

Сигнальные импульсы, поступающие на первый вход блока 15 управления, также используются для изменения адреса (двоичного кода на третьем выходе блока 15 управления, фиг.2ж, подаваемого на четвертый адресный вход блока 6 памяти. В момент начала работы на этом входе присутствует адрес нулевой ячейки блока 6 памяти и первый сигнальный импульс записывает в эту ячейку двоичный код интервала между началом строба анализа и моментом появления этого импульса. Этот импульс после записи информации в нулевую ячейку наращивает на единицу содержимое счетчика адреса в блоке 15, и таким образом подготавливает блок памяти к записи следующего временного интервала между первым и вторым входными импульсами в первую ячейку и т.д. в результате чего к моменту окончания интервала анализа в последовательно расположенные по адресам ячейки памяти, начиная с нулевой, записаны значения всех временных интервалов между импульсами в анализируемой реализации. The signal pulses supplied to the first input of the control unit 15 are also used to change the address (binary code on the third output of the control unit 15, Fig.2g, supplied to the fourth address input of the memory unit 6. At the time of the start of operation, this address contains a zero cell block 6 of the memory and the first signal pulse writes to this cell the binary code of the interval between the beginning of the analysis strobe and the moment this pulse appears.This pulse, after writing information to the zero cell, increments the counter content by one the address in block 15, and thus prepares the memory block for recording the next time interval between the first and second input pulses in the first cell, etc. as a result, by the end of the analysis interval, in memory cells sequentially located at the addresses, starting from zero , the values of all time intervals between pulses in the analyzed implementation are recorded.

Вследствие наличия в составе входного потока импульсов помех и неизвестности периода повторения импульсов в сигнальной компоненте число занятых ячеек блока 6 будет случайным. На основании априорных знаний статиcтических характеристик входного потока импульсов выбирается необходимый полный объем памяти, обеспечивающий допустимо малую вероятность его переполнения. Due to the presence of interference pulses in the input stream and the unknown pulse repetition period in the signal component, the number of occupied cells of block 6 will be random. On the basis of a priori knowledge of the statistical characteristics of the input pulse stream, the required total memory capacity is selected, which provides an admissible low probability of its overflow.

В составе блока 15 управления есть специальный регистр конечного адреса, который предназначен для сохранения на втором этапе работы устройства (этапы анализа) конечного адреса массива исходных данныхt(i-1),i} хранимых в блоке 6, конечный адрес необходим для многократного использования массива при анализе. На этапе анализа данные извлекаются поочередно из блока 6 памяти. Режимы работы блока 6 запись-чтение определяются стробом анализа, подаваемым на его второй вход (в пределах строба анализа запись, за его пределами чтение).The control unit 15 has a special register of the final address, which is designed to save at the second stage of the device operation (analysis steps) the final address of the source data array t (i-1), i } stored in block 6, the final address is required for multiple use of the array when analysis. At the stage of analysis, the data is extracted alternately from the memory unit 6. The operating modes of block 6 write-read are determined by the analysis strobe supplied to its second input (within the analysis strobe, write, read outside it).

В момент окончания строба анализа завершается первый этап работы устройства, и оно переходит к второму этапу этапу анализа накопленного массива временных интерваловt(i-1),i} с последующим накоплением одинаковых значений вычетов в счетчиках (9.1.9.n), а также решением задачи обнаружения (порогового испытания) в пороговом блоке с выдачей на выходные шины 20, 21 и 22 соответствующих обнаруженному сигналу признака обнаружения (логическая "1" на шине 20) и двоичных кодов временного положения и периода повторения.At the end of the analysis strobe, the first stage of the device operation is completed, and it proceeds to the second stage of the analysis of the accumulated array of time intervals t (i-1), i }, followed by the accumulation of the same residue values in the counters (9.1.9.n), as well as the solution detection tasks (threshold tests) in the threshold block with the issuance of output signs 20, 21 and 22 corresponding to the detected signal detection signs (logical "1" on bus 20) and binary codes of the temporary position and the repetition period.

Анализ массиваt(i-1),i} циклически повторяется, начиная с минимального значения пробного периода Tj Тjmin, и наращиванием Tj в каждом цикле на Δ Т завершается циклом, в котором Tj Tjmаx. При этом завершается этап анализа, блок управления формирует новый строб анализа То и устройство переходит к обработке новой реализации входного потока импульсов.The analysis of the array t (i-1), i } is cyclically repeated, starting with the minimum value of the trial period T j T jmin , and increasing T j in each cycle by Δ T ends with a cycle in which T j T jmax . At the same time, the analysis stage is completed, the control unit forms a new analysis gate Т о and the device proceeds to processing a new implementation of the input pulse stream.

Каждый цикл анализа (при конкретном одном значении пробного периода Tj) завершается сбросом счетчика адреса в блоке управления в нулевое состояние и сбросом счетчиков (9.1.9.n), таким образом анализирующая часть устройства подготавливается к началу анализа в каждом цикле.Each analysis cycle (for a specific value of the trial period T j ) is completed by resetting the address counter in the control unit to zero and resetting the counters (9.1.9.n), thus the analyzing part of the device is prepared to start the analysis in each cycle.

Диаграмма и на фиг.3 представляет собой последовательность импульсов на четвертом выходе блока 15 управления. Импульсы на этом выходе появляются только на этапе анализа. Они соответствуют моментам, когда завершается каждый цикл анализа, т.е. когда завершается перебор адресов массиваt(i-1),i} и содержимое счетчика адреса в блоке 15 превышает значение конечного адреса этого массива, хранимого в регистре конечного адреса блока 15. Импульсы с четвертого выхода блока 15 используются для приведения счетчиков 9.1.9.n в исходную готовность к накоплению в новом цикле анализа, а также наращивают в блоке 18 задания модуля пробный период Tj на Δ Т для нового цикла анализа (фиг.3з).The diagram and figure 3 is a sequence of pulses at the fourth output of the control unit 15. Pulses at this output appear only at the stage of analysis. They correspond to the moments when each analysis cycle is completed, i.e. when enumeration of array addresses t (i-1), i } is completed and the contents of the address counter in block 15 exceeds the value of the final address of this array stored in the register of the final address of block 15. The pulses from the fourth output of block 15 are used to bring the counters 9.1.9.n in the initial readiness for accumulation in a new analysis cycle, and also increase in the block 18 of the module task the trial period T j by Δ T for a new analysis cycle (Fig.3z).

Итак, в момент окончания строба анализа (фиг.3б) блок 6 памяти переводится в режим считывания, счетчик адреса в блоке 15 управления устанавливается в нулевое состояние, а модульный преобразователь 7, блок 18 задания модуля и счетчики 9.1.9.n переводятся в рабочее состояние снятием с указанных выше входов этих блоков строба анализа. При этом на пятый вход модульного преобразователя 7 от блока 18 задания модуля подается минимальное значение пробного периода Tj Tjmin (фиг.3з). Счетчик адреса в блоке 15 управляется уже не импульсами сигнала (их на первом входе блока 15 в режиме анализа нет), а импульсами с третьего выхода модульного преобразователя 7 (фиг.3е). Эти импульсы образуются в момент окончания очередного модульного преобразования вычисления очередного значения вычета Δ tij. Такая организация управления счетчиком адреса необходима вследствие того, что время, требуемое на вычисление каждого вычета Δ tij, не остается неизменным, поэтому только после завершения вычислительных операций в модульном преобразователе 7 дается команда на изменение адреса и извлечение из блока 6 памяти нового значения временного интервала t(i-1),i. На фиг.3е показаны импульсы, соответствующие моментам переключения счетчика адреса, а на фиг.3ж изменения состояния счетчика адреса. В момент То+Тц1 завершается преобразование массива временных интерваловt(i-1),i} по модулю Tj=Tjmin и начинается его преобразование по модулю Tj (Tjmin + Δ T), которое завершается в момент To + Tц1 + Тц2 (фиг. 3з), где Тц1 длительность первого цикла преобразования, Тц2- длительность второго цикла преорбразования и т.д. Каждый цикл завершается в момент, когда содержимое счетчика адреса достигает конечного значения. В конце каждого цикла преобразования импульсом с четвертого выхода блока 15 управления (фиг. 3и) наращивается на первом выходе блока 18 задания модуля значения пробного периода Tj на Δ Т. Признаком завершения второго этапа работы устройства является достжение пробным периодом своего максимального значения Tj Tjmax. Этот момент фиксируется коротким импульсом на втором выходе блока 18 задания модуля (фиг.3к), который, поступая на второй вход синхронизатора, задает ему момент начала формирования нового строба анализа, по которому описанный выше процесс повторяется. Одновременно с преобразованием в пределах каждого цикла осуществляются сортировка вычетов по численному значению и подсчет числа одинаковых вычеов каждого из возможных значений.So, at the end of the analysis strobe (Fig.3b), the memory unit 6 is put into read mode, the address counter in the control unit 15 is set to zero, and the modular converter 7, module setting unit 18 and the counters 9.1.9.n are put into operation state by removing from the above inputs of these blocks of the analysis strobe. At the same time, the minimum value of the trial period T j T jmin (Fig.3z) is supplied to the fifth input of the modular converter 7 from the module setting unit 18. The address counter in block 15 is no longer controlled by signal pulses (they are not present at the first input of block 15 in the analysis mode), but by pulses from the third output of modular converter 7 (Fig. 3e). These pulses are generated at the moment of the end of the next modular transformation of the calculation of the next value of the deduction Δ t ij . Such an organization of controlling the address counter is necessary because the time required to calculate each residue Δ t ij does not remain unchanged, therefore, only after the completion of the computational operations in the modular converter 7 is a command to change the address and retrieve a new value of the time interval from the memory unit 6 t (i-1), i . Figure 3e shows the pulses corresponding to the moments of switching the address counter, and figure 3g changes in the state of the address counter. At the moment T o + T c1 , the conversion of the array of time intervals t (i-1), i } modulo T j = T jmin is completed and its transformation modulo T j (T jmin + Δ T) begins, which ends at the moment T o + T c1 + T c2 (Fig. 3h), where T c1 is the duration of the first conversion cycle, T c2 is the duration of the second conversion cycle, etc. Each cycle ends when the contents of the address counter reach the final value. At the end of each conversion cycle, the pulse from the fourth output of the control unit 15 (Fig. 3i) builds up on the first output of the module 18 for setting the module the values of the trial period T j by Δ T. A sign of completion of the second stage of operation of the device is to reach the trial period of its maximum value T j T jmax . This moment is fixed by a short pulse at the second output of the module setting unit 18 (Fig.3k), which, entering the second input of the synchronizer, sets it the moment of the beginning of the formation of a new analysis gate, by which the process described above is repeated. Simultaneously with the conversion, within each cycle, the deductions are sorted by the numerical value and the number of identical residues of each of the possible values is calculated.

Каждому интервалу t(i-1),i соответствует "свой" вычет Δ tij, двоичный код которого появляется на первом выходе модульного преобразователя 7. В момент завершения формирования этого двоичного кода дешифратор 8 открывает вход записи "1" в соответствующий по номеру счетчик (9.1.9.n). Так, если вычет Δ tij 0, то на первом выходе дешифтора 8 появляется уровень логической "1", который, поступая на второй вход счетчика 9.1, подготавливает его к записи (добавлению) единицы к содержимому счетчика. Если вычет Δ tij 1, то единица добавляется к содержимому счетчика 9.2, при Δ tij 2 к содержимому счетчика 9.3 и т. д. Одновременно с этим код вычета Δ tij, поступая на (n+1)-й вход (вход управления) мультиплексора 10, подключает выход соответствующего счетчика к входу порогового блока 11, где происходит сравнение текущего значения содержимого счетчика с порогом обнаружения Nпор. В случае его превышения на выходе порогового блока 11 появляется уровень логической "1", свидетельствующий об обнаружении периодической последовательности, который открывает по вторым входам ключи вычета 13 и модуля 14, на выходах которых соответственно на шинах 21 и 22 вычета и модуля появляются двоичные коды оценок временного положения обнаруженной последовательности (вычет) и периода следования импульсов (модуль преобразования пробный период Тj). Момент записи единицы в счетчики определяется моментом стабилизации значения двоичного кода вычета на первом выходе модульного преобразователя. В этот момент на его втором выходе появляется короткий импульс, поступающий на соединенные между собой первые (тактовые) входы счетчиков 9.1.9.n. В результате этого возрастает на единицу содержимое того счетчика, на второй вход которого с одного из выходов дешифратора 8 подается уровень логической "1".To each interval t (i-1), i there corresponds a “deduction Δ t ij , the binary code of which appears on the first output of the modular converter 7. At the time of completion of the formation of this binary code, the decoder 8 opens the input of the record" 1 "to the counter corresponding to the number (9.1.9.n). So, if the deduction Δ t ij 0, then at the first output of the decoder 8 appears the logical level "1", which, arriving at the second input of the counter 9.1, prepares it for writing (adding) units to the contents of the counter. If the deduction is Δ t ij 1, then the unit is added to the contents of the counter 9.2, with Δ t ij 2 to the contents of the counter 9.3, etc. At the same time, the deduction code Δ t ij arriving at the (n + 1) -th input (input control) of the multiplexer 10, connects the output of the corresponding counter to the input of the threshold block 11, where the current value of the contents of the counter is compared with the detection threshold of N pores . If it is exceeded, the logic level “1” appears at the output of threshold block 11, indicating the detection of a periodic sequence, which opens at the second inputs the keys of the residue 13 and module 14, the outputs of which respectively on the buses 21 and 22 of the residue and the module appear binary codes codes the temporary position of the detected sequence (deduction) and the pulse repetition period (conversion module trial period T j ). The moment the unit is written to the counters is determined by the moment of stabilization of the value of the binary deduction code at the first output of the modular converter. At this moment, a short pulse appears at its second output, arriving at the first (clock) inputs of the counters 9.1.9.n. interconnected. As a result of this, the content of that counter is increased by one, to the second input of which a logic level “1” is supplied from one of the outputs of the decoder 8.

Блок 15 управления формирует сигналы, координирующие взаимодействие всех блоков устройства. Он (фиг.4) состоит из первого дизъюнктора 25, счетчика 26 временного интервала, первого элемента 27 задержки, второго дизъюнктора 28, счетчика 29 адреса, второго элемента 30 задержки, третьего дизъюнктора 31, первого конъюнктора 32, четвертого дизъюнктора 33, третьего элемента 34 задержки, блока 35 выделения фронтов, регистра 36 конечного адреса, первого компаратора 37, инвертора 38, четвертого элемента 39 задержки, второго конъюнктора 40 и пятого элемента 41 задержки. The control unit 15 generates signals coordinating the interaction of all units of the device. It (Fig. 4) consists of a first disjunctor 25, a time interval counter 26, a first delay element 27, a second disjunctor 28, an address counter 29, a second delay element 30, a third disjunctor 31, a first conjunctor 32, a fourth disjunctor 33, and a third element 34 delays, fronts allocation unit 35, end address register 36, first comparator 37, inverter 38, fourth delay element 39, second conjunct 40, and fifth delay element 41.

Работает блок управления следующим образом. На первом этапе работы устройства на второй вход блока управления поступает строб анализа (фиг.5б). При этом инвертированный инвертором 38 строб анализа запирает первый конъюнктор 32, поступая на его второй вход, и второй конъюнктор 40, поступая на его второй вход через четвертый элемент 39 задержки. Вместе с этим на выходе блока 35 выделения фронтов формируются короткие импульсы, соответствующие по временному положению переднему и заднему фронтам строба анализа (фиг.5л), которые, объединяясь с импульсами с выхода второго конъюнктора 40 в четвертом дизъюнкторе 33, через третий элемент 34 задержки поступают на второй вход (вход сброса) счетчика 29 адреса (фиг.5л). Таким образом, в начале и в конце первого этапа работы устройства счетчик 29 обнуляется (фиг.5ж). The control unit operates as follows. At the first stage of operation of the device at the second input of the control unit receives the analysis strobe (Fig.5b). At the same time, the analysis gate inverted by inverter 38 locks the first conjunctor 32, arriving at its second input, and the second conjunctor 40, arriving at its second input through the fourth delay element 39. At the same time, short pulses are formed at the output of the front selection block 35, corresponding to the temporal position of the leading and trailing edges of the analysis strobe (Fig. 5l), which, combined with the pulses from the output of the second conjunction 40 in the fourth disjunctor 33, pass through the third delay element 34 to the second input (reset input) counter 29 addresses (Fig.5l). Thus, at the beginning and at the end of the first stage of operation of the device, the counter 29 is reset (Fig. 5g).

Эталонная последовательность импульсов с выходе генератора тактовых импульсов (фиг.5а) поступает на третий вход блока управления и далее на первый вход счетчика 26 временного интервала. Каждый импульс увеличивает содержимое этого счетчика на единицу (фиг.5г). Период следования Тэ в эталонной последовательности импульсов определяет дискретность измерения временных интервалов Δ Т Тэ. Счетчик 26 к моменту начала строба анализа установлен в нулевое состояние предшествующим этому моменту напряжением с выхода инвертора 38 через первый дизъюнктор 25 и элемент 41 задержки на второй вход счетчика, являющийся входом установки нуля. Таким образом, счетчик сразу начинает отсчитывать (фиг. 5г) интервал между началом строба анализа и первым импульсом анализируемой последовательности (фиг.5в), который, как и последующие, поступает на первый вход блока 15 управления и далее через третий дизъюнктор 31 на второй выход блока 15, с которого поступает на блок 6 памяти в качестве тактового для записи значения временного интервала. Этот же импульс через первый дизъюнктор 25 и пятый элемент 41 задержки поступает на второй вход счетчика 26 временного интервала (фиг.5д) для его сброса и подготовки к отсчету следующего временного интервала. Задержка в элементе 41 необходима для того, чтобы сброс счетчика 26 происходил после записи его содержимого в блок 6 памяти.The reference pulse sequence from the output of the clock generator (figa) is fed to the third input of the control unit and then to the first input of the counter 26 of the time interval. Each pulse increases the contents of this counter by one (Fig.5g). The period following T e in the reference sequence of pulses determines the discreteness of measuring time intervals Δ T T e . The counter 26 at the time of the start of the analysis gate is set to zero before the moment the voltage from the output of the inverter 38 through the first disjunctor 25 and the delay element 41 to the second input of the counter, which is the input zero. Thus, the counter immediately begins to count (Fig. 5d) the interval between the start of the analysis strobe and the first pulse of the analyzed sequence (Fig. 5c), which, like the subsequent ones, goes to the first input of the control unit 15 and then through the third disjunctor 31 to the second output block 15, from which it arrives at block 6 of the memory as a clock to record the value of the time interval. The same pulse through the first disjunctor 25 and the fifth delay element 41 is supplied to the second input of the counter 26 of the time interval (Fig.5d) to reset it and prepare for counting the next time interval. The delay in element 41 is necessary so that the counter 26 is reset after writing its contents to the memory unit 6.

Таким образом, к моменту появления очередного импульса на первом входе блока 15 (фиг.5в) на его первом выходе (выход счетчика 26 временного интервала) формируется двоичный код временного интервала (фиг.5г), который записывается в блок 6 памяти по адресу, подготовленному к этому моменту в счетчике 29 (фиг. 5ж). Через некоторый интервал времени, определяемый временем записи информации в блок 6, этот импульс наращивает адрес в счетчике 26 на единицу, подготавливая адрес следующей ячейки памяти для записи туда следующего значения временного интервала. Этот процесс обеспечивается тем же сигнальным импульсом, проходящим с первого входа блока 15 через первый элемент 27 задержки и второй дизъюнктор 28 на первый вход счетчика 29 адреса. Так обеспечиваются автоматическое наращивание адреса и запись значений временных интервалов в последова- тельно расположенные ячейки блока памяти, начиная с нулевого. Thus, by the time of the appearance of the next pulse at the first input of block 15 (Fig. 5c), a binary code of the time interval (Fig. 5d) is generated at its first output (output of the time interval counter 26), which is written to the memory block 6 at the address prepared at this point in counter 29 (Fig. 5g). After a certain time interval, determined by the time the information was recorded in block 6, this pulse increases the address in the counter 26 by one, preparing the address of the next memory cell for writing the next value of the time interval there. This process is provided by the same signal pulse passing from the first input of block 15 through the first delay element 27 and the second disjunctor 28 to the first input of the address counter 29. This ensures automatic address escalation and recording of values of time intervals in sequentially located cells of the memory block, starting from zero.

К моменту окончания строба анализа в счетчике 29 адреса устанавливается максимальное значение адреса, численно равное числу временных интервалов между импульсами в анализируемой реализации. Этот адрес импульсом с выхода блока 35 выделения фронтов записывается в регистр 36 конечного результата (фиг. 5м) для дальнейшего использования на втором этапе работы устройства. К моменту окончания строба анализа счетчик 26 временного интервала устанавливается в нулевое состояние напряжением с выхода инвертора 38 и во время второго этапа работы не меняет этого состояния (фиг.5г). By the end of the analysis strobe, the address counter 29 sets the maximum value of the address, numerically equal to the number of time intervals between pulses in the analyzed implementation. This address is impulse from the output of the block 35 of the selection of fronts is recorded in the register 36 of the final result (Fig. 5m) for further use in the second stage of operation of the device. By the end of the analysis gate, the counter 26 of the time interval is set to zero by the voltage from the output of the inverter 38 and during the second stage of operation does not change this state (Fig.5g).

На втором этапе происходит считывание и обработка информации, накопленной в блоке 6 памяти за время первого этапа. При этом открываются конъюнкторы 32, 40, причем второй конъюнктор открывается с небольшим запаздыванием, определяемым четвертым элементом 39 задержки, необходимым для компенсации времени задержки изменения состояния регистра конечного адреса относительно конца строба анализа, возникающей вследствие аппаратурной задержки в блоке 35, регистре 36, компараторе 37. Счетчик 29 адреса обнуляется импульсом с выхода блока 35 выделения фронтов через четвертый дизъюнктор 33 и третий элемент 34 задержки. Таким образом, к началу второго этапа работы устройства на шине адреса блока памяти (выход счетчика 29 адреса) действует код нулевого адреса. На этом этапе сигнальные импульсы на первый вход блока 15 управления не поступают. Теперь на первый вход счетчика 29 адреса поступают импульсы, формируемые в модульном преобразователе 7 на его третьем выходе. Эти импульсы поступают на четвертый вход блока 15 управления, затем через открытый первый конъюктор 32 и второй дизъюнктор 28 поступают на счетный (первый) вход счетчика 29 адреса (фиг.5н). Каждый из этих импульсов (фиг.5н) формируется в момент окончания вычисления вычета. Эти импульсы с выхода первого конъюнктора 32 через второй элемент 30 задержки и третий дизъюнктор 31 поступают на второй выход блока 15 управления, являясь тактовыми для блока 6 памяти при считывании. Поскольку в этом режиме работы блока 6 памяти считыванию информации предшествует установление адреса ячейки памяти, импульс на втором выходе блока 15 управления задержан во втором элементе 30 задержки относительно момента переключения адреса. Таким образом, осуществляются последовательное считывание из блока 6 памяти временных интервалов t(i-1),i и формирование значений соответствующих вычетов Δ tij в модульном преобразователе 7. Процесс наращивания адреса в счетчике 29 адреса происходит до тех пор, пока его значение не превысит величины конечного адреса, хранимого на протяжении всего второго этапа работы в регистре 36 конечного адреса (фиг. 5м). Момент наступления этого события фиксируется появлением на выходе компаратора 37 уровня логической "1", который через открытый второй конъюнктор 40, четвертый дизъюнктор 33 и третий элемент 34 задержки поступает на второй вход счетчика 29 адреса и обнуляет его (фиг.5ж). Адрес на третьем выходе блока управления становится равным нулю. На этом завершается первый цикл работы и начинается следующий. Сброс счетчика 29 адреса в нулевое состояние приводит к изменению соотношения кодов на входах компаратора 37, в результате чего на его выходе появляется уровень логического "0".At the second stage, reading and processing of information accumulated in the memory unit 6 during the first stage takes place. In this case, the conjunctors 32, 40 are opened, and the second conjunctor opens with a slight delay, determined by the fourth delay element 39, necessary to compensate for the delay time of the change in the state of the register of the end address relative to the end of the analysis gate, arising from the hardware delay in block 35, register 36, comparator 37 The counter 29 addresses is zeroed by the pulse from the output of the block 35 of the selection of fronts through the fourth disjunctor 33 and the third delay element 34. Thus, by the beginning of the second stage of operation of the device, the address code of the address block of the memory block (output of address counter 29) is in effect. At this stage, the signal pulses are not supplied to the first input of the control unit 15. Now, the first input of the counter 29 addresses the pulses generated in the modular Converter 7 at its third output. These pulses are fed to the fourth input of the control unit 15, then, through the open first connector 32 and the second disjunctor 28, are fed to the counting (first) input of the address counter 29 (Fig. 5n). Each of these pulses (Fig. 5n) is formed at the moment the deduction calculation is completed. These pulses from the output of the first conjunctor 32 through the second delay element 30 and the third disjunctor 31 are fed to the second output of the control unit 15, being clock for the memory unit 6 during reading. Since in this mode of operation of the memory unit 6 the information is preceded by the establishment of the address of the memory cell, the pulse at the second output of the control unit 15 is delayed in the second delay element 30 relative to the moment the address is switched. Thus, sequential readings from the memory unit 6 of the time intervals t (i-1), i and the formation of the values of the corresponding residues Δ t ij in the modular converter 7 are carried out. The process of increasing the address in the address counter 29 takes place until its value exceeds the value of the final address stored throughout the second stage of work in the register 36 of the final address (Fig. 5m). The moment of occurrence of this event is fixed by the appearance of the logical “1” level at the output of the comparator 37, which, through the open second conjunctor 40, the fourth disjunctor 33, and the third delay element 34, enters the second input of the address counter 29 and resets it (Fig. 5g). The address on the third output of the control unit becomes zero. This completes the first cycle of work and begins the next. Resetting the address counter 29 to the zero state leads to a change in the ratio of codes at the inputs of the comparator 37, as a result of which the logical level “0” appears at its output.

Таким образом, в конце каждого цикла работы на выходе компаратора 37 формируется импульс (фиг.5и) "Конец цикла", длительность которого равна времени задержки распространения сигнала в цепи конъюнктора 40, дизъюнктора 33, элемента 34, счетчика 29. Этот импульс поступает на четвертый выход блока 15 управления и далее через блок ИЛИ 19 сбрасывает содержимое счетчиков 9.1.9. n, подготавливая их к работе в новом цикле, а также поступает на первый вход блока 18 задания модуля, где наращивает текущее значение пробного периода Tj на Δ Т. Последующие циклы второго этапа работы устройства подобны описанному.Thus, at the end of each operation cycle, a pulse (Fig. 5i) “End of cycle” is generated at the output of comparator 37, the duration of which is equal to the propagation delay time of the signal in the circuit of the conjunctor 40, disjunctor 33, element 34, counter 29. This pulse arrives at the fourth the output of the control unit 15 and then through the OR block 19 resets the contents of the counters 9.1.9. n, preparing them for work in a new cycle, and also arrives at the first input of the module task unit 18, where it increases the current value of the trial period T j by Δ T. The subsequent cycles of the second stage of the device operation are similar to that described.

Завершается второй этап в момент, когда в блоке 18 задания модуля текущее значение пробного периода достигает максимума Tj Tjmax, что приводит к формированию синхронизатором 16 нового строба анализа, поступающего на второй вход блока 15 управления. В результате работа этого блока вновь повторяется с первого этапа так, как это описано выше.The second stage is completed at the moment when the current value of the trial period reaches the maximum T j T jmax in the module setting unit 18, which leads to the formation by the synchronizer 16 of a new analysis gate that arrives at the second input of the control unit 15. As a result, the operation of this unit is again repeated from the first stage as described above.

Синхронизатор 16 (фиг.6) вырабатывает строб анализа, а также последовательности нечетных "Такт 1" и четных "Такт 2" тактовых импульсов, используемых в работе модульного преобразователя 18. Он содержит счетчик 42 тактов, дешифратор 43 нечетного такта, дешифратор 44 четного такта, третий конъюнктор 45, счетчик 46 строба, RS-триггер 47 и дешифратор 48 строба. Первый вход синхронизатора 16 является входом счетчика 42 тактов, а его выход соединен с входом дешифратора 44 четного такта, выход которого является третьим выходом синхронизатора 16 и входом дешифратора 43 нечетного такта. Выход последнего является вторым выходом синхронизатора 16, соединенным с первым входом третьего конъюнктора 45, выход которого соединен с первым входом счетчика 46 строба. Второй вход счетчика 46 является вторым входом синхронизатора 16, первый выход соединен с первым входом RS-триггера 47, а второй выход с входом дешифратора 48 строба, выход которого соединен с вторым входом RS-триггера 47, первый выход которого является первым выходом синхронизатора 16, а второй выход соединен с вторым входом третьего конъюнктора 45. The synchronizer 16 (Fig.6) generates a strobe of analysis, as well as a sequence of odd "Beat 1" and even "Beat 2" clock pulses used in the operation of the modular Converter 18. It contains a counter 42 cycles, a decoder 43 odd cycle, a decoder 44 an even cycle , the third conjunctor 45, the counter 46 strobe, RS-trigger 47 and the decoder 48 strobe. The first input of the synchronizer 16 is the input of the counter 42 cycles, and its output is connected to the input of the decoder 44 even cycle, the output of which is the third output of the synchronizer 16 and the input of the decoder 43 odd cycle. The output of the latter is the second output of the synchronizer 16, connected to the first input of the third conjunctor 45, the output of which is connected to the first input of the counter 46 of the strobe. The second input of the counter 46 is the second input of the synchronizer 16, the first output is connected to the first input of the RS flip-flop 47, and the second output is connected to the input of the decoder 48 of the strobe, the output of which is connected to the second input of the RS-flip-flop 47, the first output of which is the first output of the synchronizer 16, and the second output is connected to the second input of the third conjunctor 45.

Работает синхронизатор 16 следующим образом. На первый вход синхронизатора поступает эталонная последовательность импульсов с выхода генератора 17 тактовых импульсов. Эти импульсы поступают на вход счетчика 42 тактов (фиг. 7а), который работает в режиме непрерывного счета и осуществляет деление частоты эталонной последовательности импульсов в Кэ раз, где коэффициент пересчета Кэ определяется требуемым периодом следования последовательностей "Такт 1" и "Такт 2", зависящим от длительности переходных процессов в модульном преобразователе 7. С помощью дешифраторов 44 и 43 четного и нечетного тактов формируются две последовательности импульсов на их выходах, сдвинутые одна относительно другой на некоторый интервал времени, не превышающий половины периода повторения этих импульсов (фиг.7о.п). Величина этого сдвига определяется переходными процессами в модульном преобразователе 7, для нормальной работы которого формируются эти последовательноти. Они формируются непрерывно как на первом, так и на втором этапах работы устройства. Нечетная тактовая последовательность "Такт 1" с выхода дешифратора 43 нечетного такта поступает на первый вход третьего конъюнктора 45.The synchronizer 16 operates as follows. At the first input of the synchronizer receives a reference sequence of pulses from the output of the generator 17 clock pulses. These pulses are fed to the input of a counter of 42 clock cycles (Fig. 7a), which operates in continuous counting mode and divides the frequency of the reference pulse sequence by K e times, where the conversion coefficient K e is determined by the required period of the sequence “Beat 1” and “Beat 2 ", depending on the duration of the transient processes in the modular converter 7. Using the decoders 44 and 43 of the even and odd clocks, two sequences of pulses are formed at their outputs, shifted one relative to the other by some int an interval of time not exceeding half the repetition period of these pulses (FIG. 7o.p). The magnitude of this shift is determined by transients in the modular Converter 7, for the normal operation of which these sequences are formed. They are formed continuously both in the first and in the second stages of the operation of the device. The odd clock sequence "Beat 1" from the output of the decoder 43 of the odd clock goes to the first input of the third conjunctor 45.

На первом этапе работы устройства, когда синхронизатор 16 формирует строб анализа на первом выходе RS-триггера 47 (фиг.7у), взведенного в единичное состояние сигналом нулевого содержимого счетчика 46 строба (фиг.7т) на первом входе RS-триггера 47, счетчик работает в режиме счета, так как потенциал, подаваемый с второго выхода RS-триггера 47 на второй вход третьего конъюнктора 45, держит его в открытом состоянии, и импульсы "Такт 1" через конъюнктор 45 поступают на счетный (первый) вход счетчика 46. В момент, когда в счетчике устанавливается число, равное То/Тт, где Тт период следования импульсов "Такт 1" (Тт Тз ˙ Кэ), на выходе дешифратора 48 строба появляется потенциал (фиг.7с), который, поступая на второй вход RS-триггера 47, переводит его в нулевое состояние. Этот момент соответствует окончанию строба анализа и завершению первого этапа работы устройства. При этом потенциал с второго выхода RS-триггера 47 запирает третий конъюнктор 45 и поступление импульсов "Такт 1" на счетный вход счетчика 46 строба прекращается. Счетчик 46 останавливается.At the first stage of operation of the device, when the synchronizer 16 forms the analysis gate at the first output of the RS flip-flop 47 (Fig. 7u), brought into a single state by the signal of the zero content of the counter 46 of the strobe (Fig. 7t) at the first input of the RS-flip-flop 47 in the counting mode, since the potential supplied from the second output of the RS-flip-flop 47 to the second input of the third conjunctor 45 keeps it in the open state, and pulses of "Step 1" through the connector 45 go to the counted (first) input of the counter 46. At the moment when a number equal to T o is set in the counter / T t , where T t is the pulse repetition period of "Beat 1" (T t T s ˙ K e ), the potential appears at the output of the gate decoder 48 (Fig. 7c), which, when it arrives at the second input of the RS flip-flop 47, translates it to zero state. This moment corresponds to the end of the analysis gate and the completion of the first stage of the device. At the same time, the potential from the second output of the RS-flip-flop 47 locks the third conjunctor 45 and the arrival of pulses "Step 1" to the counting input of the counter 46 of the strobe stops. Counter 46 stops.

Таким образом, заданный фронт строба анализа совпадает с моментом появления импульса "Такт 1". Начинается второй этап работы устройства, длительность которого случайна из-за случайности размера и состава массива обрабатываемых временных интерваловt(i-1),i} Поэтому начало формирования очередного строба анализа определяется моментом завершения второго этапа, когда Тj превосходит значение Тjmax, что фиксируется появлением импульса на втором выходе блока 18 задания модуля (фиг.7ф), который, поступая на второй вход синхронизатора 16, а затем и на второй вход счетчика 46 строба, обнуляет его, в результате чего RS-триггер 47 переводится в единичное состояние, запирающий потенциал с второго входа третьего конъюнктора 45 снимается, импульсы "Такт 1" поступают на первый вход счетчика 46 и он возобновляет новый цикл счета формирует новый строб анализа. Длительность строба анализа определяется числом, декодируемым дешифратором 48 строба и задаваемым способом подключения его к выходам разрядов счетчика 46 строба. Начальная установка счетчика строба в нулевое состояние при включении питания устройства обеспечивается специальной цепью начальной установки, входящей в состав счетчика строба, о возможном варианте повторения которой сказано ниже.Thus, the specified edge of the analysis strobe coincides with the moment of appearance of the pulse "Beat 1". The second stage of operation of the device begins, the duration of which is random due to the randomness of the size and composition of the array of processed time intervals t (i-1), i } Therefore, the beginning of the formation of the next analysis strobe is determined by the moment of completion of the second stage, when T j exceeds the value of T jmax , which is fixed the appearance of a pulse at the second output of the module setting unit 18 (Fig.7f), which, entering the second input of the synchronizer 16, and then to the second input of the strobe counter 46, resets it, as a result of which the RS-trigger 47 is converted to unity th state from the OFF potential of the second input 45 of the third conjunctor removed pulses "clock 1" fed to the first input of the counter 46 and it resumes new counting cycle generates a new strobe analysis. The duration of the analysis gate is determined by the number decoded by the gate decoder 48 and the specified method of connecting it to the discharge outputs of the gate counter 46. The initial setting of the strobe counter to zero when the device is turned on is provided by a special circuit of the initial installation, which is part of the strobe counter, a possible repetition of which is described below.

Блок 18 задания модуля (фиг. 8) обеспечивает формирование начального значения пробного периода Tj Tjmin, наращивание пробного периода в каждом цикле на величину Δ Т, определение момента, когда текущее значение Тj превышает максимальное его значение Tjmax, и выдачу соответствующего импульса в этот момент в синхронизатор 16 для формирования нового строба анализа. Блок 18 задания модуля содержит счетчик 49 модуля и дешифратор 50 максимума.Unit 18 of the module definition (Fig. 8) provides the formation of the initial value of the trial period T j T jmin , increasing the trial period in each cycle by Δ T, determining the moment when the current value of T j exceeds its maximum value T jmax , and issuing the corresponding pulse at this point in the synchronizer 16 to form a new analysis gate. Block 18 job module contains a counter 49 module and a decoder 50 maximum.

Работает блок задания модуля следующим образом. На первом этапе работы устройства на третий вход блока задания модуля поступает строб анализа, который, воздействуя на третий вход счетчика 49 модуля, вписывает в него значение Тj Тjmin, поступающее с шины 24 минимального модуля на второй вход блока задания модуля и далее на второй вход счетчика 49 модуля в виде параллельного двоичного кода. На выходе счетчика модуля и, следовательно, на первом выходе блока задания модуля устанавливается параллельный двоичный код, численно равный Tjmin(фиг.9з). Дешифратор 50 максимума настроен на выделение значения Tj Tjmax, т.е. потенциал на его выходе изменяется, если на вход поступает двоичный код, эквивалентный значению Tj Tjmax + Δ T. На первом этапе работы устройства на первый вход блока 18 задания модуля и, следовательно, на первый (счетный) вход счетчика 49 модуля импульсы не поступают, поэтому блок задания модуля находится в режиме ожидания.The module job block works as follows. At the first stage of the device’s operation, the analysis gate enters the third input of the module’s task unit, which, acting on the third input of the module’s counter 49, enters the value T j T jmin from the minimum module bus 24 to the second input of the module’s task unit and then to the second the input of the counter 49 of the module in the form of a parallel binary code. At the output of the module counter and, therefore, at the first output of the module job block, a parallel binary code is set, numerically equal to T jmin (Fig. 9h). The maximum decoder 50 is configured to isolate the value of T j T jmax , i.e. the potential at its output changes if a binary code equivalent to the value of T j T jmax + Δ T is input . At the first stage of the device operation, the pulses do not pulse to the first (counting) input of the module counter 49 arrive, therefore, the module reference block is in standby mode.

На втором этапе работы устройства строб анализа с третьего входа счетчика 49 модуля снимается, на его счетный вход начинают поступать импульсы конца цикла (фиг. 3и, 5и, 9и), соответствующие моментам завершения циклов анализа информации, накопленной в блоке 6. Это вызывает увеличение содержимого счетчика 49 модуля на единицу по каждому импульсу конца цикла, что приводит к наращиванию двоичного кода Тj на первом выходе блока 18 задания модуля на единицу, эквивалентную приращению значения Tj на Δ Т (фиг.3з, 9з). Процесс наращивания происходит до тех пор, пока Tj не достигнет своего максимального значения Tj Tjmax + Δ T. После завершения последнего цикла анализа в счетчике 49 модуля устанавливается двоичный код, эквивалентный значению Tj Tjmax + Δ T. При этом на выходе дешифратора 50 максимума происходит изменение потенциала, свидетельствующее о завершении второго этапа работы устройства, сигнал "Конец анализа". Этот перепад, поступая в синхронизатор 16, приводит к генерации синхронизатором нового строба анализа, который, поступая на третий (установочный) вход счетчика 49 модуля, вписывает в негор двоичный код Tjmin, и процесс работы блока 18 задания модуля повторяется так, как это описано выше. При этом на выходе дешифратора максимума происходит обратное изменение потенциала, в результате чего к моменту окончания второго этапа работы устройства формируется импульс (фиг.9ф) "Конец анализа", длительность которого определяется временем переходных процессов в синхронизаторе 16 при формировании переднего фронта строба анализа.At the second stage of operation of the device, the analysis gate from the third input of the counter 49 of the module is removed, pulses of the end of the cycle (Figs. 3i, 5i, 9i) corresponding to the moments of completion of the analysis cycles of the information accumulated in block 6 begin to arrive at its counting input. This causes an increase in the content a counter 49 of the module per unit for each pulse of the end of the cycle, which leads to an increase in the binary code T j at the first output of the unit 18 for setting the module by one, equivalent to the increment of the value of T j by Δ T (figs. 3z, 9z). The build-up process takes place until T j reaches its maximum value T j T jmax + Δ T. After the last analysis cycle is completed, a binary code is set in the counter 49 of the module, which is equivalent to the value of T j T jmax + Δ T. In this case, the output maximum decoder 50 there is a change in potential, indicating the completion of the second stage of the device, the signal "End of analysis". This difference, entering the synchronizer 16, leads to the generation by the synchronizer of a new analysis gate, which, entering the third (installation) input of the counter 49 of the module, enters the binary code T jmin into the negor , and the operation of the module defining unit 18 is repeated as described higher. At the same time, at the output of the maximum decoder, a reverse change in potential occurs, as a result of which, by the end of the second stage of the device operation, an impulse is generated (Fig.9f) "End of analysis", the duration of which is determined by the transient time in synchronizer 16 during the formation of the leading edge of the analysis gate.

Модульный преобразователь 7 выполняет операции над каждым элементом массива значений временных интервалов t(i+1),i, накопленных в блоке 6 памяти на первом этапе работы устройства. Эти операции состоят в следующем. Очередное значение t(i-1),i, считанное из блока 6 памяти, складывается с содержимым регистра 52 промежуточного результата, в который первона- чально заносится "0", а затем предыдущее значение вычета Δ tij. Из полученной суммы последовательно раз за разом вычитается значение пробного периода Tj до тех пор, пока остаток не станет меньше Tj. Этот остаток и есть новое вычисленное значение вычета Δ t(i+1)j. Значение Δ t(i+1)j записывается в регистр 52 промежуточного результата. Одновременно с записью в регистр 52 промежуточного результата на третьем выходе модульного преобразователя 7 вырабатывается импульс "Завершение операций", который, поступая в блок 15 управления, наращивает код адреса и осуществляет считывание из блока 6 памяти нового значения временного интервала Δ ti,(i+1). Наряду с импульсом "Завершение операции" на втором выходе модульного преобразователя 7 вырабатывается импульс "Накопление", который поступает на тактовые входы всех счетчиков 9.1.9.n, сопровождая выдаваемый на первом выходе модульного преобразователя двоичный код полученного вычета Δt(i+1),j. Далее все описанные процессы повторяются.The modular converter 7 performs operations on each element of the array of values of time intervals t (i + 1), i accumulated in the memory unit 6 at the first stage of operation of the device. These operations are as follows. The next value t (i-1), i , read from the memory unit 6, is added to the contents of the intermediate result register 52, into which “0” is initially entered, and then the previous residue value Δ t ij . From the sum obtained, the value of the trial period T j is successively subtracted from time to time until the remainder is less than T j . This remainder is the new calculated residue value Δ t (i + 1) j . The value Δ t (i + 1) j is recorded in the intermediate result register 52. Simultaneously with recording the intermediate result in the register 52 at the third output of the modular converter 7, the pulse “Completion of operations” is generated, which, entering the control unit 15, increments the address code and reads from the memory unit 6 the new value of the time interval Δ t i, (i + 1) . Along with the “End of operation” pulse, a “Accumulation” pulse is generated at the second output of the modular converter 7, which is fed to the clock inputs of all the counters 9.1.9.n, accompanying the binary code of the obtained residue Δt (i + 1) that is issued at the first output of the modular converter j . Further, all the described processes are repeated.

Модульный преобразователь 7 (фиг.10) содержит сумматор 51, регистр 52 промежуточного результата, вычитатель 53, мультиплексор 54 вычетов, четвертый конъюнктор 55, второй компаратор 56, буферный регистр 57, расширитель 58, шестой элемент 59 задержки. Первый вход модульного преобразователя является первым входом сумматора 51, второй вход которого соединен с выходом регистра 52 промежуточного результата, а выход с первым входом мультиплексора 54 вычетов. Второй вход последнего соединен с выходом вычитателя 53, третий вход с выходом второго компаратора 56 и первым входом четвертого конъюнктора 55, а выход с первым входом буферного регистра 57, третий вход которого является третьим входом модульного преобразователя 7, второй вход вторым входом модульного преобразователя и соединен с входом расширителя 58, а выход является первым выходом модульного преобразователя и соединен с вторым входом вычитателя 53, вторым входом второго компаратора 56 и первым входом регистра 52 промежуточного результата. Третий вход регистра 52 соединен с вторым входом четвертого конъюнктора 55 и выходом расширителя 58, а второй вход является третьим выходом модульного преобразователя 7 и соединен с выходом четвертого конъюнктора 55, входом шестого элемента 59 задержки, выход которого является вторым выходом модульного преобразователя, четвертый вход которого соединен с третьим входом четвертого конъюнктора 55, а пятый вход с первым входом вычитателя 53 и первым входом второго компаратора 56. The modular converter 7 (FIG. 10) comprises an adder 51, an intermediate result register 52, a subtractor 53, a residue multiplexer 54, a fourth conjunctor 55, a second comparator 56, a buffer register 57, an expander 58, and a sixth delay element 59. The first input of the modular converter is the first input of the adder 51, the second input of which is connected to the output of the intermediate result register 52, and the output to the first input of the residue multiplexer 54. The second input of the latter is connected to the output of the subtractor 53, the third input with the output of the second comparator 56 and the first input of the fourth conjunctor 55, and the output with the first input of the buffer register 57, the third input of which is the third input of the modular converter 7, the second input is the second input of the modular converter and is connected with the input of the expander 58, and the output is the first output of the modular converter and connected to the second input of the subtractor 53, the second input of the second comparator 56 and the first input of the intermediate result register 52. The third input of the register 52 is connected to the second input of the fourth connector 55 and the output of the expander 58, and the second input is the third output of the modular converter 7 and connected to the output of the fourth connector 55, the input of the sixth delay element 59, the output of which is the second output of the modular converter, the fourth input of which connected to the third input of the fourth conjunctor 55, and the fifth input with the first input of the subtractor 53 and the first input of the second comparator 56.

Работа модульного преобразователя 7 заключается в следующем. На первом этапе работы устройства, когда происходит накопление информации в блоке 6 (в пределах строба анализа), модульный преобразователь находится в режиме ожидания. При этом информация от блока 6 на его первый вход не поступает, на второй его вход действует строб анализа, который устанавливает в буферном регистре 57 нулевое содержимое и удерживает его в этом состоянии, а также через расширитель 58 устанавливает в регистре 52 промежуточного результата нулевое содержимое и удерживает его в этом состоянии. В закрытом состоянии стробом анализа удерживается также четвертый конъюнктор 55. На пятый вход модульного преобразователя (первый вход вычитателя 53, являющийся входом вычитаемого) подается от блока 18 задания модуля двоичный код минимального значения пробного периода Tj Tjmin. На третий вход модульного преобразователя 7 поступает нечетная последовательность тактовых импульсов "Такт 1", которая далее поступает на третий (тактовый) вход буферного регистра 57, но не влияет на его состояние, так как он удерживается в нулевом состоянии. На четвертый вход модульного преобразователя 7 поступает четная последовательность тактовых импульсов "Такт 2", которая далее поступает на третий вход четвертого конъюнктора 55, но через него не проходит, так как он удерживается в запертом состоянии стробом анализа. Поэтому на втором и третьем выходах модульного преобразователя импульсы отсутствуют, а на первом информационном выходе присутствует нулевой двоичный код.The operation of the modular Converter 7 is as follows. At the first stage of operation of the device, when information is accumulated in block 6 (within the analysis strobe), the modular converter is in standby mode. At the same time, information from block 6 does not enter its first input, the analysis strobe acts on its second input, which sets zero content in buffer register 57 and holds it in this state, and also sets zero content in register 52 of intermediate result through expander 58 and holds him in this state. The fourth conjunctor 55 is also kept closed by the analysis gate . The binary code of the minimum trial period value T j T jmin is supplied from the module setting unit 18 to the fifth input of the modular converter (the first input of the subtractor 53, which is the input of the subtracted 53). The third input of the modular converter 7 receives an odd sequence of clock pulses "Step 1", which then goes to the third (clock) input of the buffer register 57, but does not affect its state, since it is kept in the zero state. At the fourth input of the modular Converter 7 receives an even sequence of clock pulses "Step 2", which then goes to the third input of the fourth conjunctor 55, but does not pass through it, since it is held in a locked state by the analysis gate. Therefore, there are no pulses at the second and third outputs of the modular converter, and a zero binary code is present at the first information output.

На втором этапе работы устройства, когда с второго входа модульного преобразователя 7 снимается строб анализа, снимается удержание буферного регистра 57 в нулевом состоянии, а спустя небольшой интервал времени, определяемый расширителем 58, отпирается четвертый конъюнктор 55 и снимается удержание в нулевом состоянии регистра 52 промежуточного результата. По заднему фронту строба анализа на первом входе сумматора 51 появляется код первого временного интервала t0,1 из нулевой ячейки блока 6 памяти, на его втором входе в это время действует нулевой код из регистра 52 промежуточного результата, поэтому на выходе сумматора 51 формируемая им сумма равна коду первого временного интервала (t0,1+0). Эта сумма поступает на первый (сигнальный) вход мультиплексора 54 вычетов, на втором входе которого присутствует код разности Tj Tjmin и нулевого содержимого буферного регистра 57, т. е. 0 Tjmin. В это время на первом входе второго компаратора 56 действует код Tj Tjmin, а на его втором входе нулевой код из буферного регистра 57, т. е. код на первом его входе больше кода на втором входе. При этом на выходе второго компаратора 56 присутствует потенциал, отпирающий четвертый конъюнктор 55 и пропускающий на выход мультиплексора 54 вычетов сигнал с его первого входа, т.е. сумму t0,1+0, которая первым тактовым импульсом нечетной последовательности "Такт 1" после заднего фронта строба анализа записывается в буферный регистр 57. Код этой суммы поступает на второй вход второго компаратора 56, где сравнивается со значением Tj Tjmin и на второй вход вычитателя 53, где из него вычитается Tj Tjmin, и разность подается на второй вход мультиплексора 54 вычетов. Если (t0,1+0) ≥ Tjmin, то потенциал на выходе второго компаратора 56 меняет свое значение, в результате чего запирается четвертый конъюнктор 55 и на выход мультиплексора 54 вычетов с выхода вычитателя 53 проходит результат вычитания [(t0,1+0) Tjmin] который вторым импульсом "Такт 1" записывается в буферный регистр 57, в результате чего на выходе вычитателя образуется разность (t0,1+0) 2Tjmin и т.д. до тех пор, пока разность [(t0,1 + 0) kTjmin] не станет меньше Tjmin, где k число циркуляций информации между мультиплексором 54, регистром 57, и вычитателем 53. В этот момент времени потенциал на выходе второго компаратора изменяется, в результате чего четвертый конъюнктор 55 отпирается, а мультиплексор 54 вычетов подключает к своему выходу свой первый вход. Однако состояние буферного регистра 57 до следующего импульса "Такт 1" не изменяется. Поэтому ближайший импульс четной последовательности "Такт 2" проходит через открытый четвертый конъюнктор 55 на второй (тактовый) вход регистра 52 промежуточных результатов и записывает в него разность [(t0,1 + 0) kTjmin] являющуюся первым значением вычета Δ tij. Это значение присутствует в виде двоичного кода на первом выходе модульного преобразователя 7 и поступает на вход дешифратора 8 и (n+1)-й вход мультиплексора 10. Этот код сопровождается импульсом "Завершение операции" с выхода четвертого конъюнктора 55, используемого для перехода к первому адресу хранения информации в блоке 6 памяти, а также задержанным в шестом элементе 59 задержки импульсом, который, поступая на тактовые входы счетчиков 9.1.9.n, увеличивает на единицу содержимое того из них, номер которого соответствует значению полученного вычета Δ t1j. Задержка в элементе 59 необходима для согласования с задержкой распространения кода вычета в дешифраторе 8.At the second stage of the device’s operation, when the analysis gate is removed from the second input of the modular converter 7, the buffer register 57 is kept in the zero state, and after a short time interval determined by the expander 58, the fourth connector 55 is unlocked and the intermediate result register 52 in the zero state is removed . On the trailing edge of the analysis gate, at the first input of the adder 51, a code of the first time interval t 0.1 from the zero cell of the memory unit 6 appears; at its second input, the zero code from the intermediate result register 52 is valid at that time, therefore, the sum formed by it from the adder 51 equal to the code of the first time interval (t 0.1 +0). This sum goes to the first (signal) input of the residue residue multiplexer 54, at the second input of which there is a difference code T j T jmin and zero contents of the buffer register 57, i.e., 0 T jmin . At this time, the code T j T jmin acts at the first input of the second comparator 56, and at its second input, the zero code from buffer register 57, that is, the code at its first input is larger than the code at the second input. At the same time, at the output of the second comparator 56, there is a potential that unlocks the fourth conjunctor 55 and passes the signal from its first input to the output of the multiplexer 54 deductions, i.e. the sum t 0.1 +0, which is written into the buffer register 57 as the first clock pulse of the odd sequence "Beat 1" after the trailing edge of the analysis gate 57. The code of this sum goes to the second input of the second comparator 56, where it is compared with the value T j T jmin and the second input of the subtractor 53, where T j T jmin is subtracted from it, and the difference is fed to the second input of the residue multiplexer 54. If (t 0,1 +0) ≥ T jmin , then the potential at the output of the second comparator 56 changes its value, as a result of which the fourth conjunctor 55 is locked and the subtraction result [(t 0,1 +0) T jmin ] which is recorded in the buffer register 57 as the second pulse, “Clock 1”, as a result of which the difference (t 0.1 +0) 2T jmin , etc., is formed at the output of the subtractor. until the difference [(t 0,1 + 0) kT jmin ] becomes less than T jmin , where k is the number of information circulations between the multiplexer 54, the register 57, and the subtractor 53. At this time, the potential at the output of the second comparator changes As a result, the fourth conjunctor 55 is unlocked, and the residue multiplexer 54 connects its first input to its output. However, the state of the buffer register 57 until the next pulse "Step 1" does not change. Therefore, the nearest pulse of the even sequence “Step 2” passes through the open fourth conjunctor 55 to the second (clock) input of the intermediate results register 52 and writes the difference [(t 0.1 + 0) kT jmin ] into it, which is the first value of the deduction Δ t ij . This value is present in the form of a binary code at the first output of the modular converter 7 and is fed to the input of the decoder 8 and the (n + 1) -th input of the multiplexer 10. This code is accompanied by a pulse “Completion of operation” from the output of the fourth conjunctor 55, used to go to the first the information storage address in the memory unit 6, as well as the pulse delayed in the sixth delay element 59, which, entering the clock inputs of the counters 9.1.9.n, increases by one the contents of that number, the number of which corresponds to the value obtained that Δ t 1j . The delay in element 59 is necessary to match the delay in the distribution of the deduction code in the decoder 8.

К моменту прихода очередного импульса "Такт 1" из первой ячейки блока 6 памяти на первый вход сумматора 51 поступает значение второго временного интервала t1,2, которое складывается со значением вычета Δt1j, хранимого к этому времени в регистре 52 промежуточного результата. Сумма t1,2 + + Δ t1j через мультиплексор 54 вычетов попадает на первый вход буферного регистра 57, куда по этому (очередному) импульсу ("Такт 1") записывается. Далее происходящие процессы аналогичны описанным выше для первого значения временного интервала. Результатом этих процессов являются формирование второго значения вычета Δ t2j, запись его в регистр 52 промежуточного результата, наращивание на единицу содержимого соответствующего счетчика из группы (9.1.9.n) и переход к следующему адресу блока 6 памяти. Этот процесс завершается за две циркуляции (k=2), так как оказывается, что
t1,2 + Δ t1,j 2Tjmin + Δ t2j.By the time of the arrival of the next pulse "cycle 1" from the first cell of the memory unit 6 to the first input of the adder 51 receives the value of the second time interval t 1,2 , which is added to the value of the deduction Δt 1j stored by this time in the register 52 of the intermediate result. The sum t 1,2 + + Δ t 1j through the residue multiplexer 54 goes to the first input of the buffer register 57, where it is recorded using this (next) pulse ("Beat 1"). Further, the ongoing processes are similar to those described above for the first value of the time interval. The result of these processes is the formation of the second value of the deduction Δ t 2j , writing it to the register 52 of the intermediate result, incrementing the content of the counter from the group (9.1.9.n) per unit of content, and moving to the next address of the memory unit 6. This process ends in two circulations (k = 2), since it turns out that
t 1,2 + Δ t 1, j 2T jmin + Δ t 2j .

Полный цикл формирования массива вычетов по модулю Tjminзавершается, когда значение адреса, формируемого в блоке 15, достигает максимального значения. После этого происходит наращивание значения пробного периода Tj в блоке 18 задания модуля на величину Δ Т, на пятый вход модульного преобразователя 7 поступает двоичный код, соответствующий значению TjTjmin + Δ T, а блок 15 управления производит новый перебор по адресам, начиная с нулевого, значений временных интервалов. Модульный преобразователь начинает выполнять описанные выше функции в новом цикле вычисления вычетов по модулю Tj Tjmin + Δ T.The full cycle of generating an array of residues modulo T jmin ends when the value of the address generated in block 15 reaches the maximum value. After that, the trial period T j in the block 18 for setting the module increases by Δ T, the binary code corresponding to the value of T j T jmin + Δ T is received at the fifth input of the modular converter 7, and the control unit 15 again searches the addresses starting from zero, the values of time intervals. The modular converter starts to perform the functions described above in a new cycle of calculating residues modulo T j T jmin + Δ T.

Claims (3)

1. УСТРОЙСТВО ОБНАРУЖЕНИЯ ПЕРИОДИЧЕСКИХ ИМПУЛЬСНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ И ОЦЕНКИ ИХ ПЕРИОДА, содержащее входную шину, квантователь, блок стробирования, формирователь импульсов, модульный преобразователь, дешифратор, n счетчиков, мультиплексор, пороговый блок, блок задания порога, ключ вычета, ключ модуля, генератор тактовых импульсов, блок задания модуля, шину обнаружения, шину вычета, шину модуля, а также шину порога квантования, при этом первый вход квантователя соединен с входной шиной, второй вход с шиной порога квантования, а выход с входом блока стробирования, выход которого соединен с входом формирователя импульсов, вход дешифратора соединен с (n+1)-м входом мультиплексора и первым входом ключа вычета, выход которого соединен с шиной вычета, а второй вход с вторым входом ключа модуля, выходом порогового блока и шиной обнаружения, первый выход блока задания модуля соединен с пятым входом модульного преобразователя и первым входом ключа модуля, выход которого соединен с шиной модуля, выход блока задания порога соединен с первым входом порогового блока, второй вход которого соединен с выходом мультиплексора, каждый из n входов которого соединен с выходом соответствующего по номеру счетчика, первые входы которых соединены между собою, третьи входы также соединены между собою, а второй вход каждого счетчика соединен с выходом дешифратора, номер которого соответствует номеру счетчика, отличающееся тем, что, с целью повышения достоверности обнаружения периодических импульсных последовательностей при неизвестном периоде повторения импульсов и увеличения быстродействия, в него введены ключ интервала, блок памяти, блок управления, синхронизатор, шина минимального модуля, и блок ИЛИ, причем первый вход ключа интервала соединен с выходом формирователя импульсов и первым входом блока управления, второй вход с первым выходом блока управления, а выход с первым входом блока памяти, второй вход которого соединен с вторыми входами блока стробирования, блока управления и модульного преобразователя, первым входом блока ИЛИ, третьим входом блока задания модуля и первым выходом синхронизатора, третий вход блока памяти соединен с вторым выходом блока управления, четвертый вход с третьим выходом блока управления, а выход с первым входом модульного преобразователя, первый выход которого соединен с входом дешифратора, второй выход с первыми входами n счетчиков, третий вход с вторым выходом синхронизатора, четвертый вход с третьим выходом синхронизатора, а третий выход с четвертым входом блока управления, четвертый выход которого соединен с первым входом блока задания модуля и вторым входом блока ИЛИ, выход которого соединен с третьими входами n счетчиков, второй выход блока задания модуля соединен с вторым входом синхронизатора, первый вход которого соединен с третьим входом блока управления и выходом генератора тактовых импульсов, второй вход блока задания модуля соединен с шиной минимального модуля. 1. DEVICE FOR DETECTING PERIODIC PULSE SEQUENCES AND ASSESSING THEIR PERIOD, comprising an input bus, a quantizer, a gating unit, a pulse shaper, a modular converter, a decoder, n counters, a multiplexer, a threshold block, a threshold setting unit, a pulse generator key, a key generator module, a key generator module, key , a module assignment unit, a detection bus, a subtraction bus, a module bus, as well as a quantization threshold bus, with the first quantizer input connected to the input bus, the second input with a quantization threshold bus, and the output with input the gate of the gate, the output of which is connected to the input of the pulse former, the decoder input is connected to the (n + 1) -th input of the multiplexer and the first input of the residue key, the output of which is connected to the residue bus, and the second input with the second input of the module key, the output of the threshold block and the detection bus, the first output of the module reference block is connected to the fifth input of the module converter and the first input of the module key, the output of which is connected to the module bus, the output of the threshold block is connected to the first input of the threshold block, the second input of which о is connected to the output of the multiplexer, each of the n inputs of which is connected to the output of the counter corresponding to the number, the first inputs of which are interconnected, the third inputs are also interconnected, and the second input of each counter is connected to the output of the decoder, the number of which corresponds to the counter number, which differs the fact that, in order to increase the reliability of detection of periodic pulse sequences with an unknown pulse repetition period and increase speed, an interval key, a block memory, control unit, synchronizer, minimum module bus, and OR block, with the first input of the interval key connected to the output of the pulse shaper and the first input of the control unit, the second input with the first output of the control unit, and the output with the first input of the memory unit, the second input of which connected to the second inputs of the gating unit, control unit and modular converter, the first input of the OR block, the third input of the module setting unit and the first output of the synchronizer, the third input of the memory unit is connected to the second output of the unit power supply, the fourth input with the third output of the control unit, and the output with the first input of the modular converter, the first output of which is connected to the decoder input, the second output with the first inputs of n counters, the third input with the second output of the synchronizer, the fourth input with the third output of the synchronizer, and the third the output with the fourth input of the control unit, the fourth output of which is connected to the first input of the module reference block and the second input of the OR block, the output of which is connected to the third inputs of n counters, the second output of the module reference block with connected to the second input of the synchronizer, the first input of which is connected to the third input of the control unit and the output of the clock generator, the second input of the module reference unit is connected to the minimum module bus. 2. Устройство по п.1, отличающееся тем, что блок управления выполнен в виде первого дизъюнктора, счетчика временного интервала, первого элемента задержки, второго дизъюнктора, счетчика адресов, второго элемента задержки, третьего дизъюнктора, первого конъюнктора, четвертого дизъюнктора, третьего элемента задержки, блока выделения фронтов, регистра конечного адреса, первого компаратора, инвертора, четвертого элемента задержки, второго конъюнктора и пятого элемента задержки, причем первый вход счетчика временного интервала соединен с третьим входом блока управления, выход счетчика с первым выходом блока управления, а второй вход счетчика с выходом пятого элемента задержки, вход которого соединен с выходом первого дизъюнктора, второй вход блока управления соединен с входом блока выделения фронтов и входом инвертора, выход которого соединен с вторым входом первого дизъюнктора, вторым входом первого конъюнктора и входом четвертого элемента задержки, выход которого соединен с вторым входом второго конъюнктора, первый вход которого соединен с выходом первого компаратора, а выход с четвертым выходом блока управления и с вторым входом четвертого дизъюнктора, первый вход которого соединен с выходом блока выделения фронтов и первым входом регистра конечного адреса, а выход с входом третьего элемента задержки, выход которого соединен с вторым входом счетчика адреса, выход которого соединен с третьим выходом блока управления и с вторыми входами первого компаратора и регистра конечного адреса, выход которого соединен с первым входом первого компаратора, первый вход первого дизъюнктора соединен с первыми входами блока управления и третьего дизъюнктора, выходом соединенного с вторым выходом блока управления и входом первого элемента задержки, выход которого соединен с первым входом второго дизъюнктора, выход которого соединен с первым входом счетчика адреса, первый вход первого конъюнктора соединен с четвертым входом блока управления, выход первого с вторым входом второго дизъюнктора и входом второго элемента задержки, выход которого соединен с вторым входом третьего дизъюнктора. 2. The device according to claim 1, characterized in that the control unit is made in the form of a first disjunctor, a time interval counter, a first delay element, a second disjunctor, an address counter, a second delay element, a third disjunctor, a first conjunctor, a fourth disjunctor, and a third delay element , a frontside allocation unit, a register of the end address, a first comparator, an inverter, a fourth delay element, a second conjunctor and a fifth delay element, the first input of a time interval counter connected to third the input of the control unit, the output of the counter with the first output of the control unit, and the second input of the counter with the output of the fifth delay element, the input of which is connected to the output of the first disjunctor, the second input of the control unit is connected to the input of the edge selection unit and the inverter input, the output of which is connected to the second the input of the first disjunctor, the second input of the first conjunctor and the input of the fourth delay element, the output of which is connected to the second input of the second conjunctor, the first input of which is connected to the output of the first comparator, and the output with the fourth output of the control unit and with the second input of the fourth disjunctor, the first input of which is connected to the output of the edge selection unit and the first input of the end address register, and the output with the input of the third delay element, the output of which is connected to the second input of the address counter, the output of which is connected to the third output of the control unit and with the second inputs of the first comparator and the register of the end address, the output of which is connected to the first input of the first comparator, the first input of the first disjunctor is connected to the first inputs the control unit and the third disjunctor, the output connected to the second output of the control unit and the input of the first delay element, the output of which is connected to the first input of the second disjunctor, the output of which is connected to the first input of the address counter, the first input of the first coupler is connected to the fourth input of the control unit, the output of the first with the second input of the second disjunctor and the input of the second delay element, the output of which is connected to the second input of the third disjunctor. 3. Устройство по п.1, отличающееся тем, что модульный преобразователь выполнен в виде сумматора, регистра промежуточного результата, вычитателя, мультиплексора вычетов, четвертого конъюнктора, второго компаратора, буферного регистра, расширителя, шестого элемента задержки, причем первый вход сумматора является первым входом модульного преобразователя, второй вход соединен с выходом регистра промежуточного результата, а выход с первым входом мультиплексора вычетов, второй вход которого соединен с выходом вычитателя, первый вход которого является пятым входом модульного преобразователя и соединен с первым входом второго компаратора, выход которого соединен с первым входом четвертого конъюнктора и третьим входом мультиплексора вычетов, выход которого соединен с первым входом буферного регистра, третий вход которого является третьим входом модульного преобразователя, второй вход вторым входом модульного преобразователя и соединен с входом расширителя, а выход первым выходом модульного преобразователя и соединен с вторым входом вычитателя, вторым входом второго компаратора, и первым входом регистра промежуточного результата, третий вход которого соединен с выходом расширителя и вторым входом четвертого конъюнктора, выход которого является третьим выходом модульного преобразователя и соединен с вторым входом регистра промежуточного результата и входом шестого элемента задержки, выход которого является вторым выходом модульного преобразователя, а третий вход четвертого конъюнктора является четвертым входом модульного преобразователя. 3. The device according to claim 1, characterized in that the modular converter is made in the form of an adder, an intermediate result register, a subtracter, a deduction multiplexer, a fourth conjunctor, a second comparator, a buffer register, an expander, a sixth delay element, the first input of the adder being the first input modular converter, the second input is connected to the output of the intermediate result register, and the output is to the first input of the residue multiplexer, the second input of which is connected to the output of the subtractor, the first input of which is the fifth input of the modular converter and is connected to the first input of the second comparator, the output of which is connected to the first input of the fourth conjunctor and the third input of the residue multiplexer, the output of which is connected to the first input of the buffer register, the third input of which is the third input of the modular converter, the second input is the second input of the modular the converter and is connected to the input of the expander, and the output is the first output of the modular converter and connected to the second input of the subtractor, the second input of the second computer rotator, and the first input of the intermediate result register, the third input of which is connected to the output of the expander and the second input of the fourth conjunctor, the output of which is the third output of the modular converter and connected to the second input of the intermediate result register and the input of the sixth delay element, the output of which is the second output of the modular converter and the third input of the fourth conjunctor is the fourth input of the modular converter.
SU4810968 1990-04-04 1990-04-04 Device for detection of periodic pulse sequences and evaluation of their period RU2033617C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4810968 RU2033617C1 (en) 1990-04-04 1990-04-04 Device for detection of periodic pulse sequences and evaluation of their period

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4810968 RU2033617C1 (en) 1990-04-04 1990-04-04 Device for detection of periodic pulse sequences and evaluation of their period

Publications (1)

Publication Number Publication Date
RU2033617C1 true RU2033617C1 (en) 1995-04-20

Family

ID=21506519

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4810968 RU2033617C1 (en) 1990-04-04 1990-04-04 Device for detection of periodic pulse sequences and evaluation of their period

Country Status (1)

Country Link
RU (1) RU2033617C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2536638C1 (en) * 2013-07-15 2014-12-27 Андрей Владимирович Симонов Method of detecting random pulse sequence

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР N 1651225, кл. G 01R 23/10, 1989. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2536638C1 (en) * 2013-07-15 2014-12-27 Андрей Владимирович Симонов Method of detecting random pulse sequence

Similar Documents

Publication Publication Date Title
US4499589A (en) Counter circuit for counting high frequency pulses using the combination of a synchronous and an asynchronous counter
RU2033617C1 (en) Device for detection of periodic pulse sequences and evaluation of their period
EP0418499B1 (en) Time interval triggering and hardware histogram generation
RU2085028C1 (en) Pulse train selector
RU2178908C1 (en) Period-to-code converter
SU1606972A1 (en) Device for sorting data
RU2003988C1 (en) Device for detecting periodic pulse sequences and evaluating period of the sequences
SU892449A1 (en) Probability correlometer
RU2024194C1 (en) Analog-to-digital converter
SU1529293A1 (en) Device for shaping test sequence
SU1756903A1 (en) Device for set intersection determination
SU1191920A1 (en) Device for current estimating of signal level
SU732887A1 (en) Adaptive coppelometer
SU1264201A1 (en) Digital correlator
SU1555705A1 (en) Device for shaping test actions
SU1711181A1 (en) Digital correlator
SU1290423A1 (en) Buffer storage
SU1495778A1 (en) Multichannel device for input of analog data
SU1661827A1 (en) Speech sounds recognition device
SU1591043A1 (en) Device for determining distribution parameters from small samples
SU1522406A1 (en) A-d converter
SU920835A1 (en) Encoder
SU1524093A1 (en) Buffer storage
SU1247896A1 (en) Device for analyzing distributions of random processes
SU1160433A1 (en) Correlation meter of delay time