RU2049353C1

RU2049353C1 - Device for computation of two-dimensional convolution

Info

Publication number: RU2049353C1
Application number: RU93025197A
Authority: RU
Inventors: Виктор Павлович Якуш; Виктор Васильевич Косьянчук; Виталий Александрович Смирнов
Original assignee: Виктор Павлович Якуш; Виктор Васильевич Косьянчук; Виталий Александрович Смирнов
Priority date: 1993-04-28
Filing date: 1993-04-28
Publication date: 1995-11-27

Abstract

FIELD: computer engineering. SUBSTANCE: pipe device for information processing has L processing units (where L Q + R, Q is power of task to be solved, R is number of redundant units), two adding units, L adders, L-1 registers, group of L comparison units, comparison unit, L groups of OR gates, L groups of AND gates, NAND gate and OR gate. EFFECT: simplified design, increased reliability, increased functional capabilities. 3 cl, 3 dwg, 3 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных системах для вычисления двумерной свертки. The invention relates to computer technology and can be used in specialized computing systems for calculating two-dimensional convolution.

Обычно для обеспечения достоверности получаемых при обработке информации результатов используется тестовый периодический контроль, проводимый с помощью внешних программно-аппаратных средств. При периодическом тестовом контроле вероятность пропуска отказа блока обработки пропорциональна времени между тестовыми проверками (период контроля), при этом объем ошибочной информации, выдача которой происходит между тестовыми проверками, также пропорционален периоду контроля. Временные затраты на тестовую проверку определяются объемом теста, поэтому пропускная способность линейки из блоков обработки известных устройств находится в обратно пропорциональной зависимости от временных затрат на тестовые проверки. Вероятность обнаружения отказа с помощью тестовых проверок определяется разрешающей способностью теста и объемом аппаратуры, охваченной контролем. Время восстановления отказа с помощью тестовых проверок определяется разрешающей способностью теста и объемом аппаратуры, охваченной контролем. Время восстановления вычислительного процесса после обнаружения отказа блока обработки (получение достоверного результата на выходе устройства) пропорционально числу n блоков обработки устройства (длина n линейки устройства). Typically, to ensure the reliability of the results obtained during the processing of information, a test periodic control is carried out using external software and hardware. With periodic test control, the probability of skipping a processing unit failure is proportional to the time between test checks (control period), while the amount of erroneous information that is issued between test checks is also proportional to the control period. The time spent on a test check is determined by the volume of the test, therefore, the throughput of a line of processing units of known devices is inversely proportional to the time spent on test checks. The probability of failure detection using test checks is determined by the resolution of the test and the amount of equipment covered by the control. Failure recovery time using test checks is determined by the resolution of the test and the amount of equipment covered by the control. The recovery time of the computing process after detecting a failure of the processing unit (obtaining a reliable result at the output of the device) is proportional to the number n of processing units of the device (length n of the device bar).

Цель изобретения сокращение аппаратурных затрат, повышение надежности за счет организации контроля и резервирования и расширение функциональных возможностей за счет решения задач различных размерностей. The purpose of the invention is to reduce hardware costs, increase reliability by organizing control and redundancy, and expanding functionality by solving problems of various dimensions.

Поставленная цель достигается тем, что в устройство, содержащее с первого по Q-й блоки 1 обработки, причем информационные входы 13 и 14 первой и второй групп, первый и второй управляющие входы 16 и 17 устройства подключены соответственно к информационным входам первой и второй групп, первому и второму управляющим входам первого блока обработки, выходы первой и второй групп, первый и второй выходы i-го блока обработки (где i1, Q-1) подключены соответственно к информационным входам первой и второй групп, первому и второму управляющим входам (i+1)-го блока обработки, вход 21 тактовых импульсов устройства подключен к тактовым входам блоков обработки с первого по Q-й, введены с (Q+1)-го по L-й блоки обработки 1, где L Q + R, R число резервных блоков обработки 1, первый и второй блоки суммирования 2 и 3, L сумматоров 4, L-1 регистров 5, группа из L узлов сравнения 6, узел сравнения 7, с первой по (L+1)-ю группы элементов ИЛИ 8 и 9, L групп элементов И 10, элемент ИЛИ-НЕ 11 и элемент ИЛИ 12, причем выходы первой и второй групп, первый и второй выходы j-го блока обработки (где j Q, L-1) подключены соответственно к информационным входам первой и второй групп, первому и второму управляющим входам (j+1)-го блока обработки, вход тактовых импульсов 21 устройства подключен к тактовым входам блоков суммирования 2 и 3, блоков обработки с (Q+1)-го по L-й, входам записи/считывания регистров 3, информационные входы третьей группы 15 устройства подключены соответственно к информационным входам третьей группы первого блока обработки, выходы третьей группы К-го блока обработки (где К 1, L-1) подключены соответственно к первым входам элементов И 10 К-й группы и соответственно к управляющим входам первой группы (K+1)-го блока обработки, выходы третьей группы L-го блока обработки подключены соответственно к первым входам элементов И 10 L-й группы, управляющие входы 19 первой группы устройства подключены соответственно к управляющим входам первой группы первого блока обработки, выходы четвертой группы К-го блока обработки подключены соответственно к первым входам элементов ИЛИ 8 К-й группы, выходы которых подключены соответственно к управляющим входам первой группы (К+1)-го блока обработки, выходы пятой группы l-го блока обработки (где l 1,L) подключены соответственно к информационным входам группы l-го сумматора 4, выходы К-го сумматора 4 подключены соответственно к информационным входам К-го регистра 5 и соответственно ко входам первой группы К-го узла сравнения 6, выходы L-го комбинационного сумматора 4 подключены соответственно ко входам первой группы L-го узла сравнения 6 группы, управляющие входы второй группы 20 устройства подключены к управляющим входам вторых групп блоков обработки с первого по L-й и входам вторых групп узлов сравнения 6 групп, выход l-го узла сравнения 6 группы подключен к вторым входам элементов И 10 l-й группы и l-му входу элемента ИЛИ-НЕ 11, выход которого подключен к первому входу элемента ИЛИ 12, выход которого подключен к выходу 27 признака отказа устройства, выходы К-го регистра 5 подключены соответственно к вторым входам элементов ИЛИ 8 К-й группы, третий выход l-го блока обработки подключен к информационному входу l-го сумматора 4 и l-му выходу 26 группы признака отказа устройства, третий управляющий вход 18 которого подключен к управляющим входам блоков суммирования 2 и 3, выходы элементов И 10 групп с первой по L-ю подключены соответственно ко входам элементов ИЛИ 9 L-й группы, выходы которых подключены к информационным входам блоков суммирования 2 и 3, выходы первого блока суммирования 2 подключены к выходам 28 результата устройства и входам первой группы (L+1)-го узла сравнения 7, инверсный выход которого подключен ко второму входу элемента ИЛИ 12, выходы второго блока суммирования 3 подключены соответственно ко входам второй группы (L+1)-го узла сравнения 7, l-й вход установки первой группы 22, l-й вход установки второй группы 23, l-й вход установки третьей группы 24 и l-й вход блокировки 25 устройства подключены соответственно к первому, второму, третьему входам установки и входу блокировки l-го блока обработки. This goal is achieved by the fact that in the device containing the first through Qth processing units 1, and the information inputs 13 and 14 of the first and second groups, the first and second control inputs 16 and 17 of the device are connected respectively to the information inputs of the first and second groups, the first and second control inputs of the first processing unit, the outputs of the first and second groups, the first and second outputs of the i-th processing unit (where i1, Q-1) are connected respectively to the information inputs of the first and second groups, the first and second control inputs (i + 1) block and processing, the input 21 clock pulses of the device is connected to the clock inputs of the processing units from the first to the Qth, introduced from the (Q + 1) -th to the L-th processing units 1, where LQ + R, R the number of redundant processing units 1, the first and second blocks of summation 2 and 3, L adders 4, L-1 registers 5, a group of L comparison nodes 6, a comparison node 7, from the first to (L + 1) th group of elements OR 8 and 9, L groups of elements AND 10, the element OR NOT 11 and the element OR 12, and the outputs of the first and second groups, the first and second outputs of the j-th processing unit (where j Q, L-1) are connected respectively to the information input m of the first and second groups, the first and second control inputs of the (j + 1) -th processing unit, the input of clock pulses 21 of the device is connected to the clock inputs of the summing units 2 and 3, processing units from (Q + 1) -th to L-th , the entries of the write / read registers 3, the information inputs of the third group 15 of the device are connected respectively to the information inputs of the third group of the first processing unit, the outputs of the third group of the K-processing block (where K 1, L-1) are connected respectively to the first inputs of elements And 10 K-th group and, accordingly, to the control inputs of the first group of the (K + 1) -th processing unit, the outputs of the third group of the L-th processing unit are connected respectively to the first inputs of the elements And 10 of the L-th group, the control inputs 19 of the first group of the device are connected respectively to the control inputs of the first group of the first processing unit, the outputs of the fourth group of the Kth processing unit are connected respectively to the first inputs of the OR elements of the 8th K group, the outputs of which are connected respectively to the control inputs of the first group of the (K + 1) processing block, the outputs of the fifth group of the lth processing block (where l 1, L) connected respectively to the information inputs of the group of the l-th adder 4, the outputs of the K-th adder 4 are connected respectively to the information inputs of the K-th register 5 and, respectively, to the inputs of the first group of the K-th comparison node 6, the outputs of the L-th combination adder 4 are connected, respectively to the inputs of the first group of the L-th comparison node 6 groups, the control inputs of the second group 20 of the device are connected to the control inputs of the second groups of processing units from the first to the L and inputs of the second groups of comparison nodes of 6 groups, the output of the l-th comparison node 6 gru py is connected to the second inputs of the AND 10 elements of the l-th group and the l-th input of the OR-NOT 11 element, the output of which is connected to the first input of the OR element 12, the output of which is connected to the output 27 of the device failure indicator, the outputs of the 5th register 5 are connected respectively, to the second inputs of the OR elements of the 8th group, the third output of the lth processing unit is connected to the information input of the lth adder 4 and the lth output 26 of the device failure indicator group, the third control input of which 18 is connected to the control inputs of the summing units 2 and 3, outputs of elements AND 10 groups from the first to the Lth are connected respectively to the inputs of the elements OR 9 of the Lth group, the outputs of which are connected to the information inputs of the summing blocks 2 and 3, the outputs of the first summing block 2 are connected to the outputs 28 of the device result and the inputs of the first group (L + 1) of the comparison node 7, the inverse output of which is connected to the second input of the OR element 12, the outputs of the second summing unit 3 are connected respectively to the inputs of the second group (L + 1) of the comparison node 7, the lth installation input of the first group 22, l- setup input of the second group 23, setup input l and the third group 24 and the l-th input of the blocking device 25 are connected respectively to the first, second, third inputs of the installation and the blocking input of the l-th processing unit.

Каждый блок обработки 1 содержит первый и второй вычислительные узлы 29 и 30, узел сравнения 31, триггер 32, с первого по третий узлы элементов И 33-35, узел элементов ИЛИ 36 и элемент И 37, причем в каждом блоке обработки информационные входы первой, второй и третьей группы 37-39, первый и второй управляющие входы 40 и 41 и управляющие входы 42 первой группы блока подключены соответственно ко входам группы первого узла элементов И 33 и выходам группы второго узла элементов И 34, выходы первой группы первого узла элементов И 33 подключены соответственно ко входам первой группы узла элементов ИЛИ 36, выходы которого подключены соответственно к выходам первой группы 52, второй группы 53, третьей группы 54, первому 55 и второму 56 выходам блока, выходы первой группы второго узла элементов И 34 подключены к информационным входам первой группы, второй группы, третьей группы, первому и второму управляющим входам первого и второго вычислительных узлов, выходы первой, второй и третьей групп, первый и второй выходы первого вычислительного узла 29 подключены ко входам первой группы узла сравнения 31 и входам группы третьего узла элементов И 35, выходы которого подключены соответственно ко входам второй группы узла элементов ИЛИ 36, выходы первой, второй и третьей групп, первый и второй выходы второго вычислительного узла 30 подключены соответственно ко входам второй группы узла сравнения 31, выход которого подключен к информационному входу триггера 32, выход которого подключен ко входу третьего узла элементов И 35, третьему выходу 50 блока обработки, инверсному входу первого узла элементов и 33 и входу второго узла элементов И 34, выходы вторых групп первого и второго узлов элементов И 33 и 34 подключены соответственно к выходам четвертой 51 и пятой 49 групп, управляющие входы второй группы 43 блока обработки подключены соответственно к управляющим входам группы первого вычислительного узла и управляющим входам группы второго вычислительного узла, первый и второй входы установки 45 и 46 блока обработки подключены соответственно ко входам установки в "нуль" и "единицу" триггера 32, третий вход установки 44 блока обработки подключен ко входам установки в исходное состояние первого и второго вычислительных узлов, тактовый вход 48 и вход 47 блокировки блока обработки подключены соответственно к первому и второму (инверсному) входам элемента И 37, выход которого подключен к тактовым входам первого и второго вычислительных узлов и триггера. Each processing unit 1 contains the first and second computing nodes 29 and 30, the comparison node 31, the trigger 32, from the first to the third nodes of the elements AND 33-35, the node of the OR elements 36 and the AND element 37, and in each processing unit the information inputs of the first, the second and third groups 37-39, the first and second control inputs 40 and 41 and the control inputs 42 of the first group of units are connected respectively to the inputs of the group of the first node of elements And 33 and the outputs of the group of the second node of elements And 34, the outputs of the first group of the first node of elements And 33 connected respectively to the input am the first group of the OR 36 element node, the outputs of which are connected respectively to the outputs of the first group 52, the second group 53, the third group 54, the first 55 and the second 56 block outputs, the outputs of the first group of the second And 34 element node are connected to the information inputs of the first group, the second group, third group, the first and second control inputs of the first and second computing nodes, the outputs of the first, second and third groups, the first and second outputs of the first computing node 29 are connected to the inputs of the first group of the comparison node 31 and the inputs of the group the third node of the elements And 35, the outputs of which are connected respectively to the inputs of the second group of the node of the elements OR 36, the outputs of the first, second and third groups, the first and second outputs of the second computing node 30 are connected respectively to the inputs of the second group of the comparison node 31, the output of which is connected to the information the input of the trigger 32, the output of which is connected to the input of the third node of the elements And 35, the third output 50 of the processing unit, the inverse input of the first node of the elements and 33 and the input of the second node of the elements And 34, the outputs of the second groups of the first and the second nodes of the elements And 33 and 34 are connected respectively to the outputs of the fourth 51 and fifth 49 groups, the control inputs of the second group 43 of the processing unit are connected respectively to the control inputs of the group of the first computing node and the control inputs of the group of the second computing node, the first and second inputs of the installation 45 and 46 processing units are connected respectively to the inputs of the installation to “zero” and “unit” of the trigger 32, the third input of the installation 44 of the processing unit is connected to the inputs of the installation in the initial state of the first and second calculator nodes, the clock input 48 and the input 47 of the blocking block processing are connected respectively to the first and second (inverse) inputs of the element And 37, the output of which is connected to the clock inputs of the first and second computing nodes and trigger.

Каждый блок суммирования 2(3) содержит два регистра 97, 98 и сумматор 99, причем тактовый вход 102 блока суммирования подключен ко входам записи/считывания первого и второго регистров 97 и 98, выходы которых подключены соответственно к информационным входам сумматора 99, выходы которого подключены к выходам 103 блока суммирования и информационным входам второго регистра 98, информационные входы 100 и управляющий вход 101 блока суммирования подключены соответственно к информационным входам первого регистра 97 и входу установки в нуль второго регистра 98. Each summing unit 2 (3) contains two registers 97, 98 and an adder 99, and the clock input 102 of the summing unit is connected to the write / read inputs of the first and second registers 97 and 98, the outputs of which are connected respectively to the information inputs of the adder 99, the outputs of which are connected to the outputs 103 of the summation block and the information inputs of the second register 98, the information inputs 100 and the control input 101 of the summation block are connected respectively to the information inputs of the first register 97 and the zero input of the second register 98 .

Каждый вычислительный узел содержит четыре группы регистров 57-60, регистр 61, умножитель 62, сумматор 63, группу триггеров 64, триггер 65, М + 3Р + 7 групп элементов И 66-73, где М 1Р + 1, шесть групп элементов ИЛИ 74-79, элемент И 80, элемент ИЛИ 81 и два дешифратора 82 и 83, причем информационные входы первой группы 84 вычислительного узла подключены к информационным входам первого регистра первой группы 57₁ и первым входам элементов И первой группы 70, выходы которых подключены к первым входам элементов ИЛИ первой группы 76, выходы которых подключены к информационным входам первого регистра второй группы 59₁, выходы m-го регистра 57 первой группы (где m 1, М-1) подключены к информационным входам (m+1)-го регистра 57 первой группы и первым входам элементов И (m+1)-й группы 66, выходы элементов И группы 66 с второго по (М+1)-й подключены к соответствующим входам элементов ИЛИ второй группы 74, выходы которых подключены к выходам первой группы 92 вычислительного узла, информационные входы второй группы 85 которого подключены к информационным входам первого регистра третьей группы 58₁ и первым входам элементов И (М+2)-й группы 72, выходы которых подключены к первым входам элементов ИЛИ третьей группы 79, выходы которых подключены к информационным входам первого регистра четвертой группы 60₁, выходы первого регистра второй группы 59₁ подключены к информационным входам первой группы умножителя 62, первым входам элементов И 68₁ (М+3)-й группы и информационным входам второго регистра второй группы 59₂, выходы n-го регистра 59 второй группы (где n 2, Р) подключены к информационным входам (n+1)-го регистра второй группы 59 и первым входам элементов И 68 (М+2+n)-й группы, выходы элементов И 68 групп с (М+3)-й по (М+3+Р)-ю подключены к соответствующим входам элементов ИЛИ 77 четвертой группы, выходы которых подключены к первым входам элементов И 71 (М+Р+4)-й группы, выходы которых подключены соответственно ко вторым входам элементов ИЛИ 76 первой группы, выходы S-го регистра 58 третьей группы (где S 1,P) подключены к информационным входам (S+1)-го регистра 58 и к первым входам элементов И 67 (М+Р + 4 + +S)-й группы, выходы элементов И 67 групп с (М+Р+5)-й по (М+2Р+5)-ю подключены к соответствующим входам элементов ИЛИ 75 пятой группы, выходы которых подключены соответственно к выходам второй группы вычислительного узла, выходы первого регистра 60 четвертой группы подключены к первым входам элементов И 69₁ (М + 2Р + 6)-й группы, информационным входам второго регистра четвертой группы 60₂ и информационным входам второй группы умножителя 62, выходы которого подключены соответственно к информационным входам первой группы сумматора 63, выходы которого подключены соответственно к выходам группы 94 вычислительного узла, информационные входы третьей группы 86 которого подключены соответственно к информационным входам регистра 61, выходы которого подключены соответственно к информационным входам второй группы сумматора 63, выходы r-го регистра 60 четвертой группы (где r 2, Р) подключены к информационным входам (r+1)-го регистра четвертой группы и первым входам элементов И 69 (М+2Р+6+r)-й группы, выходы элементов И 69 групп с (М+2Р+7)-й по (М+3Р+7)-ю подключены к соответствующим входам элементов ИЛИ 78 шестой группы, выходы которых подключены соответственно к первым входам элементов И 73 (М+3Р+8)-й группы, выходы которых подключены соответственно ко вторым входам элементов ИЛИ 79 третьей группы, первый управляющий вход 87 устройства подключен к вторым входам элементов И 70 первой группы, вторым (инверсным) входам элементов И 71 (М+Р+4)-й группы и информационному входу первого триггера 64₁ группы, выход v-го триггера 64 группы (где v 1, М-1) подключен к информационному входу (v+1)-го триггера группы 64 и первому входу v-го элемента И 80, выходы элементов И 80 с первого по М-й подключены соответственно к входам элемента ИЛИ 81, выход которого подключен к первому выходу вычислительного узла 95, второй управляющий вход 88 которого подключен ко вторым входам элементов И 72 (М+2)-й группы, вторым (инверсным) входам элементов И 73 (М+3Р+8)-й группы и информационному входу триггера 65, выход которого подключен ко второму выходу 96 вычислительного узла, управляющие входы 89 группы с первого по а-й (где а log₂M) которого подключен соответственно ко входам первого дешифратора 82, i-й выход которого (где i 1,M) подключен ко вторым входам элементов И 66 (i+1)-й группы и второму входу i-го элемента И 80, управляющие входы 89 группы с (a+1)-го по Н-й (где Н а log₂(P+1)) вычислительного узла подключен к входам второго дешифратора 83, j-й выход которого (где j 1, Р+1) подключен к вторым входам элементов И (М+Р+4+j)-й группы 67, (М+2+j)-й группы 68 и (M+2P+6+j)-й группы 69, тактовый вход 90 вычислительного узла подключен к тактовым входам регистров и триггеров, вход 91 установки в исходное состояние вычислительного узла подключен ко входам установки в нуль всех регистров и триггеров.Each computing node contains four groups of registers 57-60, register 61, multiplier 62, adder 63, trigger group 64, trigger 65, M + 3P + 7 element groups AND 66-73, where M 1P + 1, six element groups OR 74 -79, element And 80, element OR 81 and two decoders 82 and 83, and the information inputs of the first group 84 of the computing node are connected to the information inputs of the first register of the first group 57 ₁ and the first inputs of elements And the first group 70, the outputs of which are connected to the first inputs elements OR of the first group 76, the outputs of which are connected to the information m inputs of the first register of the second group 59 _1-m outputs of the register 57 of the first group (wherein m 1, M-1) are connected to data inputs of the (m + 1) st register 57 of the first group and the first inputs of AND gates (m + 1 ) of group 66, the outputs of the elements AND of group 66 from the second to (M + 1) th are connected to the corresponding inputs of the OR elements of the second group 74, the outputs of which are connected to the outputs of the first group 92 of the computing node, the information inputs of the second group 85 of which are connected to information inputs of the first register of the third group 58 ₁ and the first inputs of the elements And (M + 2) th groups s 72, the outputs of which are connected to the first inputs of the OR elements of the third group 79, the outputs of which are connected to the information inputs of the first register of the fourth group 60 ₁ , the outputs of the first register of the second group 59 _{1 are} connected to the information inputs of the first group of the multiplier 62, the first inputs of the elements And 68 ₁ The (M + 3) th group and the information inputs of the second register of the second group 59 ₂ , the outputs of the nth register 59 of the second group (where n 2, P) are connected to the information inputs of the (n + 1) th register of the second group 59 and the first the inputs of the elements And 68 (M + 2 + n) -th group, the outputs of the element And 68 groups with (M + 3) -th through (M + 3 + P) -th are connected to the corresponding inputs of elements OR 77 of the fourth group, the outputs of which are connected to the first inputs of elements AND 71 (M + P + 4) -th groups whose outputs are connected respectively to the second inputs of the OR elements 76 of the first group, the outputs of the S-th register 58 of the third group (where S 1, P) are connected to the information inputs of the (S + 1) -th register 58 and to the first inputs of the And 67 elements (M + P + 4 + + S) -th group, outputs of elements AND 67 groups with (M + P + 5) -th through (M + 2P + 5) -th are connected to the corresponding inputs of elements OR 75 of the fifth group, outputs which connect s respectively, to the outputs of the second computing node group, the outputs of the first register 60 of the fourth group are connected to first inputs of AND gates 69 ₁ (M + 2P + 6) -th group of information inputs of the second register 60 of the fourth group ₂ and the second group of informational inputs of the multiplier 62, the outputs of which are connected respectively to the information inputs of the first group of the adder 63, the outputs of which are connected respectively to the outputs of the group 94 of the computing node, the information inputs of the third group 86 of which are connected respectively to the information the ion inputs of the register 61, the outputs of which are connected respectively to the information inputs of the second group of the adder 63, the outputs of the rth register 60 of the fourth group (where r 2, P) are connected to the information inputs of the (r + 1) th register of the fourth group and the first inputs of elements And 69 (M + 2P + 6 + r) -th groups, outputs of elements AND 69 groups with (M + 2P + 7) -th through (M + 3P + 7) -th are connected to the corresponding inputs of elements OR 78 of the sixth group, the outputs of which are connected respectively to the first inputs of elements AND 73 (M + 3P + 8) -th group, the outputs of which are connected respectively to the second inputs of OR element 79 of the third group, the first control input 87 of the device is connected to the second inputs of the elements AND 70 of the first group, the second (inverse) inputs of the elements AND 71 (M + P + 4) -th group and the information input of the first trigger 64 ₁ group, output v of the 64th group trigger (where v 1, M-1) is connected to the information input of the (v + 1) group 64th trigger and the first input of the vth element And 80, the outputs of the And 80 elements from the first to the Mth are connected respectively to the inputs of the OR element 81, the output of which is connected to the first output of the computing node 95, the second control input 88 of which connected to the second inputs of the elements And 72 (M + 2) -th group, the second (inverse) inputs of the elements And 73 (M + 3P + 8) -th group and the information input of the trigger 65, the output of which is connected to the second output 96 of the computing node the control inputs of the 89th group from the first to the a-th (where a log ₂ M) of which is connected respectively to the inputs of the first decoder 82, the i-th output of which (where i 1, M) is connected to the second inputs of the AND 66 elements (i + 1 ) th group and the second input of the i-th aND gate 80, the control inputs 89 groups (a + 1) -th to N-th (where N and log ₂ (P + 1)) computing node connected to the inputs a decoder 83, the j-th output of which (where j 1, P + 1) is connected to the second inputs of the elements of the And (M + P + 4 + j) th group 67, (M + 2 + j) th group 68 and (M + 2P + 6 + j) -th group 69, the clock input 90 of the computing node is connected to the clock inputs of the registers and triggers, the input 91 of the installation in the initial state of the computing node is connected to the inputs of the zero setting of all registers and triggers.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 структурная схема блока обработки; на фиг. 3 структурная схема вычислительного узла. In FIG. 1 shows a block diagram of a device; in FIG. 2 is a block diagram of a processing unit; in FIG. 3 block diagram of the computing node.

Устройство для вычисления двумерной свертки содержит L блоков обработки 1, где L Q + R, Q размерность окна двумерной свертки (Р х Q), R число резервных блоков, блоки суммирования 2 и 3, L сумматоров 4, L-1 регистров 5, L узлов сравнения 6, узел сравнения 7, L групп элементов ИЛИ 8 и 9, L групп элементов И 10, элемент ИЛИ-НЕ 11, элемент ИЛИ 12, информационные входы 13-15, управляющие входы 16-20, тактовый вход 21, входы установки 22-24, входы блокировки 25, выходы 26, 27 признака отказа, выход результата 28. A device for calculating a two-dimensional convolution contains L processing units 1, where LQ + R, Q is the dimension of the two-dimensional convolution window (P x Q), R is the number of redundant blocks, summation blocks 2 and 3, L adders 4, L-1 registers 5, L nodes comparison 6, comparison node 7, L groups of elements OR 8 and 9, L groups of elements AND 10, element OR NOT 11, element OR 12, information inputs 13-15, control inputs 16-20, clock input 21, installation inputs 22 -24, blocking inputs 25, outputs 26, 27 of a sign of failure, output of the result 28.

Каждый блок обработки 1 содержит вычислительные узлы 29 и 30, узел 31 сравнения, триггер 32, узлы элементов И 33-35, узел элементов ИЛИ 36, информационные входы 37-39, управляющие входы 40-43, входы установки 44-46, вход блокировки 47, тактовый вход 48, выходы 49-56. Each processing unit 1 contains computing nodes 29 and 30, a comparison node 31, a trigger 32, AND 33-35 element nodes, an OR 36 element node, information inputs 37-39, control inputs 40-43, installation inputs 44-46, a blocking input 47, clock input 48, outputs 49-56.

Каждый вычислительный узел 29 (30) содержит группы регистров 57-60, регистр 61, умножитель 62, сумматор 63, группу триггеров 64, триггер 65, группы элементов И 66-73, группы элементов ИЛИ 74-79, элемент И 80, элемент ИЛИ 81, дешифраторы 82 и 83, информационные входы 84-86, управляющие входы 87-89, тактовый вход 90, вход 91 установки в исходное состояние, выходы 92-96. Each computing node 29 (30) contains a group of registers 57-60, a register 61, a multiplier 62, an adder 63, a group of flip-flops 64, a flip-flop 65, a group of elements AND 66-73, a group of elements OR 74-79, an element AND 80, an OR element 81, decoders 82 and 83, information inputs 84-86, control inputs 87-89, clock input 90, input 91 of the initial state, outputs 92-96.

Каждый блок суммирования 2(3) содержит регистры 97 и 98, сумматор 99, информационные входы 100, управляющий вход 101, тактовый вход 102 и выход 103. Each summing unit 2 (3) contains registers 97 and 98, an adder 99, information inputs 100, control input 101, clock input 102 and output 103.

В основу работы устройства положен алгоритм вычисления двухмерной свертки
Y_ij=

x_i-p,j-q, i

, j

, который состоит из двух частей:
1. Z

\binom{o}{i}

_jp= 0, i

, j

, p

;
Z

\binom{q+1}{ijp}

= Z

\binom{q}{i}

_jp+ ω_pqx_i-p,j-q, q

2. Y

\binom{o}{i}

_j= 0, i

, j

;
Y

\binom{p+}{ij}

¹= Y

\binom{p}{i}

_j+ Z

\binom{Q}{i}

_jp, p

Первая часть алгоритма вычисление
Z

\binom{Q}{i}

_jp=

x_i-p,j-q, вторая часть вычисление
Y_ij= Y

\binom{p}{i}

_j=

Z_ijp.The device is based on an algorithm for calculating two-dimensional convolution
Y _ij =

x _{ip, jq} , i

, j

, which consists of two parts:
1. Z

\binom{o}{i}

_jp = 0, i

, j

, p

;
Z

\binom{q + 1}{ijp}

= Z

\binom{q}{i}

_jp + ω _pq x _{ip, jq} , q

2. Y

\binom{o}{i}

_j = 0, i

, j

;
Y

\binom{p +}{ij}

¹ = Y

\binom{p}{i}

_j + Z

\binom{Q}{i}

_jp , p

The first part of the calculation algorithm
Z

\binom{Q}{i}

_jp =

x _{ip, jq} , second part calculation
Y _ij = Y

\binom{p}{i}

_j =

Z _ijp .

При описании работы устройства в обозначении х_ij ^(k) индекс (К) в скобках указывает номер такта работы устройства, а индекс К без скобок номер рекуррентного шага.When describing the operation of the device in the designation x _ij ^{(k), the} index (K) in parentheses indicates the number of the clock cycle of the device, and the index K without parentheses indicates the number of the recurrence step.

Вычислительный узел 29 (30) обладает возможностью реализации следующих функций:
Х^i+Ip+1 xⁱ;
Ω^i+p+1=ωⁱ
Zⁱ⁺¹ Zⁱ+aⁱ bⁱ, где
aⁱ=

bⁱ=

T₁ ^i+Ip+2 τ₁ ⁱ
T₂ ⁱ⁺¹ τ₂ ⁱ, где xⁱ ωⁱ и αⁱ значения соответственно на информационных входах 84, 85 и 86 вычислительного узла на i-м такте;
Хⁱ, Ωⁱ и Zⁱ значения соответственно на выходах 92, 93 и 94 вычислительного узла на i-м такте;
τ₁ ⁱ и τ₂ ⁱ значения соответственно на управляющих входах 87 и 88 вычислительного узла на i-м такте;
Т₁ ⁱ и Т₂ ⁱ значения соответственно на выходах 95 и 96 вычислительного узла на i-м такте.Computing node 29 (30) has the ability to implement the following functions:
X ^{i + Ip + 1} x ⁱ ;
Ω ^{i + p + 1} = ω ⁱ
Z ^{i + 1} Z ⁱ + a ⁱ b ⁱ , where
a ⁱ =

b ⁱ =

T ₁ ^{i + Ip + 2} τ ₁ ⁱ
T ₂ ^{i + 1} τ ₂ ⁱ , where x ⁱ ω ⁱ and α ⁱ values respectively at the

information inputs

84, 85 and 86 of the computing node on the i-th clock;
X ⁱ , Ω ⁱ and Z ⁱ values respectively at the

outputs

92, 93 and 94 of the computing node on the i-th clock;
τ ₁ ⁱ and τ ₂ ⁱ values, respectively, at the

control inputs

87 and 88 of the computing node on the i-th clock;
T ₁ ⁱ and T ₂ ⁱ values respectively at the

outputs

95 and 96 of the computing node on the i-th clock.

Блок суммирования 2(3) обладает возможностью реализации следующих функций:
Yⁱ⁺¹=

где Zⁱ значение на информационных входах 100 блока суммирования на i-м такте;
Yⁱ значение на выходе 103 блока суммирования на i-м такте;
τ₃ ⁱ значение на управляющем входе 101 блока суммирования на i-м такте.The summation block 2 (3) has the ability to implement the following functions:
Y ^{i + 1} =

where Z ^{i the} value at the information inputs 100 of the summation block on the i-th clock;
Y ⁱ value at the output 103 of the summation block on the i-th clock;
τ ₃ ⁱ value at the control input 101 of the summing block on the i-th clock.

Вычислительный узел 29(30) работает следующим образом. Computing node 29 (30) operates as follows.

На входы 13-17 подаются соответственно значения х, ω, Z, τ₁ и τ₂. При τ₁ 1 значение х записывается в регистры 57₁ и 59₁ и выдаются на выход 92 с задержкой на IP+1 тактов. При τ ₁ 0 содержимое регистра 59_р+1 переписывается в регистр 59₁. При τ₂ 1 значение ω записывается в регистры 58₁ и 60₁ и выдается на выход 93 с задержкой на Р+1 тактов. При τ₂ 0 содержимое регистра 60_р+1 переписывается в регистр 60₁. С выходов регистров 59₁ и 60₁ значения х и ω поступают на информационные входы комбинационного умножителя 62, с выходов которого произведение ω˙ х поступает на один информационный вход комбинационного сумматора 63, на другой информационный вход которого поступает содержимое регистра 61, в результате этого на выходе сумматора 63 формируется значение х ωⁱ + z. Управляющий сигнал τ₁ выдается на выход 95 с задержкой на IP+1 тактов, управляющий сигнал τ₂ выдается на выход 96 с задержкой на один такт.At the inputs 13-17 served respectively the values of x, ω, Z, τ ₁ and τ ₂ . At τ ₁ 1, the value of x is written to the registers 57 ₁ and 59 ₁ and output 92 with a delay of IP + 1 clock cycles. At τ ₁ 0, the contents of the register 59 _{p + 1 are} overwritten in the register 59 ₁ . At τ ₂ 1, the value of ω is written into the registers 58 ₁ and 60 ₁ and is output 93 with a delay of P + 1 clock cycles. At τ ₂ 0, the contents of the register 60 _{r + 1 is} written to the register 60 ₁ . From the outputs of the registers 59 ₁ and 60 _{1, the} values of x and ω are fed to the information inputs of the Raman multiplier 62, from the outputs of which the product ω˙ x is fed to one information input of the Raman adder 63, to the other information input of which the contents of register 61 are received, as a result of which the output of the adder 63 is formed by the value of x ω ⁱ + z. The control signal τ ₁ is output 95 with a delay of IP + 1 clocks, the control signal τ ₂ is output 96 with a delay of one clock cycle.

Значения М IP+1 и P+1 подаются на входы 20 устройства и через выходы 43 блоков обработки 1 и через выходы 89 вычислительных узлов 29, 30 поступают соответственно на входы дешифраторов 82 и 83. В результате дешифрации значения М с соответствующего выхода дешифратора 82 выдается единичное значение α_i, где i ≅ М, которое открывает элементы И 66_i и 80_i. В результате этого информация с выходов регистра 57_i и триггера 64_iсоответственно через элементы И 66_i и 80_i и соответственно через элементы ИЛИ 74 и 81 выдается на выходы 92 и 95. В результате дешифрации значения Р + 1 с соответствующего выхода дешифратора 83 выдается единичное значение β_i, где i ≅ P+1, которое открывает элементы И 67_i, 68_i и 69_i. В результате этого информация с выходов регистров 58_i, 59_i и 60_i соответственно через элементы И 67_i, 68_i и 69_i и соответственно через элементы ИЛИ 74, 75 и 77 поступает на выходы 92, 93 и на выходы элементов И 71. Таким образом, в устройстве реализуются возможности решения задач вычисления двумерной свертки различной размерности (для различных значений I, τ, P и Q).The values of M IP + 1 and P + 1 are fed to the inputs of the device 20 and through the outputs of 43 processing units 1 and through the outputs of 89 computing nodes 29, 30 are respectively supplied to the inputs of the decoders 82 and 83. As a result of the decryption, the values of M from the corresponding output of the decoder 82 are output the unit value α _i , where i ≅ M, which opens the elements And 66 _i and 80 _i . As a result of this, the information from the outputs of the register 57 _i and the trigger 64 _i, respectively, through the AND 66 _i and 80 _i elements and, respectively, through the OR elements 74 and 81 is output to the outputs 92 and 95. As a result of decryption, the P + 1 values from the corresponding output of the decoder 83 are issued unit value β _i , where i ≅ P + 1, which opens the elements And 67 _i , 68 _i and 69 _i . As a result of this, information from the outputs of the registers 58 _i , 59 _i and 60 _i, respectively, through the elements AND 67 _i , 68 _i and 69 _i and, respectively, through the elements OR 74, 75 and 77 is supplied to the outputs 92, 93 and to the outputs of the elements AND 71. Thus, the device realizes the possibility of solving the problems of calculating two-dimensional convolution of various dimensions (for different values of I, τ, P and Q).

Блоки суммирования 2(3) работает следующим образом. При τ₃ 1 регистр 98 обнуляется и на выходе сумматора 99 формируется значение 0+Z, где Z содержимое регистра 97. При τ₃ 0 блок суммирования работает в режиме накапливающего сумматора, при этом на выходе сумматора 99 формируется сумма Zⁱ + Zⁱ⁺¹, которая выдается на выход 103 блока суммирования.Blocks summation 2 (3) works as follows. At τ ₃ 1, register 98 is reset and at the output of adder 99 the value 0 + Z is formed, where Z is the contents of register 97. At τ ₃ 0, the summing unit operates in the accumulating adder mode, while at the output of adder 99 the sum Z ⁱ + Z ^{i +} is generated ¹ , which is issued to the output 103 of the summation block.

Входные и выходные потоки данных задаются следующими выражениями. Input and output data streams are defined by the following expressions.

Значения x_kl подаются на выход 13 в моменты времени
t

=

Значения ω_pq подаются на выход 14 в моменты времени
t

t_o + p Pq,
p

,
q

,
t_o I ˙p(Q-1)
Значения τ₁ 1 подается на вход 16 в моменты времени t

=t_xkl, в остальные моменты времени τ₁ 0. Значение t₂ 1 подается на вход 17 в моменты времени t

t_o + μ, где μ 0, Р-1. При μ >p τ₂ 0. Значение τ₃=1 подается на вход 18 в моменты времени t

t_o + ip + jIP + Q, где i 0, I-1, j 0. τ 1. Значение τ₃ 0 подается в моменты времени t_i3 ₌ ₀ t_o + ip + jIP + Q + V, где i

, j

, v

.X _kl values are output 13 at time points
t

=

The values of ω _pq are output 14 at times
t

t _o + p Pq,
p

,
q

,
t _o I ˙p (Q-1)
The values of τ ₁ 1 are fed to input 16 at time t

= t _xkl , at other time instants τ ₁ 0. The value t ₂ 1 is supplied to input 17 at time instants t

t _o + μ, where μ 0, P-1. For μ> p τ ₂ 0. The value of τ ₃ = 1 is applied to input 18 at time t

t _o + ip + jIP + Q, where i 0, I-1, j 0. τ 1. The value τ ₃ 0 is supplied at time t _i3 ₌ ₀ t _o + ip + jIP + Q + V, where i

, j

, v

.

На выходе 28 значения Y_ij формируются в моменты t

t_o + iP + jIP + Q + P- 1, где i

, j

. Период вычисления элементов Y_ij равен IP( τ+Q-1)-P тактов. Время решения N задач двумерной свертки равно N˙I˙P (τ +Q-1)-NP+P+Q тактов.At output 28, the values of Y _ij are generated at times t

t _o + iP + jIP + Q + P- 1, where i

, j

. The calculation period of the elements Y _ij is equal to IP (τ + Q-1) -P clock cycles. The time for solving N two-dimensional convolution problems is equal to N˙I˙P (τ + Q-1) -NP + P + Q ticks.

В каждом блоке обработки 1 производится дублирование выполняемых операций с помощью вычислительных узлов 29 и 30. Результаты выполнения операций, начинающихся по заднему фронту тактового сигнала, формируются на выходе комбинационного сумматора 63 по завершении переходных процессов в комбинационных схемах 62 и 63 и выдаются на выходы 94 вычислительных узлов 29 и 30, откуда эти результаты поступают на соответствующие входы узла сравнения 31. При совпадении информации, поступающей на входы узла сравнения 31 из вычислительных узлов 29 и 30, данный блок обработки 1_j считается исправным и единица с выхода узла сравнения 31 записывается в триггер 32, который используется для фиксации признака исправности данного блока обработки 1_j. С выхода триггера 32 единица поступает на соответствующие входы элементов И 34, 35 и на инверсные входы элементов И 33, в результате этого информация с выходов 92-96 вычислительного узла 29 через элементы И 35 и ИЛИ 36 поступает на выходы 52-56 блока обработки 1_j. Единичный сигнал с выхода триггера 32 поступает также на инверсные входы элементов И 33 и блокирует обход данного блока обработки 1_j. В результате этого значение g, поступающее на вход 42 блока 1_j, выдается на выход 49 блока 1_j. Единичное значение выдается также на выход 50 блока 1_j и соответственно на выход 26_j признака отказа устройства. Единичный сигнал на выходе 26_j устройства указывает средствам внешнего управления об исправности блока 1_j. При несовпадении информации, поступающей на входы узла сравнения 31 из вычислительных узлов 29 и 30, данный блок обработки 1_j считается неисправным, и нулевой сигнал с выхода узла сравнения 31 записывается в триггер 32. С выхода триггера 32 нулевой сигнал поступает на соответствующие входы элементов И 34 и 35 и на инверсные входы элементов И 33, в результате этого выдача с выходов 92-96 вычислительного узла 29 блокируется. Нулевой сигнал с выхода триггера 32 поступает также на инверсные входы элементов И 33, в результате этого поступление информации в вычислительные узлы 29 и 30 через элементы И 34 и выдача информации из узла 29 блокируется и открывается путь обхода данного блока обработки 1_j. В этом случае информация, поступающая из предыдущего блока обработки 1_j-1 через элементы И 33 и ИЛИ 36 выдается соответственно на выходы 52-56 данного блока обработки 1_j. Значение g, поступающее на вход 42 блока 1_j, выдается на выход 51 блока 1_j. Нулевое значение выдается на выход 50 блока 1 и соответственно на выход 26_jпризнака отказа устройства. Нулевой сигнал на выходе 26 устройства указывает средствам внешнего управления об обнаружения отказа блока 1_j.In each processing unit 1, operations performed using computing nodes 29 and 30 are duplicated. The results of operations starting at the trailing edge of the clock signal are generated at the output of the combinational adder 63 upon completion of transients in combinational circuits 62 and 63 and are output to the outputs 94 of the computational nodes 29 and 30, from where these results go to the corresponding inputs of the comparison node 31. If the information supplied to the inputs of the comparison node 31 from the computing nodes 29 and 30 matches, this block processing 1 _j is considered to be serviceable and the unit from the output of the comparison node 31 is recorded in the trigger 32, which is used to fix the sign of serviceability of this processing unit 1 _j . From the output of the trigger 32, the unit enters the corresponding inputs of the elements And 34, 35 and the inverse inputs of the elements And 33, as a result of this information from the outputs 92-96 of the computing node 29 through the elements And 35 and OR 36 goes to the outputs 52-56 of the processing unit 1 _j . A single signal from the output of the trigger 32 is also supplied to the inverse inputs of the elements And 33 and blocks the bypass of this processing unit 1 _j . As a result of this, the value of g supplied to input 42 of block 1 _j is output to output 49 of block 1 _j . A single value is also issued to the output 50 of the block 1 _j and, accordingly, to the output 26 _{j of the} device failure indicator. A single signal at the output 26 _{j of the} device indicates to the means of external control about the health of unit 1 _j . If the information supplied to the inputs of the comparison node 31 from the computing nodes 29 and 30 does not match, this processing unit 1 _j is considered to be faulty, and the zero signal from the output of the comparison node 31 is recorded in the trigger 32. From the output of the trigger 32, the zero signal goes to the corresponding inputs of the elements And 34 and 35 and to the inverse inputs of the elements And 33, as a result of this, the output from the outputs 92-96 of the computing node 29 is blocked. The zero signal from the output of the trigger 32 also arrives at the inverse inputs of the And 33 elements, as a result of which information is received in the computing nodes 29 and 30 through the And 34 elements and the output of information from the node 29 is blocked and a bypass path of this processing unit 1 _{j is} opened. In this case, the information coming from the previous processing unit 1 _j-1 through the AND 33 and OR 36 elements is issued respectively to the outputs 52-56 of this processing unit 1 _j . The value of g supplied to input 42 of block 1 _j is output to output 51 of block 1 _j . A zero value is issued to the output 50 of block 1 and, accordingly, to the output 26 _{j of a} sign of device failure. A zero signal at the output 26 of the device indicates to the means of external control the detection of failure of unit 1 _j .

Для того чтобы в определенных ситуациях принудительно вывести блок 1_j из состава устройства, используется установочный вход 22_j устройства. В этом случае внешними средствами управления на входе 22_j устройства формируется единичный сигнал, который через вход 45 блока обработки 1_jпоступает на вход установки в нуль триггера 32. Для того чтобы принудительно ввести блок обработки 1_j в состав устройства, например, после его принудительного вывода или после фиксирования ложного отказа, используется вход 23_j устройства. В этом случае внешними средствами управления на входе 23_j формируется сигнал, который через вход 46 блока обработки 1_j поступает на вход установки в единицу триггера 32. При этом работа блока обработки 1_j может быть блокирована путем подачи на вход 25_j устройства единичного сигнала. В этом случае единичный сигнал через вход 25_j блока 1 поступает на инверсный вход элемента И 37, который блокирует прохождение тактовых импульсов на тактовые входы вычислительных узлов 28, 30 и триггера 32.In order to force the unit 1 _j to be forced out of the device in certain situations, the installation input 22 _{j of the} device is used. In this case, a single signal is generated at the input 22 _{j of the} device by external control means, which, through the input 45 of the processing unit 1 _{j, is} fed to the installation input at the zero of the trigger 32. In order to force the processing unit 1 _j to enter the device, for example, after it is forced output or after fixing a false failure, the input 23 _{j of the} device is used. In this case, a signal is generated at the input 23 _{j by} external controls, which is transmitted through the input 46 of the processing unit 1 _j to the installation input to the trigger unit 32. In this case, the operation of the processing unit 1 _j can be blocked by supplying a single signal to the input 25 _j . In this case, a single signal through the input 25 _{j of} block 1 is fed to the inverse input of the element And 37, which blocks the passage of clock pulses to the clock inputs of the computing nodes 28, 30 and trigger 32.

Для установки регистров и триггеров вычислительных узлов 29 и 30 блока 1_j в исходное состояние при запусках и перезапусках устройства используется вход 24_j устройства. Для установки блока 1_j в исходное состояние на вход 24_j устройства подается единичный сигнал, который через вход 44 блока 1_j поступает на входы установки в исходное состояние вычислительных узлов 29 и 30. Вход установки в исходное состояние вычислительных узлов 29 и 30 подключен к входам установки в нулевое состояние всех регистров и триггеров узлов 29 и 30 (на фиг. 3 не показаны).To set the registers and triggers of the computing nodes 29 and 30 of block 1 _j to their initial state when the device starts and restarts, the input 24 _{j of the} device is used. To set the unit 1 _j to its initial state, a single signal is input to the input 24 _{j of the} device, which is fed through the input 44 of the unit 1 _j to the installation inputs to the initial state of the computing nodes 29 and 30. The installation input to the initial state of the computing nodes 29 and 30 is connected to the inputs setting to zero all the registers and triggers of nodes 29 and 30 (not shown in FIG. 3).

На вход 19 устройства подается нулевое значение величины g. При наличии исправных блоков 1₁,1_Q с выходов 26₁, 26_Q признака отказа устройства выдаются единичные сигналы, которые поступают на входы соответствующих комбинационных сумматоров 4₁,4_Q. Значение g, поступающее на вход 42 блока 1_i, где 1, Q, в случае исправности блоков 1₁, 1_i-1, равно i-1. В случае исправности блока 1_i данное значение выдается на выход 49 блока 1_i и поступает на соответствующий вход сумматора 4_i, с выхода которого снимается значение g=i, которое записывается в регистр 5_i и поступает на вход узла сравнения 6_i, на другой вход которого поступает значение Q. Таким образом, на каждом такте, в случае исправности блока 1_i, с выхода сумматора 4_i выдается значение g i. При совпадении значений g и Q с выхода соответствующего узла сравнения 6i выдается единичный сигнал, который поступает на соответствующий вход элемента ИЛИ-НЕ 11, с выхода которого нулевой сигнал поступает на один из входов элемента ИЛИ 12. При совпадении результатов, полученных на выходах блоков 2 и 3 суммирования, нулевой сигнал с выхода узла сравнения 7 поступает на соответствующий вход элемента ИЛИ 12. Наличие нулевых сигналов на входах элемента ИЛИ 12 соответствует исправности блоков 2 и 3 и сохранению работоспособности (или исправности) линейки блоков 1 обработки. В этом случае нулевой сигнал с выхода элемента ИЛИ 12 поступает на выход 27 признака отказа устройства. Нулевой сигнал на выходе 27 устройства свидетельствует о сохранении работоспособности устройства на данном шаге.At the input 19 of the device is a zero value of g. If there are serviceable blocks 1 ₁ , 1 _Q from the outputs 26 ₁ , 26 _{Q of the} device failure indicator, single signals are issued that are fed to the inputs of the corresponding combiners 4 ₁ , 4 _Q. The value of g supplied to input 42 of block 1 _i , where 1, Q, in the case of serviceability of blocks 1 ₁ , 1 _i-1 , is equal to i-1. If the unit 1 _i is in good condition, this value is output to the output 49 of the unit 1 _i and goes to the corresponding input of the adder 4 _i , the output of which is taken to the value g = i, which is written to the register 5 _i and fed to the input of the comparison node 6 _i , to another input of which the value of Q. Thus, in each cycle, in the case of serviceability unit 1 _i, output from the adder 4 is given the value of _i g i. If the values of g and Q coincide, the output of the corresponding comparison node 6i gives a single signal, which is fed to the corresponding input of the OR-NOT 11 element, from the output of which a zero signal is fed to one of the inputs of the OR 12 element. When the results obtained at the outputs of blocks 2 match and 3 summation, the zero signal from the output of the comparison node 7 is fed to the corresponding input of the OR element 12. The presence of zero signals at the inputs of the element OR 12 corresponds to the health of blocks 2 and 3 and maintaining the health (or serviceability) of the line blocks of processing 1. In this case, the zero signal from the output of the OR element 12 goes to the output 27 of the device failure indicator. A zero signal at the output 27 of the device indicates the preservation of the operability of the device at this step.

В случае отказа блока 1_К происходит обход этого блока. При этом в случае исправности предыдущих блоков 1₁, 1_К-1, на выход 42 блока 1_Kпоступает значение g K-1, которое проходит далее на выход 51 данного блока 1_K, с выходов 49 и 50 блока 1_К снимаются нулевые значения и, таким образом, с выхода сумматора 4_К снимается нулевое значение g. В результате этого с выхода узла сравнения 6_К снимается нулевое значение. Если блок 1_Q+1 исправен, то на вход 42 блока 1_Q+1 поступает значение g Q-1, с выхода 49 блока 1_Q+1 выдается единичный сигнал и, следовательно, с выхода комбинационного сумматора 2_Q+1 снимается значение g=Q. В результате с выхода узла сравнения 6_Q+1 снимается единичный сигнал, который поступает на соответствующий вход элемента ИЛИ-НЕ 11, с выхода которого на соответствующий вход элемента ИЛИ 12 выдается нулевой сигнал. Нулевое значение величины g, формируемое сумматором 4_К на последующих тактах, поступает на соответствующие входы элементов ИЛИ 8_Ки в дальнейшем не влияет на формируемую величину g, поступающую на вход 42 блока 1_К+1. Таким образом, блок обработки 1_К выводится из вычислительного процесса путем обхода, а первый из исправных резервных блоков, например 1_Q+1, вводится в процесс вычисления, при этом длина линейки исправно функционирующих блоков обработки 1 устройства сохраняется.In the event of a 1 _K block failure, this block is bypassed. In this case, if the previous blocks 1 ₁ , 1 _K-1 are in good condition, the output 42 of the block 1 _K receives the value g K-1, which passes further to the output 51 of this block 1 _K , zero values are taken from the outputs 49 and 50 of the block 1 _K and thus, the zero value g is taken from the output of the 4 _K adder. As a result, the zero value is taken from the output of the 6 _K comparison node. If block 1 _{Q + 1 is} operational, then the input g of block 1 _{Q + 1} receives the value g Q-1, a single signal is output from the output 49 of block 1 _{Q + 1} and, therefore, the value g is removed from the output of the combinational adder 2 _{Q + 1} = Q. As a result, the output of the comparison node 6 _{Q + 1} is removed a single signal, which is fed to the corresponding input of the element OR NOT 11, from the output of which the zero signal is issued to the corresponding input of the element OR 12. The zero value of g, formed by the adder 4 _K at subsequent clocks, goes to the corresponding inputs of the OR elements 8 _K and does not affect the generated value g coming to input 42 of the 1 _{K + 1} block. Thus, the 1 _K processing unit is removed from the computing process bypassing, and the first of the serviceable backup units, for example 1 _{Q + 1} , is introduced into the calculation process, while the length of the line of correctly functioning processing units of the device 1 is saved.

При обнаружении S отказов блоков 1 происходит обход отказавших блоков. Пусть К номер последнего отказавшего блока 1 линейки, тогда с выхода 51 блока 1_К будет выдаваться значение g Q-S, которое поступит на вход 42 блока 1_К+1. Поскольку блок 1_К+1 считается исправным, то с выхода 49 блока 1_К+1 выдается единичный сигнал, с выхода сумматора 4_К+1будет выдаваться значение g Q-S+1, которое поступит на вход 42 блока 1_К+2 и т.д. При попадании значения g на вход 42 исправного блока 1_i на выходе сумматора 4_i формируется величина, равная g+1. При попадании значения g на вход 42 неисправного блока 1_i на выходе сумматора 4_iформируется нулевое значение, а значение g с выхода 51 блока 1_iпоступает на вход 42 следующего блока 1_i+1 линейки. С выхода сумматора 4_Q+S на вход узла сравнения 6_Q+S подается значение g=0, с выхода узла сравнения 6_Q+S выдается единичный сигнал, который поступает на соответствующий вход элемента ИЛИ-НЕ 11. Через открытые элементы И 10 и элементы ИЛИ 9 результат поступает в блоки суммирования 2 и 3. При совпадении результатов на выходах блоков 2 и 3 с инверсного выхода узла сравнения 7 выдается нулевой сигнал, который поступает на вход элемента ИЛИ 12 и, таким образом, с выхода узла сравнения 7 выдается нулевой сигнал, который поступает на вход элемента ИЛИ 12, а с выхода элемента ИЛИ 12 на выход 27 признака отказа устройства выдается нулевой сигнал, который свидетельствует об истинности результата, выдаваемого с выхода блока суммирования 2 на выход результата 28 устройства. При R<S на выходах узлов сравнения 6 будут нулевые значения, с выхода элемента ИЛИ-НЕ 11 будет выдаваться единичное значение, которое поступит на вход элемента ИЛИ 12 и свидетельствует об исчерпании резерва блоков 1. При несовпадении результатов на выходах блоков суммирования 2 и 3 с инверсного выхода узла сравнения 7 будет выдаваться единичное значение, которое поступит на соответствующий вход элемента ИЛИ 12. Следовательно, при R<S или при обнаружении отказа блока суммирования 2(3) с выхода элемента ИЛИ 12 на выход 27 признака отказа устройства будет выдано единичное значение, которое свидетельствует об отказе устройства.When S failures of blocks 1 are detected, the failed blocks are bypassed. Let K be the number of the last failed block 1 of the line, then from the output 51 of the block 1 _{K, the} value g QS will be issued, which will go to the input 42 of the block 1 _{K + 1} . Since the 1 _{K + 1} block is considered to be serviceable, a single signal is output from the output of the 1 _{K + 1} block 49, the value g Q-S + 1 will be issued from the output of the 4 _{K + 1} adder, which will go to input 42 of the 1 _{K + 2} block and etc. After contact with g values to the input 42 serviceable unit 1 _i at the output of the adder 4 is formed _i value equal g + 1. When the value of g hits the input 42 of the faulty block 1 _i, the output of the adder 4 _i produces a zero value, and the value g from the output 51 of the block 1 _i goes to the input 42 of the next block 1 _{i + 1 of the} line. From the output of the adder 4 _{Q + S} , the value g = 0 is supplied to the input of the comparison node 6 _{Q + S} ; from the output of the comparison node 6 _{Q + S,} a single signal is issued, which is fed to the corresponding input of the OR-NOT 11. element through the open elements AND 10 and OR elements 9, the result is sent to the summing blocks 2 and 3. When the results coincide at the outputs of blocks 2 and 3, the inverse output of the comparison unit 7 produces a zero signal, which is fed to the input of the OR element 12 and, thus, zero is output from the output of the comparison unit 7 the signal that goes to the input of the element OR 12, and with the output OR gate 12 to the output device 27 failure indication is issued zero signal which indicates the validity result outputted from adding section 2 outputs the output result of the device 28. When R <S, the outputs of the comparison nodes 6 will have zero values, a single value will be output from the output of the OR-NOT 11 element, which will be input to the input of the OR 12 element and indicates the exhaustion of the reserve of blocks 1. If the results on the outputs of the summing blocks 2 and 3 do not coincide from the inverse output of the comparison node 7, a single value will be issued that will go to the corresponding input of the OR element 12. Therefore, if R <S or if a failure of the summing unit 2 (3) is detected from the output of the OR element 12 to the output 27 of the device failure indicator, t issued a single value, which indicates a failure of the device.

Таким образом, при накоплении R отказов блоков обработки 1 работоспособность устройства сохраняется и длина линейки исправно функционирующих блоков обработки 1 устройства остается постоянной. При обнаружении (R+1)-го отказа или отказа блока суммирования 2(3) с выхода 27 устройства выдается признак отказа устройства, который далее поступает на средства внешнего управления. Thus, with the accumulation of R failures of the processing units 1, the operability of the device is maintained and the length of the line of correctly functioning processing units of the device 1 remains constant. Upon detection of the (R + 1) -th failure or failure of the summing unit 2 (3) from the output 27 of the device, a sign of a device failure is issued, which then goes to the external control means.

При работе устройства незаблокированные резервные блоки обработки 1 автоматически функционируют в режиме контроля дублированием. В этом случае на входы первого блока обработки 1_р, где Р ≥ Q+1, находящегося в резерве, с выхода рабочей линейки устройства поступает вычисленное значение. В результате обработки этого значения в вычислительных узлах 29 и 30 и последующего сравнения результатов в узле 31 резервных блоков обработки 1_р, происходит обновление значений триггеров 32 этих блоков. Дальнейшее использование этих резервных блоков обработки 1_р будет происходить с учетом их исправности.When the device is operating, unlocked redundant processing units 1 automatically operate in the duplication control mode. In this case, the inputs of the first processing unit 1 _p , where P ≥ Q + 1, which is in reserve, the calculated value is received from the output of the device’s operating line. As a result of processing this value in the computing nodes 29 and 30 and subsequent comparison of the results in the node 31 of the backup processing units 1 _p , the values of the triggers 32 of these blocks are updated. Further use of these redundant processing units 1 _r will occur taking into account their serviceability.

Рассмотрим работу устройства для конкретного случая I τ P Q 2 и R 1. Организация входного и выходного потоков данных задается выражениями:
t_o 4
t

= 4+

t

= 4+p-P·q, p

, q

t

tx_kl
t

4 + μ; μ= 0,1;
t

1 6 + 2i + 4j; i, j 0, 1
t

7 + 2i + 4j, i, j 0, 1.Consider the operation of the device for a specific case I τ PQ 2 and R 1. The organization of the input and output data streams is given by the expressions:

t

_o 4
t

= 4+

t

= 4 + pP q, p

q

t

tx _kl

t

4 + μ; μ = 0.1;

t

1 6 + 2i + 4j; i,

j

0, 1

t

7 + 2i + 4j, i,

j

0, 1.

Организация входного и выходного потоков данных, управляющих сигналов, содержимое триггеров и регистров, значения, формируемые на выходе комбинационного сумматора блоков обработки 1₁ и 1₂, приведены в табл. 1 и 2. В табл. 3 описывается работа блоков суммирования 2(3) для рассматриваемого случая.The organization of the input and output data streams, control signals, the contents of the triggers and registers, the values generated at the output of the combinational adder of processing units 1 ₁ and 1 ₂ are given in table. 1 and 2. In the table. 3 describes the operation of summation blocks 2 (3) for the case under consideration.

Пусть на 8-м такте работы устройства обнаружен отказ блока обработки 1₂. В этом случае организация входного и выходного потоков данных, управляющих сигналов, содержимое регистров и триггеров и значения формируемых на выходе комбинационных сумматоров блоков обработки 1₁, 1₂ и 1₃, приведены в табл. 4-6.Let the 8th cycle of the device detected a failure of the processing unit 1 ₂ . In this case, the organization of the input and output data streams, control signals, the contents of the registers and triggers and the values of the combination adders generated at the output of the processing units 1 ₁ , 1 _2, and 1 ₃ are shown in Table. 4-6.

На также t 8 обнаружен отказ блока 1₂, на такте t 9 происходит блокировка блока 1₂ (в дальнейшем информация, находящаяся в его узлах, не влияет на дальнейший процесс обработки) и обнуление блока 1₁, на такте t 10 производится перезапуск устройства (на входы блока 1₁начата подача соответствующих значений). С такта t 9 производится обход блока 1₂ и включения в работу резервного блока 1₃. Длина линейки устройства остается прежней.In as t 8 detected rejection unit 1 ₂ in cycle t 9 there is a blocking unit 1 ₂ (in the further information stored in its nodes, does not affect the further processing), and zeroing unit 1 ₁ in cycle t 10 made device restarts ( to the inputs of block 1 ₁ , the supply of the corresponding values has begun). With a measure of t 9 bypass block 1 ₂ and turn on the backup unit 1 ₃ . The length of the device line remains the same.

Возможный алгоритм восстановления процесса после обнаружения отказа блока 1_j предусматривает следующую последовательность действий:
такт i: фиксирование блока 1_j с обнаруженным отказом, блокировка блока 1_j, чтение информации с блока 1_j+1 в блок 1_j+2, обнуление блока 1_j+1 и блокировка блока 1_j+1.A possible algorithm for recovering a process after detecting a failure of block 1 _j involves the following sequence of actions:
measure i: fixing block 1 _j with a detected failure, blocking block 1 _j , reading information from block 1 _{j + 1} to block 1 _{j + 2} , zeroing block 1 _{j + 1} and blocking block 1 _{j + 1} .

такт i+1: чтение информации с блока 1_j+2 в блок 1_j+3, блокировка и обнуление блока 1_j+2, обнуление блоков 1₁,1_j-1.cycle i + 1: reading information from block 1 _{j + 2} to block 1 _{j + 3} , blocking and zeroing block 1 _{j + 2} , zeroing blocks 1 ₁ , 1 _j-1 .

такт i+2: чтение информации с блока 1_j+3 в блок 1_j+4, блокировка и обнуление блока 1_j+3, разблокировка блока 1_j+1.cycle i + 2: reading information from block 1 _{j + 3} to block 1 _{j + 4} , blocking and zeroing block 1 _{j + 3} , unlocking block 1 _{j + 1} .

такт i+3: чтение информации с блока 1_j+4 в блок 1_j+5, блокировка и обнуление блока 1_j+4, разблокировка блока 1_j+2.cycle i + 3: reading information from block 1 _{j + 4} to block 1 _{j + 5} , blocking and zeroing block 1 _{j + 4} , unlocking block 1 _{j + 2} .

такт i+K: чтение информации с блока 1_j+k+1 в блок 1_j+k+2, блокировка и обнуление блока 1_j+k-1.cycle i + K: reading information from block 1 _{j + k + 1} to block 1 _{j + k + 2} , blocking and zeroing block 1 _{j + k-1} .

Если t_n время (число тактов), требуемое для подготовки к перезапуску устройства со стороны средств внешнего управления, то время реинициализации линейки составит j + t_n тактов.If t _{n is the} time (number of ticks) required to prepare for the device to be restarted by external controls, then the line reinitialization time will be j + t _n ticks.

Все временные диаграммы подачи значений входных элементов матриц и управляющих сигналов формируются с помощью средств внешнего управления или аппаратурной среды. All timing diagrams of supplying the values of the input elements of the matrices and control signals are generated using external controls or a hardware environment.

В силу технологической структуры кристалла ИС состояния исправности или неисправности его различных долей взаимосвязаны. Степень связи между отказами различных долей ИС измеряется коэффициентом корреляции, величина которого тем больше, чем выше уровень технологии и степень интеграции ИС. Наличие не менее чем 16-разрядных умножителя 62 комбинационного типа, сумматоров 63 и 99 комбинационного типа и групп регистров 57-60, регистров 61, 97 и 98 обуславливают степень интеграции и уровень технологии, достаточные для проявления высокой степени корреляции отказов. При контроле дублирования вычислительных узлов необходимо, чтобы отказы этих узлов были независимы. Для этого нужно, чтобы узлы 29 и 30 блока обработки 1, а также блоки суммирования 2 и 3 были реализованы на разных кристаллах ИС. Аналогично, исходя из соображений корреляции отказов внутри кристалла ИС, необходимо, чтобы избыточные (резервные) блоки обработки 1 не размещались на одних кристаллах ИС вместе с рабочими. Due to the technological structure of the IC crystal, the states of serviceability or malfunction of its various parts are interconnected. The degree of connection between failures of different parts of the IP is measured by the correlation coefficient, the magnitude of which is greater, the higher the level of technology and the degree of integration of IP. The presence of no less than 16-bit multiplier 62 of a combination type, combiners 63 and 99 and groups of registers 57-60, registers 61, 97 and 98 determine the degree of integration and the level of technology sufficient to exhibit a high degree of correlation of failures. When controlling duplication of computing nodes, it is necessary that the failures of these nodes are independent. For this, it is necessary that the nodes 29 and 30 of the processing unit 1, as well as the summing units 2 and 3, be implemented on different IC crystals. Similarly, based on considerations of the correlation of failures inside the IC chip, it is necessary that the redundant (reserve) processing units 1 should not be placed on the same IC chips together with the workers.

Технико-экономический эффект предлагаемого устройства заключается в следующем. The technical and economic effect of the proposed device is as follows.

В предлагаемом устройстве осуществляется непрерывный аппаратный контроль на протяжении всего времени работы и блокировки выдачи ошибочной информации при обнаружении отказавшего блока обработки. В устройстве реализован наиболее полный аппаратный контроль, ориентированный на обнаружение всех видов отказов, при этом время контроля сравнимо с тактовым периодом. Достоверность функционирования блока обработки систолического устройства будет определяться как: D_cp(t) P_пр(t) + P_0,0(t), где Р_пр(t) вероятность правильной работы блока обработки 1,
Р_0,0(t) вероятность правильной работы блока обработки 1 и выдача с выхода 50 блока 1 сигнала отказа.In the proposed device, continuous hardware monitoring is carried out throughout the entire time of operation and blocking the issuance of erroneous information when a failed processing unit is detected. The device implements the most comprehensive hardware control focused on detecting all types of failures, while the monitoring time is comparable to the clock period. The reliability of the functioning of the processing unit of the systolic device will be defined as: D _cp (t) P _CR (t) + P _0,0 (t), where P _CR (t) is the probability of the correct operation of the processing unit 1,
P _0,0 (t) the probability of correct operation of the processing unit 1 and the issuance of the output 50 of the block 1 of the failure signal.

Для рассматриваемого систолического устройства
Р_пр(t) Р_у3 ²(t),
P_0,0(t) 2Р_у3(t)(1-Р_у3(t)), где Р_у3(t) вероятность безоткатной работы вычислительного узла 29 и 30.For the systolic device in question
P _ol (t) P _y3 ² (t),
P _0,0 (t) 2P _y3 (t) (1-P _y3 (t)), where P _y3 (t) is the probability of failure-free operation of the computing node 29 and 30.

Достоверность функционирования всего устройства определяется выражением:
D_ср (2Р_у3(t) Р_у3 ²(t))^Q. При Р_уз(t) 0,99, Q 3 D_ср 0,996,
Р_уз(t) 0,99, Q 10 D_cр 0,9891,
Р_уз(t) 0,999, Q 3 D_ср 0,999997,
Р_уз(t) 0,999, Q 10 D_ср 0,999989,
Р_уз(t) 0,9999 и выше D_ср практически равна 1.The reliability of the operation of the entire device is determined by the expression:
D _cf (2P _y3 (t) P _y3 ² (t)) ^Q. With P _knot (t) 0.99, Q 3 D _cf. 0.996,
P _knot (t) 0.99, Q 10 D _cf 0.9891,
P _knot (t) 0.999, Q 3 D _cf 0.999997,
P _knot (t) 0.999, Q 10 D _cf 0.999989,
P _knots (t) 0.9999 and above D _{cf is} practically equal to 1.

Время восстановления вычислительного процесса (получение достоверности результата на выходе устройства) пропорционально значению n_отк, где n_отк ≅Q, n_отк минимальный номер среди номеров отказавших блоков обработки линейки устройства.Recovery time computing process (preparation authenticity result to the output devices) proportional to the value _TCI n where n _TCI ≅Q, n _TCI minimum number among the numbers of failed line unit processing units.

Claims

1. A DEVICE FOR CALCULATING TWO-DIMENSIONAL CONVERSION, containing from the first to the Qth processing units, each of which contains a first computing node, wherein the information inputs of the first and second groups, the first and second control inputs of the device are connected respectively to the information inputs of the first and second groups, the first and second control inputs of the first processing unit, the outputs of the first and second groups, the first and second outputs of the i-th processing unit (where i = 1, Q 1) are connected respectively to the information inputs of the first and second groups, the first and the second control inputs of the (i + 1) -th processing unit, the input of clock pulses of the device is connected to the clock inputs of the processing units from the first to the Qth, characterized in that it is introduced from the (Q + 1) -th to the Lth processing units, where LQ + R, R is the number of redundant processing units, the first and second summing units, L adders, L 1 registers, a group of L comparison nodes, a comparison node, from the first to (L + 1) th group of OR elements, L groups of AND elements, an OR element and an OR element, the outputs of the first and second groups, the first and second outputs of the j-th processing unit (where j Q, L 1) connected respectively to the information inputs of the first and second groups, the first and second control inputs of the (j + 1) -th processing unit, the input of clock pulses of the device is connected to the clock inputs of the summing blocks, processing blocks from (Q + 1) -th to L-th and the entries of the write-read registers, the information inputs of the third group of the device are connected respectively to the information inputs of the third group of the first processing unit, the outputs of the third group of the Kth processing unit (where K = 1, L 1) are connected respectively to the first inputs of the AND elements of the Kth gr PP and, respectively, to the control inputs of the first group of the (K + 1) -th processing unit, the outputs of the third group of the L-th processing unit are connected respectively to the first inputs of the elements AND of the L-group, the control inputs of the first group of the device are connected respectively to the control inputs of the first group of the first processing unit, the outputs of the fourth group of the Kth processing unit are connected respectively to the first inputs of the OR elements of the Kth group, the outputs of which are connected respectively to the control inputs of the first group of the (K + 1) processing unit, the outputs are five ith group of the l-th processing unit (where l = 1, L) are connected respectively to the information inputs of the group of the l-th combination adder, the outputs of the K-th combination adder are connected respectively to the information blocks of the K-th register and, respectively, to the inputs of the first group K- of the comparison node, the outputs of the L-th combiner, the outputs of the K-th combiner are connected respectively to the inputs of the first group of the L-th node of the comparison group, the control inputs of the second group of the device are connected to the control inputs of the second group of blocks work from the first to the Lth and inputs of the second groups of group comparison nodes, the output of the lth node of the group comparison is connected to the second inputs of the AND elements of the lth group and the lth input of the OR element, NOT, the output of which is connected to the first input of the OR element, the output of which is connected to the output of the device failure indicator, the outputs of the Kth register are connected respectively to the second inputs of the OR elements of the Kth group, the third output of the lth processing unit is connected to the information input of the lth adder and the lth output of the device failure indicator group , the third control input which connected to the control inputs of the summing blocks, the outputs of the elements AND groups from the first to the Lth are connected respectively to the inputs of the OR elements of the Lth group, the outputs of which are connected to the information inputs of the summing blocks, the outputs of the first summing block are connected to the outputs of the device result and the inputs of the first group The (L + 1) -th comparison node, the inverse output of which is connected to the second input of the OR element, the outputs of the second summing unit are connected respectively to the inputs of the second group of the (L + 1) -th comparison node, the l-th input of the installation group, the l-th input of the installation of the second group, the l-th input of the installation of the third group and the l-th input of the device lock are connected respectively to the first, second, third inputs of the installation and the lock input of the l-th processing unit, each processing unit contains additionally a second computing node, a comparison node, a trigger, from the first to the third nodes of the AND elements, the OR element node and the AND element, and in each processing unit, the information inputs of the first, second and third groups, the first and second control inputs and control outputs of the first the second group of the unit are connected respectively to the inputs of the group of the first node of the AND elements and the inputs of the second node of the AND elements, the outputs of the first group of the first node of the AND elements are connected respectively to the inputs of the first group of the OR element node, the outputs of which are connected respectively to the outputs of the first group, second group, third group , the first and second outputs of the block, the outputs of the first group of the second node of AND elements are connected to the information inputs of the first group, the second group, the third group, the first and second control inputs of the first and second computational nodes, the outputs of the first, second and third groups, the first and second outputs of the first computing node are connected to the inputs of the first group of the comparison node and the inputs of the group of the third node of AND elements, the outputs of which are connected respectively to the inputs of the second group of the node of the OR elements, the outputs of the first, second and the third group, the first and second outputs of the second computing node are connected respectively to the inputs of the second group of the comparison node, the output of which is connected to the information input of the trigger, the output of which is connected to the input the third node of the AND elements, the third output of the processing unit, the inverse input of the first node of the AND elements and the input of the second node of the AND elements, the outputs of the second groups of the first and second nodes AND are connected respectively to the outputs of the fourth and fifth groups, the control inputs of the second group of the processing unit are connected respectively to the control the inputs of the group of the first computing node and the control inputs of the group of the second computing node, the first and second inputs of the installation of the processing unit are connected respectively to the inputs of the installation in the "0" and "1" trigger Era, the third input of the processing unit installation is connected to the installation inputs to the initial state of the first and second computing nodes, the clock input and the blocking input of the processing unit are connected respectively to the first and second (inverse) inputs of the And element, the output of which is connected to the clock inputs of the first and second computing nodes and trigger.

2. The device according to claim 1, characterized in that each summing unit contains two registers and a combination adder, wherein the clock input of the summing unit is connected to the write-read inputs of the first and second registers, the outputs of which are connected respectively to the information inputs of the adder, the outputs of which are connected to the outputs of the summing unit and the information inputs of the second register, the information inputs and the control input of the summing unit are connected respectively to the information inputs of the first register and setting to " 0 "second register.

3. The device according to claim 1, characterized in that each computing node contains four groups of registers, a register, a multiplier and an adder, a group of triggers, a trigger, M + 3P + 7 groups of elements AND, where M = IP + 1, six groups of elements OR, AND element, OR element, and two decoders, the information inputs of the first group of the computing node being connected to the information inputs of the first register of the first group and the first inputs of the AND elements of the first group, the outputs of which are connected to the first inputs of the OR elements of the first group, the outputs of which are connected to the information the inputs of the first register of the second group, the outputs of the m-th register of the first group (where m = 1, M-1) are connected to the information inputs of the (m + 1) -th register of the first group and the first inputs of the AND (m + 1) -th elements groups, outputs of elements AND groups from the second to (M + 1) th are connected to the corresponding inputs of the OR elements of the second group, the outputs of which are connected to the outputs of the first group of the computing node, the information inputs of the second group of which are connected to the information inputs of the first register of the third group and the first inputs of elements AND (M + 2) -th group, outputs of which of the first are connected to the first inputs of the OR elements of the third group, the outputs of which are connected to the information inputs of the first register of the fourth group, the outputs of the first register of the second group are connected to the information inputs of the first group of the multiplier, the first inputs of the elements of the (M + 3) th group and the information inputs of the second the register of the second group, the outputs of the nth register of the second group (where n 2, P) are connected to the information inputs of the (n + 1) -th register of the second group and the first inputs of the elements AND (M + 2 + n) -th group, the outputs of the elements And groups from (M + 3) -th to (M + 3+ P) -th subclus values to the corresponding inputs of the OR elements of the fourth group, the outputs of which are connected to the first inputs of the elements of the AND (M + P + 4) th group, the outputs of which are connected respectively to the second inputs of the elements of the OR of the first group, the outputs of the S-th register of the third group (where S = 1, P) are connected to the information inputs of the (S + 1) -th register and the first inputs of the elements of the AND (M + P + 4 + S) -th group, the outputs of the (P + 1) -th register of the third group are connected to the first inputs elements AND (M + 2P + 5) -th group, the outputs of elements AND groups from (M + P + 5) -th through (M + 2P + 5) -th are connected to the corresponding inputs of the elements IL the fifth group, the outputs of which are connected respectively to the outputs of the second group of the computing node, the outputs of the first register of the fourth group are connected to the first inputs of the elements of the And (M + 2P + 6) th group, the information inputs of the second register of the fourth group and the information inputs of the second group of the multiplier, the outputs which are connected respectively to the information inputs of the first group of the adder, the outputs of which are connected respectively to the outputs of the third group of the computing node, the information inputs of the third group of which I connect respectively, to the information inputs of the register, the outputs of which are connected respectively to the information inputs of the second group of the adder, the outputs of the rth register of the fourth group (where r = 2, P) are connected to the information inputs of the (r + 1) th register of the fourth group and the first inputs elements AND (M + 2P + 6 + r) -th group, the outputs of elements AND groups from (M + 2P + 7) -th through (M + 3P + 7) -th are connected to the corresponding inputs of elements OR of the sixth group, the outputs of which respectively connected to the first inputs of the elements AND (M + 3P + 8) -th group, the outputs of which are connected respectively to the second inputs of the OR elements of the third group, the first control input of the device is connected to the second inputs of the AND elements of the first group, the second (inverse) inputs of the AND elements (M + P + 4) of the group and the information input of the first trigger of the group, the output of the Vth a group trigger (where V = 1, M-1) is connected to the information input of the (V + 1) th group trigger and the first input of the Vth AND element, the outputs of the And elements from the first to the Mth are connected respectively to the inputs of the OR element, the output of which is connected respectively to the inputs of the OR element, the output of which is connected to the first output of the computing node, the second control input of which is connected to the second inputs of the elements of the And (M + 2) -th group, the second (inverse) inputs of the elements of the And (M + 3P + 8) -th group and the information input of the trigger, the output of which is connected to the second output of the computing node, the control inputs of the group from the first to the a-th (where a = log ₂ M) of which are connected respectively to the inputs of the first decoder, the i-th output of which (where i = 1, M) is connected to the second inputs of the elements And ( i + 1) of the group and the second input of the i-th element AND, the control inputs of the group from (a + 1) -th to the H-th [where H a log ₂ (P + 1] computing nodes are connected to the inputs of the second decoder, the j-th output of which (where j = 1, P + 1) is connected to the second inputs of the AND elements (M + P + 4 + j) of the group , (M + 2 + j) -th group of m (M + 2P + 6 + j) -th group, the clock input of the computing node is connected to the clock inputs of the registers and triggers, the installation input to the initial state of the computing node is connected to the installation inputs in " 0 "of all registers and triggers.