RU1521226C

RU1521226C - Pulse delay device

Info

Publication number: RU1521226C
Authority: RU
Inventors: Г.А. Кузнецов; В.С. Мельников
Original assignee: Kuznetsov G A; Melnikov V S
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1996-02-20

Abstract

FIELD: radiotelemetry and information-and-measurement systems. SUBSTANCE: enhanced speed of response with simultaneous reduction of distortions of duration of delayed signals are achieved thanks to insertion into device of former 7 of N clock pulses evenly shifted in time, on-line storage 8, recording and reading control unit 9. In addition to them device incorporates n-digit shift register 1, clock pulse generator 2, frequency divider 3, recording unit 4, device input 5, reading unit 6, device output 10. Description gives examples of realization of recording unit 4 and of reading unit 6. Recording unit 4 has delay element 11, former 12 of short pulse over pulse leading edge, family of N AND gates 13, multistable flip-flop 14, OR gate 15, RS flip-flop 16. Reading unit 6 has AND gate 17, former 18 of short pulse over pulse trailing edge, first family 19 of N AND gates, family 20 of N RS flip-flops, second family 21 of N AND gates, OR gate 29, RS flip-flop 23. Insertion of these elements excludes necessity of transmission of information on position of edge of input pulse relative to clock pulses as compared with prototype which substantially increases speed of response of device. At the same time distortions of duration of delayed pulses with comparably small duration of input pulses commensurable to number of clocks of clocking sequence with code length determining time position of edge of input signal are excluded. EFFECT: enhanced speed of response with simultaneous reduction of distortions of duration of delayed pulses. 3 cl, 2 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в радиотелеметрических и информационно-измерительных системах. The invention relates to a pulse technique and can be used in radio telemetry and information-measuring systems.

Целью изобретения является повышение быстродействия при одновременном уменьшении искажений длительности задержанных импульсов путем введения в состав устройства формирователя N равномерно сдвинутых по времени тактовых импульсов, оперативного запоминающего устройства, блока управления записью и считыванием и новых связей. The aim of the invention is to improve performance while reducing distortion of the duration of delayed pulses by introducing into the shaper device N uniformly time-shifted clock pulses, random access memory, write and read control unit and new connections.

На фиг. 1 приведена блок-схема устройства задержки импульсов; на фиг.2 временные диаграммы, поясняющие его работу. Нумерация эпюр на фиг.2 проведена в соответствии с нумерацией элементов, на выходе которых наблюдаются данные эпюры сигналов. In FIG. 1 is a block diagram of a pulse delay device; figure 2 timing diagrams explaining his work. The numbering of the diagrams in FIG. 2 is carried out in accordance with the numbering of elements at the output of which the data of the diagram of signals are observed.

Устройство задержки импульсов содержит n-разрядный регистр 1 сдвига, генератор 2 тактовых импульсов, делитель 3 частоты, блок 4 записи, вход 5 устройства, блок 6 считывания, формирователь 7 N равномерно сдвинутых во времени тактовых импульсов, оперативное запоминающее устройство (ОЗУ) 8, блок 9 управления записью и считыванием, выход 10 устройства. The pulse delay device contains an n-bit shift register 1, a clock generator 2, a frequency divider 3, a recording unit 4, an input 5 of a device, a reading unit 6, a driver 7 N of clock pulses uniformly shifted in time, random access memory (RAM) 8, unit 9 controls writing and reading, output 10 of the device.

Возможная реализация блока 4 записи может быть такой, при которой в его состав входят элемент 11 задержки, формирователь 12 короткого импульса по переднему фронту импульса, группа из N элементов И 13, многостабильный триггер 14, элемент ИЛИ 15, RS-триггер 16. A possible implementation of the recording unit 4 may be such that it includes a delay element 11, a short pulse shaper 12 on the leading edge of the pulse, a group of N elements And 13, a multi-stable trigger 14, an OR element 15, an RS-trigger 16.

Возможная реализация блока 6 считывания может быть такой, при которой в его состав входят элемент И 17, формирователь 18 короткого импульса по заднему фронту импульса, первая группа из N элементов И 19, группа из N RS-триггеров 20, вторая группа из N элементов И 21, элемент ИЛИ 22, RS-триггер 23. A possible implementation of the reading unit 6 may be such that it includes an element And 17, a shaper 18 of a short pulse on the trailing edge of the pulse, the first group of N elements And 19, a group of N RS triggers 20, the second group of N elements And 21, OR element 22, RS trigger 23.

Вход n-разрядного регистра 1 сдвига подключен к выходу блока 4 записи. Вход блока записи подключен к входу 5 устройства, а тактирующие входы блока записи подключены к тактирующим входам блока 6 считывания и к соответствующим выходам формирователя 7. Первый вход формирователя 7 подключен к выходу генератора 2 тактовых импульсов и к входу делителя 3 частоты. Второй вход формирователя 7 подключен к выходу делителя 3 частоты, к второму входу блока 6 считывания и к тактовому входу регистра 1 сдвига. Выход первого разряда регистра 1 сдвига подключен к первому входу блока 9 управления записью и считыванием, выход (n-1)-го разряда регистра 1 сдвига подключен к второму входу этого блока. Выходы блока 9 подключены к соответствующим адресным и управляющим входам ОЗУ 8, входы данных которого подключены к информационным входам блока 6 считывания, первый вход которого подключен к выходу регистра 1 сдвига, а выход к выходу 10 устройства. The input of the n-bit shift register 1 is connected to the output of the recording unit 4. The input of the recording unit is connected to the input 5 of the device, and the clock inputs of the recording unit are connected to the clock inputs of the reading unit 6 and to the corresponding outputs of the driver 7. The first input of the driver 7 is connected to the output of the clock generator 2 and to the input of the frequency divider 3. The second input of the shaper 7 is connected to the output of the frequency divider 3, to the second input of the reading unit 6 and to the clock input of the shift register 1. The output of the first bit of the shift register 1 is connected to the first input of the write and read control unit 9, the output of the (n-1) -th bit of the shift register 1 is connected to the second input of this block. The outputs of block 9 are connected to the corresponding address and control inputs of RAM 8, the data inputs of which are connected to the information inputs of the reading unit 6, the first input of which is connected to the output of shift register 1, and the output to output 10 of the device.

Блок 4 записи содержит элемент 11 задержки и формирователь 12 короткого импульса по переднему фронту импульса, входы которых объединены и подключены к входу блока записи. Выход элемента 11 задержки подключен к первым входам элементов группы из N элементов И 13, вторые входы которых подключены к тактирующим входам блока 4 записи, а выходы к соответствующим входам многостабильного триггера 14 и к входам элементам ИЛИ 15, выход которого подключен к S-входу RS-триггера 16. Инверсный R-вход RS-триггера 16 подключен к входу формирователя 12 короткого импульса, а выход к выходу блока 4 записи. Выход формирователя 12 короткого импульса подключен к входу обнуления многостабильного триггера 14, выходы которого подключены к информационным выходам блока 4 записи. The recording unit 4 contains a delay element 11 and a short pulse shaper 12 along the leading edge of the pulse, the inputs of which are combined and connected to the input of the recording unit. The output of the delay element 11 is connected to the first inputs of the elements of the group of N elements And 13, the second inputs of which are connected to the clock inputs of the recording unit 4, and the outputs to the corresponding inputs of the multistable trigger 14 and to the inputs of the elements OR 15, the output of which is connected to the RS S-input -trigger 16. The inverse R-input of the RS-flip-flop 16 is connected to the input of the shaper 12 of the short pulse, and the output to the output of the recording unit 4. The output of the short-pulse shaper 12 is connected to the zeroing input of the multistable trigger 14, the outputs of which are connected to the information outputs of the recording unit 4.

Блок 6 считывания содержит элемент И 17 и формирователь 18 короткого импульса по заднему фронту импульса, входы которых объединены и подключены к первому входу блока 6 считывания. Второй вход элемента И 17 подключен к второму входу блока 6 считывания, а выход к первым входам элементов первой группы из N элементов И 19. Вторые входы этих элементов подключены к информационным входам блока 6 считывания, а выходы к S-входам соответствующих триггеров группы из N RS-триггеров 20, R-входы которых объединены между собой и подключены к R-входу RS-триггера 23 и к выходу формирователя 18 короткого импульса. Выходы триггеров группы из N RS-триггеров 20 подключены к первым входам элементов второй группы из N элементов И 21, вторые входы которых подключены к тактирующим входам блока 6 считывания, а выходы к входам элемента ИЛИ 22. Выход элемента ИЛИ 22 подключен к S-входу RS-триггера 23, выход которого подключен к выходу блока 6 считывания. The reading unit 6 comprises an element And 17 and a short pulse shaper 18 along the trailing edge of the pulse, the inputs of which are combined and connected to the first input of the reading unit 6. The second input of the element And 17 is connected to the second input of the reading unit 6, and the output to the first inputs of the elements of the first group of N elements And 19. The second inputs of these elements are connected to the information inputs of the reading unit 6, and the outputs to the S-inputs of the corresponding triggers of the group of N RS-flip-flops 20, the R-inputs of which are interconnected and connected to the R-input of the RS-flip-flop 23 and to the output of the shaper 18 of a short pulse. The outputs of the triggers of a group of N RS triggers 20 are connected to the first inputs of the elements of the second group of N elements And 21, the second inputs of which are connected to the clock inputs of the reading unit 6, and the outputs to the inputs of the OR element 22. The output of the OR element 22 is connected to the S-input RS-trigger 23, the output of which is connected to the output of the reading unit 6.

Устройство работает следующим образом. The device operates as follows.

Генератор 2 тактовых импульсов формирует тактовые импульсы с частотой следования f₁. Делитель 3 частоты снижает частоту следования тактовых импульсов до величины f₂ f₁/N. На фиг.2 приведен случай формирования делителем 3 тактовых импульсов с частотой f₂ f₁/4 (N 4). Формирователь 7 вырабатывает в приведенном на фиг. 2 случае четыре тактирующие серии импульсов, смещенные между собой на время T₁ 1/f₁. Сформированные делителем 3 тактовые импульсы поступают на тактовый вход регистра 1 сдвига, выполняющего функцию цифровой линии задержки. Входные импульсы, поступающие в устройство задержки, через элемент 11 задержки подаются на первые входы элементов группы из N элементов И 13, на вторые входы которых поступают тактирующие серии. Элементы И 13 открываются для прохождения импульсов тактирующих серий на время действия входных импульсов. Импульсы тактирующих серий с выходов элементов И 13 поступают на установочные входы многостабильного триггера 14. Количество установочных входов и выходов многостабильного триггера равно числу тактирующих серий N. Перед поступлением на установочные входы многостабильного триггера 14 тактирующих серий он сбрасывается в исходное состояние коротким импульсом, формируемым формирователем 12 по переднему фронту входного импульса. Первым импульсом одной из тактирующих серий, ближайшим к переднему фронту задержанного на элементе 11 задержки входного импульса, производится формирование уровня логической "1" на одном из выходов многостабильного триггера 14. В случае поступления первого входного импульса согласно фиг.2 формирование уровня логической "1" происходит на первом выходе многостабильного триггера 14. Уровень логического "0" на остальных выходах многостабильного триггера 14 остается при этом неизменным. Таким образом производится привязка переднего фронта входного импульса к импульсам одной из тактирующих серий. Точность привязки равна Δt ± T₁.The clock generator 2 generates clock pulses with a repetition rate f ₁ . Frequency divider 3 reduces the clock repetition rate to f ₂ f ₁ / N. Figure 2 shows the case of forming a divisor of 3 clock pulses at a frequency f ₂ f _1/4 (N 4). Shaper 7 generates in FIG. 2 case, four clocking series of pulses, offset from each other by the time T ₁ 1 / f ₁ . Formed by the divider 3 clock pulses are fed to the clock input of the register 1 shift, which performs the function of a digital delay line. The input pulses entering the delay device, through the delay element 11 are fed to the first inputs of the elements of the group of N elements And 13, the second inputs of which receive the clock series. Elements And 13 are opened for the passage of pulses of the clock series for the duration of the input pulses. The pulses of the clocking series from the outputs of the elements And 13 go to the installation inputs of the multistable trigger 14. The number of installation inputs and outputs of the multistable trigger is equal to the number of clocking series N. Before entering the installation inputs of the multistable trigger 14 of the clocking series, it is reset to the initial state by a short pulse generated by the shaper 12 on the leading edge of the input pulse. The first pulse of one of the timing series closest to the leading edge of the input pulse delayed at the delay element 11 produces a logic level of “1” at one of the outputs of the multistable trigger 14. In the case of the first input pulse of FIG. 2, the logic level is “1” occurs at the first output of the multi-stable trigger 14. The logic level “0” at the other outputs of the multi-stable trigger 14 remains unchanged. Thus, the leading edge of the input pulse is linked to the pulses of one of the timing series. The accuracy of the binding is Δt ± T ₁ .

Тактирующие серии с выходов элементов И 13 через элемент ИЛИ 15 поступают на R-вход RS-триггера 16 и устанавливают его в состояние логической "1". На инверсный R-вход триггера 16 подаются входные импульсы, сбрасывающие его в исходное состояние в момент своего окончания. С выхода триггера 16 сформированные таким образом входные импульсы поступают в регистр 1 сдвига. Элемент 11 задержки обеспечивает устойчивую работу многостабильного триггера 14 и триггера 16 при наложении переднего фронта входного импульса на импульсы тактирующих серий. Этот случай приведен на фиг.2 (вариант а) для первого входного импульса. Привязка переднего фронта входных импульсов к импульсам тактирующих серий, организованная на триггере 16, исключает сбои в работе регистра 1 сдвига при совпадении передних фронтов входных импульсов и тактирующих регистра 1 сдвига тактовых импульсов. Этот случай рассмотрен на фиг.2 (вариант б) для второго входного сигнала. The clocking series from the outputs of the AND 13 elements through the OR element 15 go to the R-input of the RS-trigger 16 and set it to the logical state "1". To the inverse R-input of the trigger 16, input pulses are fed, resetting it to its original state at the time of its termination. From the output of the trigger 16, the input pulses thus formed are received in the shift register 1. The delay element 11 ensures the stable operation of the multi-stable trigger 14 and trigger 16 when the leading edge of the input pulse is superimposed on the pulses of the clock series. This case is shown in figure 2 (option a) for the first input pulse. The binding of the leading edge of the input pulses to the pulses of the clock series, organized on the trigger 16, eliminates the malfunction of the shift register 1 when the leading edges of the input pulses coincide with the clock register of the shift register 1 clock pulses. This case is considered in figure 2 (option b) for the second input signal.

После поступления входных импульсов в регистр 1 сдвига начинается их продвижение в нем с частотой f₂ и организуется запись номера выбранной тактирующей серии с выходов многостабильного триггера 14 в ОЗУ 8. Запись производится под управлением сигналов, формируемых блоком 9 управления записью и считыванием. Исходным сигналом для этого служит информация, поступающая в блок 9 с выхода первого разряда регистра 1 сдвига. В блоке 9 для организации режима записи ОЗУ формируется код адреса ячейки ОЗУ, в которую заносится номер тактирующей серии, а также сигналы, включающие режим записи ОЗУ. Записанный в ОЗУ номер тактирующей серии хранится в нем до появления задерживаемого импульса на выходе предпоследнего (n-1)-го разряда регистра 1 сдвига.After the input pulses arrive in the shift register 1, they advance in it with a frequency of f ₂ and a number of the selected clock series is recorded from the outputs of the multistable trigger 14 in RAM 8. Recording is performed under the control of the signals generated by the write and read control unit 9. The initial signal for this is the information received in block 9 from the output of the first bit of shift register 1. In block 9, for organizing the RAM recording mode, an address code of the RAM cell is generated, in which the number of the clock series is entered, as well as signals that include the RAM recording mode. The number of the clock series recorded in RAM is stored in it until a delayed pulse appears at the output of the penultimate (n-1) -th discharge of shift register 1.

С появлением данного сигнала в блоке 9 формируется адрес считываемой ячейки ОЗУ и сигналы, организующие режим считывания содержимого данной ячейки ОЗУ. При этом на вход одного из элементов И 19 поступает в виде уровня логической "1" номер той тактирующей серии, к импульсам которой была произведена привязка данного входного импульса в блоке 4 записи. Одновременно в регистре 1 сдвига может находиться несколько входных импульсов. Блок 9 управления записью и считыванием обеспечивает при этом последовательную запись и считывание номеров тактирующих серий, не нарушая их соответствия входным импульсам. Задержанные входные импульсы с выхода регистра 1 сдвига поступают на первый вход элемента И 17 и на формирователь 18 короткого импульса по заднему фронту задержанного входного импульса. На второй вход элемента И 17 поступают тактовые импульсы с делителя 3 частоты. Элемент И 17 позволяет исключить неоднозначность в выборе тактирующей серии, которая может возникнуть в элементах И 21 из-за задержки срабатывания регистра 1 сдвига. Тактовые импульсы с выхода элемента И 17 поступают на первые входы элемента И 19, на втором входе одного из которых уже находится к этому моменту времени разрешающий потенциал, соответствующий номеру тактирующей серии, считанной из ОЗУ 8. С выхода данного элемента И 19 тактовые импульсы f₂ поступают на S-вход соответствующего RS-триггера группы из N RS-триггеров 20, устанавливают его в единичное состояние. Сигналом с выхода данного RS-триггера открывается один из элементов И 21 и разрешается прохождение на его выход импульсов той тактирующей серии, номер которой был считан из ОЗУ 8. Импульсы данной тактирующей серии через элемент ИЛИ 22 поступают на S-вход RS-триггера 23 и формируют на его выходе передний фронт выходного задержанного импульса. Формирование его заднего фронта осуществляется путем сброса триггера 23 в исходное состояние коротким импульсом, вырабатываемым формирователем 18 по заднему фронту задержанного импульса. Этим же коротким импульсом производится установка в исходное состояние RS-триггеров 20.With the appearance of this signal in block 9, the address of the read RAM cell and the signals that organize the read mode of the contents of this RAM cell are formed. At the same time, the number of that clocking series, to the pulses of which the given input pulse was linked in block 4 of the record, is supplied to the input of one of the And 19 elements as a logical level “1”. At the same time, several input pulses can be in shift register 1. Unit 9 controls recording and reading while providing sequential recording and reading of numbers of clocked series, without violating their correspondence to input pulses. The delayed input pulses from the output of the shift register 1 are fed to the first input of the element And 17 and to the shaper 18 of the short pulse along the trailing edge of the delayed input pulse. The second input of the element And 17 receives clock pulses from the frequency divider 3. Element And 17 eliminates the ambiguity in the selection of the timing series, which may occur in the And 21 elements due to the delay in the operation of the shift register 1. Clock pulses from the output of the element And 17 go to the first inputs of the element And 19, at the second input of one of which is already at this point in time the resolving potential corresponding to the number of the clock series read from RAM 8. From the output of this element And 19 clock pulses f ₂ arrive at the S-input of the corresponding RS-trigger group of N RS-triggers 20, set it to a single state. The signal from the output of this RS-flip-flop opens one of the And 21 elements and the passage of pulses of that clock series, whose number was read from RAM 8, is allowed to pass through its output. The pulses of this clock series through the OR 22 element are sent to the S-input of the RS-flip-flop 23 and form a leading edge of the output delayed pulse at its output. The formation of its trailing edge is carried out by resetting the trigger 23 to its initial state with a short pulse generated by the shaper 18 along the trailing edge of the delayed pulse. The same short pulse sets the RS-flip-flops 20 to their initial state.

На фиг.2 приведены эпюры сигналов устройства задержки для шести разрядного регистра сдвига при формировании четырех тактирующих серий (n 6, N 4). Эпюры сигналов приведены для граничных условий расположения входного и рабочих импульсов. Величины задержек для случаев а и б соответственно равны: t_зад1 n ·T₂+ Δt $\binom{l}{1}$ - Δt $\binom{ll}{1}$ и t_зад2 n ·T₂+ Δt $\binom{ll.}{2}$ Отклонение задержек от номинального значения, равного n T₂, составляет Δt $\binom{l}{1}$ -Δ t $\binom{ll}{1}$ и Δ t $\binom{ll}{2}$ и не превышает величины Т₁.Figure 2 shows the diagrams of the signals of the delay device for the six bit shift register during the formation of four clock series (n 6, N 4). The waveform diagrams are given for the boundary conditions of the location of the input and operating pulses. The delay values for cases a and b are respectively equal: t _{ass 1} n · T ₂ + Δt $\binom{l}{1}$ - Δt $ll$ $\binom{}{1}$ and t _{ass 2} n · T ₂ + Δt $\binom{ll.}{2}$ The deviation of the delays from the nominal value equal to n T ₂ is Δt $\binom{l}{1}$ -Δ t $\binom{ll}{1}$ and Δ t $\binom{ll}{2}$ and does not exceed the value of T ₁ .

По сравнению с устройством-прототипом в рассматриваемом устройстве задержки исключена необходимость передачи через регистр сдвига информации о положении фронта входного импульса по отношению к тактирующим импульсам. Это существенно повышает быстродействие устройства. Compared with the prototype device, the delay device in question eliminates the need to transmit information on the position of the front of the input pulse through the shift register with respect to the clock pulses. This significantly improves the performance of the device.

Выигрыш в быстродействии тем более значителен, чем более высокую точность задержки должно обеспечивать устройство. Пропускная способность устройства задержки в этом случае ограничивается только длительностью цикла обращения к ОЗУ 8. The gain in speed is all the more significant, the higher the delay accuracy the device should provide. The bandwidth of the delay device in this case is limited only by the duration of the cycle of access to RAM 8.

В регистр 1 сдвига в рассматриваемом устройстве поступают только входные импульсы. Информация о положении их передних фронтов на время задержки хранится в ОЗУ 8. Это исключает искажение формы и длительности задерживаемых импульсов в устройстве задержки, что делает его доступным для поступления декодирующих устройств и устройств обработки сигналов. In the register 1 of the shift in the considered device receives only the input pulses. Information about the position of their leading edges for the delay time is stored in RAM 8. This eliminates the distortion of the shape and duration of the delayed pulses in the delay device, which makes it available for decoding devices and signal processing devices.

По сравнению с устройством-прототипом исключены искажения длительности задержанных импульсов при сравнительно небольшой длительности входных импульсов, соизмеримой по количеству тактов тактирующей последовательности с разрядностью кода, определяющего временное положение фронта входного импульса. Compared with the prototype device, distortions of the duration of the delayed pulses are excluded with a relatively small duration of the input pulses, comparable in the number of clock cycles of the clock sequence with the capacity of the code that determines the temporal position of the front of the input pulse.

Claims

1. A DEVICE for PULSE DELAY, containing an n-bit shift register, a clock generator, the output of which is connected to the input of the frequency divider with a division coefficient N, a recording unit, the input of which is connected to the input of the device, and the output to the input of the n-bit shift register, a reading unit, the output of which is connected to the output of the device, the first input with the output of the n-bit shift register, and the second input with the output of the frequency divider with the division coefficient N and the clock input of the n-bit shift register, characterized in that, for the purpose of improving performance while reducing distortion in the duration of delayed pulses, it implements a driver of N clock pulses uniformly shifted in time, the first input of which is connected to the output of the frequency divider with the division coefficient N, the second input is connected to the output of the clock generator, and N outputs are connected to the corresponding clock inputs of recording and reading units, random access memory, N data inputs of which are connected to the corresponding information outputs of the recording unit , and N outputs are connected to the corresponding information inputs of the reading unit, and a recording and reading control unit, the first input of which is connected to the output of the first bit of the n-bit shift register, the second input - with the output of the (n - 1) -th bit of the n-bit register shift, and the outputs are connected to the corresponding address and control inputs of random access memory.

2. The device according to claim 1, characterized in that the recording unit contains a multistable trigger, a group of N AND elements, an RS trigger, an OR element, a delay element, a short pulse shaper along the leading edge of the pulse, the output of which is connected to the zeroing input of the multistable trigger and the input is with the input of the recording unit, the inverse R-input of the RS-trigger and the input of the delay element, the output of which is connected to the first inputs of the elements of the group of N elements And, the second inputs of which are connected to the corresponding clock inputs of the recording unit, and the outputs - with the corresponding inputs of the OR element and multistable trigger, N outputs of which are connected to the corresponding information outputs of the recording unit, the output of the OR element is connected to the S-input of the RS-trigger, the output of which is connected to the output of the recording unit.

3. The device according to claim 1, characterized in that the reading unit contains an RS trigger, a first group of N elements And, a group of N RS triggers, a second group of N elements And, an OR element, an And element, a short pulse shaper according to the trailing edge of the pulse, the input of which is connected to the first input of the And element and the first input of the reader, the second input of the And element is connected to the second input of the reader, and the output to the first inputs of the elements of the first group of N elements And, the second inputs of which are connected to the corresponding information block inputs and readings, and outputs - with S-inputs of the corresponding triggers of a group of N RS-flip-flops, the outputs of which are connected to the first inputs of AND elements of the second group of N elements AND, the second inputs of which are connected to the corresponding clock inputs of the reading unit, and the outputs - to the inputs OR element, the output of which is connected to the S-input of the RS-trigger, the R-input of which is connected to the output of the short-pulse former on the trailing edge of the pulse and to the R-inputs of the triggers of a group of N RS-triggers, the output of the RS-trigger is connected to the output of the reader .