KR960012484B1

KR960012484B1 - Aspect ratio conversion apparatus

Info

Publication number: KR960012484B1
Application number: KR1019920019744A
Authority: KR
Inventors: 김영환
Original assignee: 대우전자 주식회사; 배순훈
Priority date: 1992-10-26
Filing date: 1992-10-26
Publication date: 1996-09-20
Also published as: KR940010770A

Abstract

a timing generator(5) for generating read/write control signals; a frame memory unit(1) for storing the signals from the timing generator; a first. shift register unit(2) for outputting signals by receiving the write control signals from the timing generator unit and the output signals from the frame memory unit(1); an operator unit(3) for logical operation by receiving outputs from the first. shift register unit and the timing generator unit; a second. shift register unit(4) for receiving the output signals from the operator unit and the read control signals from the timing generator unit so as to achieve an aspect ratio conversion using single clock.

Description

Aspect ratio conversion output device

제1도는 화면의 종횡비의 차에 따른 일 예시도.1 is an exemplary diagram according to a difference in aspect ratio of a screen.

제2도는 복합 영상 신호 파형도.2 is a composite video signal waveform diagram.

제3도는 종래 기술의 블럭 구성도.3 is a block diagram of a prior art.

제4도는 시간축 변환에 의한 종횡비 변환 출력 예시도.4 is an example of aspect ratio conversion output by time-base transformation.

제5도는 본 발명의 블럭 구성도.5 is a block diagram of the present invention.

제6도는 제5도의 본 발명을 설명하기 위한 타이밍도.6 is a timing diagram for explaining the present invention of FIG.

제7도는 제5도의 연산부에서 실시되는 연산과정의 일예를 예시하는 도면.7 is a diagram illustrating an example of a calculation process performed in the calculation unit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 프레임 메모리2, 4 : 시프트 레지스터1: frame memory 2, 4: shift register

3 : 연산부5 : 타이밍 발생부3: calculator 5: timing generator

본 발명은 텔레비젼의 대화면화에 따른 화면의 종횡비(ASPECT) 변환 출력 장치에 관한 것이다.The present invention relates to an aspect ratio (ASPECT) conversion output device of a screen according to a large screen of a television.

종래 텔레비젼의 종횡비가 4 : 3에서 16 : 9로 변화함에 따라 현행 4 : 3 화면신호를 화면비가 16 : 9인 화면에 디스플레이할 경우에 제1도에서 보이는 것과 같이 가로 세로의 증가비율이 달라지게 되어 화면의 리니어리티(linarity)가 맞지 않게 되는 문제점이 있다.As the aspect ratio of a conventional television is changed from 4: 3 to 16: 9, the aspect ratio increases as shown in FIG. 1 when the current 4: 3 aspect ratio signal is displayed on a screen having an aspect ratio of 16: 9. There is a problem that the linearity (linarity) of the screen is not matched.

상기 문제점을 해결하기 위해 제안된 일본 소니사의 ED-TV(KW-3600H)의 시간축 변환 장치로서 제2, 3, 4도에 의해 설명한다.As a time-base conversion device of the ED-TV (KW-3600H) manufactured by Sony Corp., which is proposed to solve the above problem, the second, third and fourth degrees will be described.

이러한 장치는 복합 영상신호를 소정 샘플링 주파수(4Fsc)로 샘플링한 후 소정 비트(Bit)로 양자화하여 디지탈 영상 프레임 메모리에 저장되며 타이밍 발생부에서 프레임 메모리에 저장된 데이타를 수평 동기 단위로 라인 메모리부에 써넣는다. 상기와 같이 라인 메모리에 쓰여진 데이타는 타이밍 발생부에서 수평 동기 단위당 4/3배의 클럭(clock), 즉, 4Fsc×4/3배의 주파수로 읽어내게 된다. 결과적으로 16 : 9 화면에 4 : 3의 화면이 리이너리티가 맞게되어 4 : 3의 전화면을 디스플레이 가능하다.Such a device samples a composite video signal at a predetermined sampling frequency (4Fsc) and quantizes it into a predetermined bit (Bit) and stores the data in the digital image frame memory. Write it. As described above, the data written to the line memory is read by the timing generator at a clock rate of 4/3 times per horizontal sync unit, that is, 4Fsc x 4/3 times. As a result, the 4: 3 screen fits into the 16: 9 screen, so that the linearity can be displayed on a 4: 3 full screen.

그러나, 디지탈 신호처리시 두가지의 고주파 신호선이 하드웨어적으로 구성되므로 노이즈 문제가 발생되고 하드웨어가 고가격화하는 문제점이 있다.However, since two high-frequency signal lines are hardware-configured in digital signal processing, noise problems occur and hardware is expensive.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 화상의 상호관계가 높은 점을 이용하여 단일 클럭을 사용하여 16 : 9 화면에 현재의 4 : 3 화면 신호를 디스플레이할 수 있도록 한 종횡비 변환장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention devised to solve the above problems provides an aspect ratio converting apparatus capable of displaying a current 4: 3 screen signal on a 16: 9 screen by using a single clock by using a high correlation between images. Its purpose is to.

따라서, 상기 목적을 달성하기 위하여 본 발명은, 읽기 제어신호와 쓰기 제어 신호를 발생하는 타이밍 발생수단과, 상기 타이밍 발생수단으로부터의 신호를 인가받아 저장하기 위한 프레임 메모리 수단과, 상기 프레임 메모리 수단으로부터 출력되는 신호와 상기 타이밍 발생 수단으로부터의 쓰기 제어 신호를 인가받아 출력신호를 내는 제1시프트 레지스터 수단과, 상기 제1시프트 레지스터 수단으로부터의 출력신호와 상기 타이밍 발생수단의 출력신호를 인가받아 논리 연산하기 위한 연산 수단과, 상기 연산 수단에 의해 연산된 신호를 인가받고 상기 타이밍 발생수단으로부터 읽기 제어 신호를 인가받는 제2시프트 레지스터 수단으로 구비한 것을 특징으로 한다.Accordingly, in order to achieve the above object, the present invention provides a timing generating means for generating a read control signal and a write control signal, a frame memory means for receiving and storing a signal from the timing generating means, and the frame memory means. A first shift register means for receiving an output signal and a write control signal from the timing generating means and outputting an output signal, an output signal from the first shift register means and an output signal of the timing generating means for logical operation And second shift register means for receiving a signal calculated by the calculating means and receiving a read control signal from the timing generating means.

이하, 첨부된 도면 제5도 이하를 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 5.

제5도는 본 발명의 블럭 구성도이다.5 is a block diagram of the present invention.

제6도는 본 발명에 따른 종횡비 변환출력장치의 타이밍도이다.6 is a timing diagram of an aspect ratio conversion output device according to the present invention.

제5도에 도시된 바와같이, 본 발명에 따른 종횡비 변환 출력 장치는 프레임 메모리(1), 시프트 레지스터(2, 4), 연산부(3), 타이밍 발생부(5)를 구비한다.As shown in FIG. 5, the aspect ratio conversion output device according to the present invention includes a frame memory 1, shift registers 2 and 4, an arithmetic unit 3, and a timing generator 5. As shown in FIG.

도면에 도시한 바와 같이, 읽기 제어 신호와 쓰기 제어 신호를 발생하는 타이밍 발생부(5)와, 상기 타이밍 발생부(5)로부터의 신호를 인가받아 저장하기 위한 프레임 메모리(1)와, 상기 프레임 메모리(1)로부터 출력되는 8비트 신호와 상기 타이밍 발생부(5)로부터의 쓰기 제어 신호를 인가받아 4비트 출력신호를 내는 시프트 레지스터(2)와, 상기 시프트 레지스터(2)로부터의 출력신호와 상기 타이밍 발생부(5)의 출력신호를 인가받아 논리 연산하기 위한 연산부(3)와, 상기 연산부(3)에 의해 연산된 4비트 신호를 인가받고 상기 타이밍 발생부(5)로부터 읽기 제어 신호를 인가받는 시프트 레지스터(4)로 구성된다.As shown in the figure, a timing generator 5 for generating a read control signal and a write control signal, a frame memory 1 for receiving and storing a signal from the timing generator 5, and the frame A shift register 2 that receives an 8-bit signal output from the memory 1 and a write control signal from the timing generator 5 and outputs a 4-bit output signal, and an output signal from the shift register 2; An arithmetic unit 3 for receiving a logic signal by the output signal of the timing generator 5 and a 4-bit signal calculated by the arithmetic unit 3, and receiving a read control signal from the timing generator 5 It consists of an authorized shift register 4.

상기와 같은 구성으로 이루어진 장치를 자세히 설명하면, 복합 영상 신호를 소정 샘플링 주파수(4Fsc)로 샘플링한 후 소정 비트(Bit)로 양자화하여 1H 기간 사이에 한 수평 라인분씩의 데이타가 1H 라인 메모리로 입력된다. 이때 화면비를 변환하기 위하여 한 수평 라인을 주기로 3/4만큼 픽셀(PIXEL)수를 줄여야 하므로 4픽셀 단위로 1H 라인 메모리에 데이타가 입력된다. 연산부(3)에서는 연산을 수행하여 화소간의 경계면이 거칠게 되는 현상을 제거한다. 제7도는 제5도의 연산부(3)에서 실시되는 연산과정의 일예를 예시한다. 연산부(3)에서의 수평 데시메이션(decimation) 알고리즘은 제7도와 같이 좌·우의 픽셀값을 이용하여 구할 수 있다. 이대, 좌·우 픽셀의 값을 취하는 계수는 아래의 표와 같다. 그리고, 연산된 결과는 제4도의 CTL(control) 신호와 같이 읽어내게 되며, 결과적으로 4픽셀을 3픽셀로 감소시킨 결과가 된다.In detail, the device having the above configuration will be described. A composite video signal is sampled at a predetermined sampling frequency (4Fsc), quantized into a predetermined bit (Bit), and data of one horizontal line is input to the 1H line memory between 1H periods. do. At this time, the number of pixels (PIXEL) should be reduced by 3/4 per horizontal line to convert the aspect ratio, so data is input to the 1H line memory in units of 4 pixels. The calculation unit 3 performs a calculation to eliminate the phenomenon that the boundary between pixels becomes rough. 7 illustrates an example of a calculation process performed by the calculating unit 3 of FIG. The horizontal decimation algorithm in the calculating section 3 can be obtained using the left and right pixel values as shown in FIG. The coefficients that take the two and right pixel values are shown in the table below. The calculated result is read together with the CTL (control) signal of FIG. 4, and as a result, 4 pixels are reduced to 3 pixels.

[표][table]

따라서, 상기와 같은 방법으로 화면의 열화없이, 또한 노이즈 문제를 간단히 해결할 수 있는 효과가 있다.Therefore, there is an effect that the noise problem can be easily solved without deterioration of the screen in the above manner.

Claims

Timing generating means (5) for generating a read control signal and a write control signal, a prememory memory means (1) for receiving and storing a signal from said timing generating means (5), and from said frame memory means (1) A first shift register means 2 for receiving an output signal and a write control signal from the timing generating means 5 and outputting an output signal, an output signal from the first shift register means 2, and the timing generation; An arithmetic means (3) for receiving the output signal of the means (5) and performing arithmetic operation, a signal calculated by the arithmetic means (3), and a read control signal from the timing generating means (5); An aspect ratio conversion output device comprising: two shift register means (4).