KR950003638B1 - 에러 검출/정정 코드 디코딩 장치 - Google Patents

Abstract

내용 없음.

Description

에러 검출/정정 코드 디코딩 장치

제 1 도는 본 발명의 에러 정정 코드 디코딩 장치가 응용되는 디지탈 VTR의 기록 장치 형태의 블럭선도.

제 2 도는 본 발명의 에러 정정 코드 디코딩 장치가 응용되는 디지탈 VTR에 사용되는 에러 정정 코드의 포맷.

제 3 도는 본 발명의 에러 정정 코드 디코딩 장치가 응용되는 디지탈 VTR에 사용되는 에러 정정 코드의 포맷.

제 4 도는 본 발명의 에러 정정 코드 디코딩 장치가 응용되는 디지탈 VTR의 기록 데이타 포맷.

제 5 도는 본 발명의 에러 정정 코드 디코딩 장치가 응용되는 디지탈 VTR의 트랙 패턴.

제 6 도는 본 발명의 에러 정정 코드 디코딩 장치가 응용되는 디지탈 VTR 의 재생 장치의 블럭선도.

제 7 도는 제 6 도의 디지탈 VTR의 재생장치에 제공되는 버퍼 메모리 일실시예의 블럭선도.

제 8 도는 제 7 도에 도시된 버퍼 메모리의 어드레스 발생 회로 일실시예의 블럭선도.

제 9 도는 제 7 도에 도시된 버퍼 메모리의 어드레스 발생 회로 일실시예의 블럭선도.

제 10 도 제 7 도에 도시된 버퍼 메모리의 어드레스 발생 회로 일실시예의 블럭선도.

제 11 도는 제 6 도의 디지탈 VTR의 재생 장치에 제공되는 버퍼 메모리의 또다른 실시예의 블럭선도.

제 12 도는 제 6 도의 디지탈 VTR의 기록 장치에 제공하는 버퍼 메모리의 입력되는 비디오 데이타 순서를 설명하는 유용한 3차원도.

제 13 도는 버퍼 메모리로 입력되는 비디오 데이타 순서를 더욱 상세하게 설명하는데 유용한 3차원도.

제 14 도는 버퍼 메모리로 입력되는 비디오 데이타 순서를 더욱 상세하게 설명하는데 유용한 3차원도.

제 15 도는 버퍼 메모리로 입력되는 비디오 데이타 순서를 더욱 상세하게 설명하는데 유용한 3차원도.

제 16 도는 버퍼 메모리로 기록하고 이로부터 판독하는 동작을 설명하는데 유용한 3차원도.

제 17 도는 버퍼 메모리로 기록하고 이로부터 판독하는 동작을 설명하는데 유용한 3차원도.

제 18 도는 버퍼 메모리에 관계하여 기록하고 판독하는 동작을 설명하는데 유용한 도면.

제 19 도는 버퍼 메모리에 관계하여 기록하고 판독하는 동작을 설명하는데 유용한 도면.

제 20a 도는 본 발명의 실시예에 따른 버퍼 메모리 시스템의 블럭선도.

제 20b 도는 본 발명의 실시예에 따른 버퍼 메모리 시스템의 블럭선도.

제 21 도는 제 20a 도 및 제 20b 도에 도시된 버퍼 메모리 동작을 설명하는데 유용한 제 21a 도 내지 제 21h 도로 나타낸 파형도 및 타임 챠트.

* 도면의 주요부분에 대한 부호의 설명

9 : 입력 재생 유니트 10 : 내부 디코더 수단

11 : 버퍼 메모리 11a : 버퍼 메모리

11b,11c : 플래그 메모리 12 : 외부 디코더 수단

13 : 에러 은폐 회로 14 : 디지탈-아날로그 변환기

17 : 추출회로 19R : 기록 제어 회로

19W : 판독 제어 회로 21 : 기록/판독 제어 회로

36,36b : 래치 36a : 선택기

38 : 메모리 제어 회로

본 발명은 디지탈 데이타 에러 정정 장치에 관한 것으로, 특히 데이타 비디오 테이프 레코더의 재생부에 사용하기 적합한 에러 정정 장치에 관한 것이다.

비디오 신호를 디지탈적으로 기록/재생하는 비디오 테이프 레코더(이하 간단히 디지탈 VTR이라 함)가 공지되어 있는데, 상기 VTR에서 테이프 결함 등에 의해 발생되는 신호 탈락으로 인한 버스트 에러를 정정하는데 효과적인 에러 정정 코드로서 곱 코드를 이용하는 것에 대해 연구되었다. 상기 곱 코드는 이차원적으로 배열된 데이타를 위해 측방향 또는 수평방향의 내부 코드와 수직방향의 외부 코드로서 배열된 데이타를 조정한다. 물론 이것은 추상적인 개념이고, 데이타는 물리적으로 2차원 형태로 배열되지 않으며, 단지 어드레스만이 2차원으로 배열된다. 내부 및 외부는 수직 및 수평 대신에 사용된다. 왜냐하면 이들은 상기 개념을 보다 손쉽게 가시화 한다.

에러 정정용 곱 코드를 사용하는 디지탈 VTR의 기록 시스템에 있어서, 외부 코드는 데이타 심볼을 구성하는 입력 디지탈 비디오 신호에 따라서 인코드되며, 상기 심볼은 입력 아날로그 비디오 신호를 변환하는 아날로그-디지탈(A/D) 변환에 의해 얻어진다. 다음, 내부 코드는 외부 코드의 패리티 심볼 및 입력 데이타 심볼에 따라서 인코드된다. 또한, 상기 심볼은 셔플(shuffle)되며, 입력 디지탈 비디오 신호는 셔플된 상태로 회전 헤드에 의해 자기 테이프상에 기록된다. 그래서, 디지탈 비디오 데이타의 각 심볼은 외부 코드와 내부 코드를 토대로 효과적으로 2번 인코드된다.

외부 및 내부 코드로서 사용되는 코드는 예를 들어 에러 정정 코드 블럭마다 2개의 패리티 심볼을 재생하는 리드-솔로몬 코드이다. 상기 리드-솔로몬 코드에 따라서, 코드 블럭의 1심볼 에러는 정정되고 2심볼 에러는 삭제 정정될 수 있다.

디지탈 VTR의 재생 시스템에 있어서, 회전 헤드에 의해 자기 테이프로부터 재생된 디지탈 신호는 우선적으로 내부 코드에 의해 디코드되며, 재생된 데이타의 시간 순서가 내부 코드의 데이타 시리즈 순서와 일치하기 때문에, 내부 코드 디코더에 데이타를 재배열할 필요가 없다.

그리고나서, 내부 코드 디코더에 의해 에러가 정정되는 재생 데이터는 재배열 또는 셔플링 회로에 공급되는데, 상기 회로에서 데이타 시간 순서는 외부 코드의 순서로 변환디고 또한 표준 재생 모드에 있을 때 외부 코드의 디코더에 의해 디코드 된다. 특히 각 제 1 위치에서 (m+2)심볼은 내부 코드의 각 블럭으로부터 선택되어, 예를 들어 [1,1],[2.1],….[m+1],1] 및 [(M+2), 1]의 내부 코드 블럭의 수직방향에 위치된다. 상기 (m+2) 심볼은 외부 코드 디코더의 신드롬 발생 회로에 공급되어 외부 코드 블럭의 신드롬을 발생시킨다. 내부 코드와 유사한 방법으로 상기 데이타는 재배열되고 각 마지막(i번째) 위치에서의 (m+2)심볼은 [1, n], [2, n], ….[(m+1), n] 및 [(m+2), n]의 내부 코드의 각 블럭으로부터 선택되어 외부 코드 블럭의 신드롬을 발생시킨다.

상기 데이타 재배열을 실행하는 재배열 회로는 내부 코드의 모든 블럭[n×(m+2)]을 완전히 기억하는데 충분한 메모리 용량을 갖는 메모리를 구비한다.

외부 코드의 디코더는 신드롬 발생 회로와, 정정 동작 회로와, 데이타 지연 회로 및 에러 정정 회로로 구성된다. 외부 코드의 신드롬은 신드롬 발생 회로에 의해 계산되며, 2개의 신드롬은 외부 코드 블럭에서 2개의 패리티 심볼의 리드-솔로몬 코드를 사용한 경우 발생되고, 에러의 크기가 계산된다. 정정 동작 회로의 출력 및 데이타 지연 회로의 출력 데이타는 에러 정정 회로에 공급된다. 에러의 최종 크기는 데이타 지연회로로부터 재생된 데이타에서 에러 심볼의 위치에 부가되는 모듈로 -2이다. 그래서 필수적인 에러 정정이 실행된다. 데이타 지연 회로는 정정 동작 회로의 출력 재생된 데이타간을 위상 정합시키기 위하여 사용되며, (m+2)심볼의 지연량을 제공한다.

그래서, 외부 코드와 내부 코드 각각을 이용하여 에러 정정 처리되는 디지탈 데이타 출력은 외부 코드의 디코드로부터 얻어진다.

고속 재생 모드, 저속 재생 모드, 정지 모드 등과 같은 가변속 재생 모드에서, 자기 테이프상에 형성된 트랙의 경사각은 회전 헤드의 주사 트랙의 경사작과 일치하지 않기 때문에, 데이타는 간헐적으로 재생된다. 그래서, 외부 코드의 코드 블럭을 형성하는 모든 데이타는 상기와 같은 비표준 재생 모드에서 얻어지지 않는다. 따라서, 상기와 같은 공지된 시스테멩서 데이타는 외부 코드의 디코더를 우회하여 전달되어, 외부 코드는 디코드되지 않는다. 내부 코드만을 토대로 에러가 없다고 결정된 데이타만이 3개의 완전한 필드이 디지탈 데이타를 기억하기에 충분한 메모리 용량을 갖는 버퍼 메모리에 기록된다.

버퍼 메모리내로의 데이타 기록 동작은 2개의 내부 코드 블럭마다 부가된 블럭 어드레스에 딸 실행되며, 간헐적으로 기억된 데이타중에 있는 동일 필드의 데이타는 버퍼 메모리로부터 집합적으로 출력된다.

그리고나서, 버퍼 메모리로부터 판독 출력된 출력 데이타는 재배열 또는 디셔플링 회로에 공급되어 데이타 시리즈의 순서를 원래 순서로 리턴시킨다. 특히, 디셔플링 회로는 기록 회로에 제공된 셔플링 회로의 재배열과는 정반대로 데이타를 재배열한다. 셔플된 상태의 데이타를 기록하고나서 재생시 데이타를 디셔플링하므로써, 한 위치로 에러가 집중되는 것을 방지한다. 디셔플링 회로의 메모리 용량은 실행된 셔플링의 단위 길이에 대응하여 결정된다.

디셔플링 회로의 출력은 에러 은폐 회로에 공급되어 에러 샘플링 데이타 주변에 배열된 정확한 샘플링 데이타를 이용함으로써, 잘못된 샘플링 데이터를 보간하도록 동작하고 정정될 수 없는 에러를 은폐시킨다. 에러 은폐 회로의 출력은 디지탈-아날로그(D/A) 변환기에 공급되고, 재생된 아날로그 비디오 신호는 상기 변환기의 출력 단자에서 얻어진다.

에러 정정 코드를 디코딩하는 상술된 종래 장치는 여러가지 단점을 지니고 있는데, 상기 단점들중 하나는 외부 코드 디코더에서 내부 코드 순서에서 외부 코드 순서로 재배열하는데 매우 큰 용량을 갖는 메모리가 필요하다는 것이다. 게다가, 셔플링 동작의 단위 길이에 대응하는 용량을 지닌 메모리가 디셔플링 회로에 필요하다.

기변속 재생 동작중 특히 저속 모션 재생 동작에서, 곱 코드의 하나의 완전한 단위의 데이타는 다수의 필드의 간격동안 전혀 재생되지 않지만, 종래의 디코딩 장치는 이러한 저속 모션 재생 동작에서 외부 코드를 디코딩할 수 없다.

게다가, 간헐적인 데이타가 가변속 재생 모드로 재생되므로, 현재 재생된 데이터가 버퍼 메모리에 기록된 다음 이 데이타가 판독 출력될 경우, 이미 빈번하게 판독 출력된 데이타는 갱신됨이 없이 버퍼 메모리에 남아 있는데, 이러한 구(old) 데이타가 재생된 화징를 악화시킨다.

이러한 문제점을 피하기 위하여, 플래그 메모리에는 버퍼 메모리에 공급된 어드레스와 동일한 어드레스가 제공되고, 버퍼 메모리로부터 데이타가 판독 출력된 후, 구 데이타를 나타내는 에러 플래그가 판독 출력된 플래그 메모리의 어드레스에 즉각 기록된다. 이 에러 플래그는 재생된 구 데이타로부터 재생된 신 데이타를 구별하는데 이용되는데, 이것을 신/구(N/O) 플래그라 칭한다. 버퍼 메모리로부터 판독 출력된 데이타중 N/O 플래그에 의해 구 데이타라고 결정된 데이타는 다음 단계에서 에러 은폐 회로에 의해 은폐된다.

다른 한편, 내부 코드의 디코더와 외부 코드의 디코더 사이에 버퍼 메모리가 배치되는시스템을 고려하더라도, 적어도 다음과 같은 결점이 있다. 종래의 장치에서처럼, 에러 데이타가 남아있을 때 버퍼 메모리로 데이타를 기록하는 것을 금지하면, 내부 코드이 디코딩에 따라서, 내부 코드의 코드 블럭에서 데이타의 일부만이 에러 데이타인 경우조차도 전체 코드 블럭이 기록되지 않아서, 외부 코드의 에러 정정 능력이 충분히 이용될 수 없다.

세그먼트 시스템의 디지탈 VTR에서, 예를 들면 테이프의 재생 속도가 테이프 기록 속도의 1/2이라고 자정하면, 1필드의 비디오 데이타를 재생하는 데에 통상적인 재생 모드의 2배 길이의 시간 주기가 요구된다. 데이타를 버퍼 메모리의 필드 메모리에 기록하기 위한 시간주기는 통상적인 기록 모드에서의 기록 시간 주기의 2배이다. 따라서, 이 필드 메모리로부터 비디오 데이타를 판독하여 이용하는 것이 불가능하므로, 다른 필드 메모리에 기록된 1필드의 구 데이타가 반복적으로 2번 판독 출력된다. 이러한 방식으로, 2필드에 대해 버퍼 메모리로부터 데이타를 반복적으로 판독 출력할 경우, 종래의 N/O플래그는 모든 판독 출력 데이타가 2번째 판독 출력된 비디오 데이타에 대하여 구 데이타임을 나타낸다. 결국, 두번째 판독 출력된 1필드의 비디오 데이타 모두는 에러 정정되어야 한다. 이러한 에러 정정은 명백히 불가능하고, N/O플래그를 형성하는 종래의 방법은 디지탈 VTR의 저속 모션 재생 동작시에 매우 불편하다.

따라서, 본 발명의 목적은 종래의 시스템에서 고유한 상기 결점을 제거할 수 있는 에러 정정 코드 디코딩 장치를 제공하는 것이다.

본 발명의 또다른 목적은 메모리 용량이 저감되고 하드웨어의 크기가 상기 공지의 시스템에 비해 저감된 에러 정정 코드 디코딩 장치를 제공하는 것이다.

본 발명의 또다른 목적은 에러 정정 코드의 정정 능력이 효과적으로 이용될 수 있는 에러 정정 코드 디코딩 장치를 제공하는 것이다.

본 발명의 또다른 목적은 곱 코드의 정정 능력이 효과적으로 이용될 수 있고 에러 정정 능력이 개선될 수 있는 에러 정정 코드 디코딩 장치를 제공하는 것이다.

본 발명의 또다른 목적은 에러 정정 능력이 효과적으로 이용될 수 있고 에러 정정 능력이 통상적인 재생모드나 또는 가변속 재생 모드에서 개선될 수 있는 에러 정정 코드 디코딩 장치를 제공하는 것이다.

본 발명의 또다른 목적은 에러 정정 능력이 특히 저속 모션 재생 모드에서 효과적으로 이용될 수 있는 에러 정정 코드 디코딩 장치를 제공하는 것이다.

본 발명의 또다른 목적은 외부 코드가 특히 저속 모션 재생 모드에서 디코딩될 수 있는 에러 정정 크드 디코딩 장치를 제공하는 것이다.

본 발명의 양상을 따르면, 디지탈 정보 데이타 및 용장 데이타로 구성되어 디지탈 정보 데이타의 에러를 검출하거나 정정하는 에러 정정 코드를 디코딩하는 장치가 제공되며, 상기 디지탈 정보 데이타 및 용장 데이타는 정상 재생 속도 및 변화된 재생 속도, 가령 고속 또는 저속으로 동작할 수 있는 재생 장치에 의해 기록매체로부터 재생된다. 상기 장치는 디지탈 정보 데이타 및 용장 데이타를 수신하는 입력 회로와, 에러 검출 또는 정정 코드를 디코드하여 디지탈 정보 데이타의 에러 상태를 나타내는 플래그 데이타를 발생시키는 제 1 디코더와, 제 1 디코더에서 디코딩되는 디지탈 정보 데이타를 기억하는 제 1 메모리와, 플래그 데이타를 기억하는 제 2 메모리와, 제 1 및 제 2 메모리를 제어하는 기록 매체 재생 장치의 정상 재생 모드 또는 고속 재생 모드를 나타내는 모드 신호를 공급받아 상기 모드 신호가 정상 재생 모드일 때 디지탈 정보 데이타 및 플래그 데이타 각각을 기록하고, 상기 모드 신호가 고속 재생 모드를 나타낼 때 에러 없는 디지탈 정보 데이타 및 플래그 데이타 각각을 기록하는 제어 시스템을 구비한다.

게다가, 상기 디지탈 정보 데이타로부터 구성된 에러 검출/정정 코드는 행렬 형태로 배열되는데, 그 결과, 제 1 용장 데이타는 상기 행렬의 제 1 방향에서 제 1 일련의 디지탈 정보 데이타의 에러를 검출하거나 정정하는 제 1 에러 검출 또는 정정 코드를 형성하며, 제 2 용장 데이타는 상기 행렬의 제 2 방향에서 제 2 일련의 상기 디지탈 정보 데이타의 에러를 검출하거나 정정하는 제 2 에러 검출 또는 정정 코드를 형성한다. 상기 디지탈 정보 데이타, 제 1 용장 데이타 및 제 2 용장 데이타는 기록매체 재생 장치에 의해 기록매체로부터 재생되며, 상기 제 1 디코딩 수단은 상기 제 2 에러 검출 또는 정정 코드를 디코드하며, 상기 제 1 메모리 수단은 상기 제 1 디코딩 수단에서 디코딩되는 상기 디지탈 정보 데이타 및 제 1 용장 데이타를 기억하며 상기 제 1 일련의 상기 제 1 에러 검출 또는 정정 코드내에 배열된 상기 디지탈 정보 데이타 및 제 1 용장 데이타를 출력한다. 제 2 디코더는 상기 제 1 에러 검출 또는 정정 코드를 디코딩하는 상기 제 1 메모리로부터 상기 디지탈 정보 데이타 및 제 1 용장 데이타를 공급받는다.

이하, 첨부된 도면으로 본 발명의 상기 목적 및 형태와 장점을 상세히 설명하기로 한다.

제 1 도에 있어서, 아날로그 비디오 신호는 입력 단자(1)에서 1샘플이 8비트의 워드 또는 샘플로 디지탈화되는 디지탈 비디오 신호를 형성하는 A/D변환기(2)에 공급된다. 상기 디지탈 비디오 신호는 외부 코드 인코더(3)에 공급된다. 외부 코드 인코더(3)에서 디지탈 비디오 신호를 인코드하기 위해 선택된 외부 코드는, 예로서, (m+2,m) 리드-솔로몬 코드이다,

외부 코드 인코더(3)로부터 인코드된 디지탈 비디오 데이타 및 외부 코드의 패리티 심볼은 셔플링 회로(4)에 공급된다. 셔플링 회로(4)는 디지탈 비디오 데이타의 순서를 변환시키기 의해 사용되어 가변속 재생 모드에 있어서와 같은 다수의 에러가 야기될 때 조차도 에러의 집중을 방지한다. 그리고나서, 셔플링 회로(4)의 출력 데이타는 내부 코드 인코더(5)에 공급된다, 내부 코드 인코더(5)에서 셔플링 디지탈 비디오 신호를 인코드하기 위해 선택된 내부 코드는 (i+2,i) 리드-솔로몬 코드이다.

인코더(5)로부터의 데이타 출력은 기록 신호 출력 유니트(6)에 공급되는데, 상기 유니트는 병렬/직렬(P/S)변환기, 기록 증폭기등을 포함한다. 기록 유니트(6)의 출력으로부터의 기록 신호는 회전 변압기(도시되지 않음)를 통해 회전 헤드(7)에 공급되며, 인코드되어 셔플된 디지탈 비디오 신호는 자기 테이프(8)상에 기록된다.

상기 실시예에 있어서, 제 2 도에 도시된 바와 같은 곱 코드는 전술한 에러 정정 코드로서 사용된다. 특히, 외부 코드는 8비트로 각각 구성된 디지탈 비디오 데이타의 m연속 심볼(샘플)마다 인코드되고, 두 패리티 심볼이 발생된다. 외부 코드의 코드 블럭(Bo)은 (m+2)심볼로 각각 구성된 n 내부 코드 블럭(Bo)은 측방향으로 배열된다. 내부 코드는 오부 코드의 다수이 코드 블럭(Bo)을 크로스하는 i심볼로 인코드되고, (i+2)심볼로 각각 구성된 n내부 코드 블럭(BI)은 측방향으로 배열된다. 따라서, 곱 코드 단위는 [(m+2)×n] 내부 코드 블럭 BI으로 구성된다.

제 3 도는 제 2 도에서 일반적으로 도시되어 있는 곱 코드의 실질적인 구성을 나타내며, 상기 곱 코드는 (4,2,2)시스템, 즉, 휘도 데이타 Y의 샘플링 주파수가 색차 데이타 U 및 V의 샘플링 주파수보다 2배 큰 콤포넌트 시스템의 콤포넌트 칼라 비디오 데이타를 기록/재생하는 디지탈 VTR에 인가도니다. 제 3 도에 있어서의 블럭수는 내부 코드 블럭 BI의 수를 나타내며, 상기 곱 코드의 블럭은 320개의 전 내부 코드 블럭 BI로 구성되는데, 그중에서 10개의 내부 코드 블럭 BI은 측방향으로 배열되고 32개의 내부 코드 블럭 BI은 수직 방향으로 배열된다.

한 내부 코드 블럭 BI은 4개 또는 6개 샘플의 리드-솔로몬 코드의 60개의 샘플링 데이타 및 패리티로 구성되며, 한 외부 코드 블럭 Bo는 리드-솔로몬 코드의 30개의 샘플링 데이타 및 두개의 패리티로 구성된다. 제 4 도에 도시된 바와 같이, 동기 신호 SYNC 및 어드레스 AD는 두개의 내부 코드 블럭 BI의 헤드에 부가된다. 제 4 도에 있어서, 빗금부분은 패리티를 표시한다. 이 형태에서, 한 동기 블럭 BS이 구성되어 있다.

제 5 도는 한쌍의 회전 헤드(A 및 B)와 또다른 한쌍의 회전 헤드(C 및 D)의 2세트로 형성된 회전 헤드에 의해 자기 테이프(8)상에 형성된 트랙(T₁, T₂…T₂₂)으로 구성된 트랙 패턴을 도시한다. 이들 세트는 180°의 간격으로 각각 배치되어 있다. 상기 예에서, 디지탈 오디오 신호는 트랙(T₁내지 T₂₂) 각각의 중앙부분(해치된 영역)에 기록된다. 트랙(T₁내지 T₂₂) 중 두개의 트랙이 회전 헤드의 단일 주사 때문에 병렬로 형성되어 있다. 50수평 간격(50H)의 칼라 비디오 데이타는 한쌍의 회전 헤드(A 및 B)의 단일 주사의 후반 간격과 또다른 한쌍의 회전 헤드(C 및 D)의 단일 주사의 전반부 간격으로 형성된 트랙 부분에 기록된다. 따라서, 50H의 데이타에서, 제 2 도에 도시된 곱 코드의 블럭은 한 회전 헤드에 의해 기록/재생되는 데이타로 형성된다.

필드(F₁)의 비디오 데이타는 트랙(T₁및 T₂)의 후반부분으로부터 트랙(T₁₁및 T₁₂)의 전반부까지 10트랙으로 기록된다. 다음 필드(F₂)의 비디오 데이타는 트랙(T₁₁내지 T₁₂)이 후반부로부터로 트랙(T₂₁내지 T₂₂)의 전반부까지 10개의 트랙으로 기록된다. 비디오 프레임이 거의 525선과 같을 때, 50H는 대략 1필드의 1/5에 대응한다.

720샘플의 휘도 데이타(Y) 및 360샘플로 가각 구성된 U 및 V의 색차 데이타가 한 수평 간격 1H에 포함되어 있기 때문에, 한 회전 헤드에 의해 기록 및 재생되는 데이타의 한 50H 세그먼트의 샘플수는 720×2×50×1/4=18,000(샘플)이 된다.

또한 2개의 휘도 데이타(Y₁및 Y₂)로 이루어진 1세트의 4샘플 및 색차 데이타(U 및 V)가 1샘플 그룹을 포함한다고 가정하면, 곱 코드 블럭의 1단위 크기는 수직 방향으로 32샘플 그룹을 배열하고 측방향으로 150샘플 그룹을 배열하므로써 구성되는데, 이것은 300샘플 그룹의 패리티 데이타 및 4500샘플 그룹의 데이타로 구성된 전체 4800샘플 그룹으로 되며, 여기서 1 세그먼트는 1/4로 감소된다.

재생 회로가 제 6 도에 도시된 바와 같이 구성되는데, 상기 도면에서 회전 헤드(7)에 의해 자기 테이프(8)로부터 재생된 신호가 회전 변압기(도시되어 있지 않음)를 통하여 입력 재생 유니트(9)에 인가된다. 입력 재생 유니트(9)는 재생 데이타와 동기되는 클럭을 재생시키는 PLL회로와, 직·병렬(S/P) 변환기와, 블럭 동기 검출 회로와, 어드레스 재생 회로등을 구비한다. 재생 데이타의 시간 순서는 내부 코드의 시간 순서에 대응하고, 재생 데이타를 내부 코드 디코더(10)에 인가시킴으로써 내부 코드가 디코드된다. 내부 코드 디코더(10)는 (i+2, i) 리드-솔로몬 코드에 따라 에러 정정을 실행하며, 또한 잔여 에를 검출한다.

내부 코드 디코더(10)의 출력 데이타는 후술되는 바와 같이 예를 들어, 데이타를 기억하는데 충분히 큰 용량을 갖는 데이타 버퍼 메모리 및 에러 정보를 기억하는 플래그 메모리로 이루어진 버퍼 메모리(11)에 인가된다. 내부 코드 디코더(11)의 디코딩된 출력 데이타와 관련된 1-비트 에러 플래그는 플래그 메모리에 기억된다. 상기 에러 플래그는 각종 방법으로 부가될 수 있는데 예로, 통상적인 재생 모드 및 저속 모션 재생 모드로 부가될 수 있으며, 내부 코드 디코더(10)에 의한 디코딩 결과를 토대로 에러 데이타라고 간주되는데이타는 데이타 버퍼 메모리에 기억되며, 동시에 상기 데이타와 관계되는 에러 플래그는 플래그 메모리에 기억된다. 다른 한편, 고속 재생 모드에서, 내부 코드 디코더(10)에 의해 에러 데이타라고 결정된 데이타를 나타내는 플래그는 신/구(N/O) 플래그로서 플래그 메모리에 세트되어 재생된 구 데이타로부터 재생된 신 데이타를 식별한다. 또 하나의 예로서, 표준 재생 및 저속 모션 재생 모드에서, 내부 코드 디코더(10)에 의해 에러 데이타라고 결정된 데이타 버퍼 메모리에 기록되지 않으며, 구 데이타의 N/O플래그는 플래그 메모리에 세트된다.

버퍼 메모리(11)로부터 출력된 재생 비디오 데이타 및 에러 플래그는 외부 코드 디코더(12)에 인가되며, 상기 외부 코드 디코드는 (m+2,m) 리드-솔로몬 코드에 따라 디코딩을 실행한다. 버퍼 메모리(11)로부터의 출력 데이타의 시간 순서는 외부 코드 순서가 되므로써, 외부 모드 디코더(12)에 사용하기 위하여 내부 코드 순서를 외부 코드 순서로 변환시키는 메모리가 더 제공될 필요가 없다. 디코더(12)에서, 버퍼 메모리(11)에서 파독된 N/V 플래그를 포함하는 에러 플래그는 에러 데이타로 취급되며, 1외부 코드의 블럭(Bo)에서 1-심볼 에러를 정정하는 통상적인 에러 정정 또는 에러 플래그를 사용하는 포인터 삭제 정정이 수행된다.

외부 코드 디코더(12)의 출력 데이타는 에러 은폐회로(12)에 인가되는데, 상기 은폐 회로는 디코더(12)에 의해 정정될 수 없는 에러 데이타를 보간한다. 에러 은폐 회로(13)로부터의 출력 데이타는 디지탈-아날로그(D/A) 변환기(14)를 통하여 출력 단자(15)에서 추출된다. 고속 재생 모드에서, 자기 테이프(8)의 속도는 재생 동안의 속도보다 빠르며, 완전한 외부 코드 블럭을 구성하는 데이타를 얻을 수 없어 단지 내부 코드의 디코딩만이 실행되고 외부 코드의 디코딩은 실행되지 않는다. 이 경우에, 에러 은폐는 에러 은폐 회로(13)에 의해서만 실행된다.

제 7 도는 내부 코드 디코더(10)의 출력 데이타를 입력 단자(16)에 공급하고, 동시 신호 및 어드레스 추출 회로(17)에 공급되어 버퍼 메모리(11)의 동작 시스템을 도시한다. 제 4 도에 도시된 바와 같이, 2 내부 코드블럭(BI)마다 부가되고 디코드된 데이타가 내부 코드 디코더로부터 출력될 때 다시 부가되는 동기 신호 및 어드레스 데이타는 추출회로(7)에 의해 분리된다. 동기 신호와 어드레스가 제거되는 데이타는 입력 단자(18)를 통하여 메모리(11)에 인가된다. 메모리(11)는 예를 들어, 3필드의 용량을 갖는다. 분리된 어드레스 데이타는 기록 필드 제어 회로(19W)와, 판독 필드 제어 회로(19R)이 인가되며, 버퍼 메모리에서 기록 필드 및 판독 필드는 제어 회로(19W 및 19R)에 의해 각각 결정된다. 표준 재생 및 고속 재생 모드중 임의한 모드를 표시하는 재생 모드 신호는 기록 및 판독 필드 제어 회로의 입력 단자에 공급된다.

내부 코드 블럭 BI에서 데이타의 에러 정정은 디코더(10)에 의해 수행되며 데이타에 관계하는 에러 데이타가 형성되어 판독/기록(R/W) 제어 회로(21)에 인가된다. 기록 클럭은 단자(21W)에 입력되고 판독 클럭은 단자(21R)에 입력되어 둘다 R/W 제어 회로(21)에 인가되는데, 상기 제어 회로는 기록 인에이블 신호등과 같은 제어 신호를 발생시켜 버퍼 메모리(11)로부터 판독하고 버퍼 메모리(11) 내부로 기록하는 동작을 제어한다. R/W 제어회로(21)는 또한 판독/기록(R/W) 스위칭 신호와 플래그 데이타를 발생시킨다. R/W 제어회로(21)는 플래그 데이타를 입력 단자(22)를 통해 버퍼 메모리(11) 내부로 기록하고, 기록 인에이블 신호와 같은 제어 신호는 또한 버퍼 메모리(11)에 인가된다. R/W 스위칭 신호는 멀티플렉서(24)에 공급되어 기록 어드레스(WA) 발생 회로(23W) 및 판독 어드레스(RA) 발생 회로(23R)의 출려을 스위칭시킨다. 멀티플렉서(MPX)에 의해 선택된 기록 어드레스 또는 판독 어드레스 버퍼 메모리(11)의 어드레스 입력이 된다. 버퍼 메모리(11)에서 판독 출력된 데이타 순서는 출력 단자(25)에 공급된다.

기록 어드레스는 입력 데이타 순서로부터 분리된 어드레스 데이타를 토대로 결정되며, 예를 들어 어드레스 데이타 또는 상기 데이타 둘다 에러 데이타일 때 이런 에러 데이타는 버퍼 메모리(11)에 기록되지 않는다. 판독 어드레스는 외부 코드 순서를 형성하며, 동시에 디셔플링는 기록 어드레스 또는 판독 어드레서의 제어하에서 실행된다.

외부 코드 순서로 변환시키는 구성 및 디셔플링하는 버퍼 메모리(11)의 어드레스 제어 구성에 대한 일부 예가 제 8 도 내지 제 10 도에 도시되어 있는데, 상기 도면은 일반적으로 제 7 도에 도시된 바와 같은 기록 어드레스 발생 회로(23W) 및 판독 어드레스 발생 회로(23R)의 다양한 실시예를 도시한 것이다.

제 8 도의 실시예에서 도시된 어드레스 발생 회로는 단지 판독 어드레스만을 제어하고, 기록 어드레스(WA) 발생 회로는 기록 어드레스 카운터(26W) 및 동작 회로(28W)로 구성된다. WA 카운터(26W)는 단지 동기 블럭에 필요한 기록 어드레스를 발생시킨다. 기록 어드레스와, 단자(29W)에서의 동기 블럭의 어드레스(이후에, 동기 어드레스라 칭함)와, 단자(30W)로부터의 필드수 및 세그먼트수는 동작 회로(28W)에 인가된다. 기록 어드레스는 출력 단자(31W)에서 동작 회로(28W)로부터 얻어진다. 버퍼 메모리(11)가 충분한 기억 용량을 갖고 있을 때, 동작 회로(28W)가 단지 출력 어드레스로서 입력 어드레스 데이타를 합성할 수 있다. 기록 어드레스는 생성된 어드레스 데이타를 토대로 버퍼 메모리(11)내로 재생 데이타를 기록하는 역할을 한다.

판독 출력측은 판독 어드레스(RA) 카운터(26R0, 판독 전용 메모리(ROM)(27R) 및 동작 회로(28R)로 구성된다. RA카운터(26R)는 필드(혹은 프레임)에서 판독 어드레스를 발생시킨다. ROM(27R)은 RA카운터(26R)의 출력 어드레스를 외부 코드 순서로 변환 및 디셔플링하는 어드레스를 변환시킨다. ROM(27R)의 출력과, 단자(30R)에 공급되는 판독 필드 수 데이타는 동작 회로(28R)이 인가된다. 동작 회로(28R)에 의해 형성된 판독 어드레스는 출력 단자(31R)에서 활용된다. 큰 용량을 지닌 판독 전용 메모리가 파선으로 둘러쌓인 ROM(27R)과 동작 회로(28R)로 구성된 장치로 대체할 수 있다는 것을 알 수 있다.

제 9 도에 도시된 어드레스 발생 회로는 기록 어드레스 만을 제어한다. 특히, WA 카운터(26W)의 출력과 단자(29W)에 공급되는 동기 어드레스는 디셔플링용 ROM(27W)에 인가된다. ROM(27W)의 출력과 단자(30W)에 공급되는 필드수 세그먼트 수는 동작 회로(28W)에 공급된다. 기록 어드레스는 동작 회로(28W)로부터 얻어지며 출력 단자(31W)에 공급된다. 또다시, 큰 메모리 용량을 지닌 판독 전용 메모리는 파선에 의해 둘러쌓이는 동작 회로(28W)와 ROM(27W)으로 구성된 장치로 대체될 수 있다.

한편, 제 8 도의 회로에서 판독 출력측은 판독 어드레스 카운터(26R) 및 동작 회로(28R)로 구성되는데, 상기 동작 회로는 단자(30R)에 공급된 필스수 데이타 및 RA카운터(26R)의 출력을 수신하여, 출력 단자(31R)에서 활용되는 판독 어드레스를 발생시킨다.

제 10 도는 기록 어드레스 및 판독 어드레스 둘다를 제어하는 어드레스 발생회로를 도시한다. 이 실시예는 제 9 도의 실시예에서 ROM(27W)이 기록측 및 ROM(27R)이 판독 출력측상에 제공되어 있기 때문에 상세히 설명하지 않았다. 따라서, 하나의 ROM에 의해 실행되는 어드레스 변환은 ROM(27W), (27R)에 의해 각각 실행된다.

버퍼 메모리(11)의 처리 속도가 데이타 속도보다 낮을 때, 메모리는 병렬로 동작되게 할 필요가 있다. 제 11 도는 병렬 동작 수행에 알맞는 버퍼 메모리(11)를 도시하는데, 병렬 동작하는 상기 메모리(11)는 N개의 병렬 채널로 분할된다. 특히, 버퍼 메모리(11)는 N개의 메모리 칩(11₁') 내지 (11_N')으로 구성된 N개의 병렬 채널로 분할되고, N개의 어드레스 발생 회로(23₁') 내지 (23_N')는 메모리 칩(11₁') 내지 (11_N')에 제공되어진다. 기록 인에이블 신호등과 같은 메모리 제어 신호는 입력 단자(32)로부터 메모리 칩(11₁') 내지 (11_N')에 공통으로 공급된다.

메모리 칩(11₁') 내지 (11_N')의 각 입력 데이타는 직렬↔병렬(SPS) 변환기(33)로부터 공급받는다. SPS변환기(33)는 제어 회로(34)에 의해 제어되어 단자(18)에 공급되는 재생된 직렬 데이타를 병렬 데이타롤 변환시키므로써 데이타 속도를 1/N로 감소시키다. 메모리 칩(11₁') 내지 (11_N')의 각 출력 데이타는 SPS변환기(33)로 다시 공급되는데, 상기 변환기에 데이타는 직렬 데이타로 다시 변환된다. 따라서, 출력 코드 순서로 변환되는 디셔플링된 출력 데이타는 출력 단자(25)에서 활용된다.

칼라 비디오 데이타를 취급하는 경우에, 제 11 도에 도시된 바와 같은 병렬 처리 회로 배열을 갖는 버퍼 메모리를 상기 데이타 속도에 따라서 사용할 필요가 있지만, 병렬 구성은 다수의 어드레스 발생 회로(23₁') 내지 (23_N')를 필요로 하여 상기 어드레스 발생 회로의 제어를 복잡하게 한다. 메모리의 병렬 동작에 대한 상기 구성이 사용될 때에 야기되는 문제점과 해결할 수 있는 방법이 이하에 설명된다.

셔플링 및 디셔플링 동작 설명을 돕기 위하여, 기록 동작 동안 셔플링 회로(4)의 버퍼 메모리에 데이타가 입력되어 그로부터 어떻게 판독 출력되는지에 관한 설명이 제 12 도를 참조로 설명된다.

한개의 회전 헤드로 기록되는4800 샘플 그룹은 입력 순서에 따라서 제 12 도에 도시된다. 제 12 도의 3차원으로 도시된 바와 같이 한개의 샘플 그룹에 있어서, 한개의 휘도 데이타 Y₁는 가장 낮은 전면 위치에 배열되고, 색차 데이타(U 및 V) 및 다른 휘도 데이타(Y₂)는 깊이 방향으로 순서적으로 배열된다. 또한, 이들 데이타는 순서 U,Y,V 및 Y₂에 따라서 배열될 수 있다.

제 12 도에 있어서, 데이타는 제 1 샘플 그룹의 최전방 위치의 좌측끝에서 샘플링 데이타와 일치하는 개시점 ST로부터 화살표 방향으로 표시되는 바와 같은 버퍼 메모리내로 순서적으로 기록된다. 특히, 최종 4800번째 샘플 그룹의 데이타가 버퍼 메모리에 최종적으로 기록될 때까지, 상기 데이타는 제 1 샘플 그룹, 제 2 샘플 그룹, 제 3 샘플 그룹으로부터 버퍼 메모리내로 순서적으로 기록된다. 버퍼 메모리내로의 기록 동작이 완료되자마자, 셔플링 동작은 외부 코드 순서 방향에 따라서 실행될 수 있다.

셔플링 회로(4)의 버퍼 메모리로부터 데이타를 판독하는 동작을 셔플링 장치가 수행되는 판독 동작이기 때문에 제 13 도를 참조하여 서술될 수 있다.

제 13 도는 입력 데이타의 기록 순서를 도시하는데, 여기에서(=1,2,…150)은 Y₁,U,V 및 Y₂와 관계없이 4개의 외부 코드 블럭마다 열의 수를 가리킨다. 각각의 샘플 그룹에 부가된 수는 샘플 그룹이 기록되는 내부코드 블럭의 수 I를 표시한다. 셔플링 처리시, 제 13 도의 매 라인을 따라 위치된 150샘플 그룹은 15개의 샘플 그룹으로 각각 구성된 10개의 내부 코드 블럭을 형성하도록 재배열된다. 샘플 규칙을 토대로 한 셔플링 처리는 각각의 행과 관계하여 수행되고, 제 1 2도에 도시된 샘플ㄹ이 데이타로부터(I=1 내지 320)의 총 320 내부 코드 블럭 BI가 제 3 도에 도시된 바와 같이 형성된다.

이러한 셔플링 처리에 있어서, 과 관계하여 개시 샘플 그룹으로서의 0번째 샘플 그룹으로부터 10개의 샘플 그룹마다 규칙적인 간격으로 배열된 총 15개의 샘플 그룹이 선택된다. 즉 0번째, (0+10)번째, (0+20)번째, (0+30)번째, …(0+130)번째 및 (0+140)번째 샘플 그룹이 선택된다. 선택된 샘플 그룹은 내부 코드 인코더(5)에 공급되어 한개의 내부 코드 블럭이 형성된다. 예를 들어, 제 1 샘플 그룹과 관계하여 번호 1과 관계하는 번호(0=1,6,2,7,3,8,4,9,5,10)의 샘플 그룹은 내부 코드 블럭의 (I=1 내지 10)의 각각의 제 1 샘플 그룹이 된다.

데이타는 순서에 따라서 내부 코드 블럭의 (I=1)로부터 (I=2),(I=3),…(I=130)까지 기록되고 인접한 매 2개의 블럭은 동기 블럭을 구성하며 (4×15×2=120샘플)의 데이타는 동기 블럭에 포함한다. 제 13 도에서, 한개의 외부 코드 블럭 Bo이 분리되는 일예가 도시된다. 이러한 일예에서 도시된 바와 같이, 외부 코드 블럭 Bo은 수직 방향으로 배열된 매 32 샘플마다 형성된다.

제 14 도는 회전 헤드 A에 관계하는 제 13 도의 데이타 배열을 도시하고 다른 3개의 회전 헤드 B,C 및 D의 데이타 배열은 제 13 도의 배열과 유사하므로 여기에는 도시되지 않는다. 제 14 도에서, 내보 코드 블럭으로서 판독 순서를 표시하는 제 1 샘플 그룹의 번호 0는 측방향으로 도시된다. 특히, 제 14 도는 내부 코드 블럽 번호의 순서, 즉 셔플링 처리의 완료후에 나타나는 순서에 따라서 배열된 데이타 구성을 도시한다. 데이타 배열에 포함된 4800샘플 그룹의 데이타는 [(I=2)의 15개 샘플 그룹 각각(I=1)→의 (Y₁→U→V→Y₂)의 15개 샘플 그룹 각각의 (Y₁→U→V→Y₂)]의 순서에 따라서 기록된다. 한쌍의 회전 헤드(A 및 B)와 한쌍의 회전 헤드(C 및 D)는 각각 병렬 데이타를 기록한다.

제 15 도는 (I=1,11,21,…,311)의 총 32개이 내부 코드 블럭이 파일되어 있는 부분을 도시하는 제 14 도의 최좌측상의 실선에 의해 둘러싸여 있는 부분의 확대도이다. 제 15 도에서, (I=1)의 내부 코드 블럭의 샘플링 데이타가 화살표로 표시된 순서에 따라서 기록된다.

재생 회로의 버퍼 메모리(11)에서, 셔플링링 처리와 반대인 디셔플링 처리는 재생된 데이타가 각각이 회전 헤드로부터 출력될 때마다 실행된다. 버퍼 메모리(11)가 제 11 도에 도시된 바와 같이 SPS변환기(33)를 사용하여 병렬 처리 실시예를 가질 때, 데이타는 동일 메모리 칩으로부터 병렬로 동시에 판독 출력될 수 없다. 그러므로, 만일 데이타가 기록시에 각각 메모리 칩내로 분배되지 않는다면, 내부 코드 순서는 외부 코드 순서내로 변화될 수 없는 불편한 점이 야기된다. 버퍼 메모리(11)의 병렬수 N가 6인 실시예에서의 기록처리가 이하에 기술될 것이다.

6개의 메모리 칩내로의 기록 동작은 원리적으로 내부 코드 블럭 번호 I, 즉 제 16 도의 번호 r에 근거한 데이타 재생 순서에 의하여 실행되지만, 메모리 칩수의 정수배와 동일한 샘플링 데이타가 내부 코드 블럭내에 포함되기 때문에, 만일 재생된 데이타가 단순히 6개의 샘플 단위를 토대로 병렬 데이타로 변환되어 6개의 메모리 칩내로 기록되는 경우 각각의 내부 코드 블럭의 헤드 샘플링 데이타가 기록되는 칩 번호는 항상 1이 된다. 게다가, 동일 칩수의 데이타는 또한 수직 방향에 포함되는데, 그에 따라서 디셔플링 처리는 수행되지 않는다.

이것을 방지하기 위하여, 제 16 도에 도시된 바와 같이, 블럭번호(I=1)의 샘플링 데이타는 순서적으로 6개의 메모리 칩에 분배되며 다음의 내부 코드 블럭의 데이타가 기록되는 경우에, 2개의 칩 번호는 스킵되며 내부 코드 블럭(I=2)의 헤드 휘도 데이타 Y₁의 샘플링 데이타의 칩 번호는 3을 셋트된다. 상술한 바와 유사한 방법으로, 상기의 제어 절차는 제 1 행의 (I=1 내지 10)의 내부 코드 블럭에 대하여 수행한다. 제 2 행의 (I=11 내지 20)이 내부 코드 블럭과 관계하여, 상기와 유사한 내부의 헤드 휘도 데이타 Y₁의 샘플링 데이타의 칩 번호수(I=12 및 그 다음 번호들)의 내부 코드 블럭과 관계하여 수행된다.

3번째, 4번째, …32번째 행의 가장 좌측 위치에 배열되는 내부 코드 블럭의 Y₁헤드 샘플 데이타의 칩 번호는 (1,2,3,…,6) 순서의 주기 번호를 갖기 위하여 세트된다. 다시 말하면, 데이타가 버퍼 메모리(11)의 각 메모리 칩에 기록될 때, 한 칩 번호는 다음 행의 변화에 응답하여 스킵된다.

제 17 도는 제 16 도에서 가장 좌측에 있는 32개의 내부 코드 블럭의한 셋트를 그룹의 한 유니트로서 도시한다. 제 16 도 및 제 17 도에서 알 수 있는 바와 같이, 수직 방향의 각 열이 (1,2,3,…,6)의 칩 번호의 한 세트에 이해 구성되기 때문에, 데이타가 수직 방향으로 판독 출력될 때, 즉, 외부 코드 순서에 의하여 판독출력될 때, 동일한 메모리 칩으로부터 동시에 데이타를 기록 입력하여 판독 출력하도록 동작할 수 있다.

데이타는 외부 코드 순서에 따라서 6개의 메모리 칩으로부터 판독 출력되며, 특히, 제16 도 및 제 17 도를 참조하여 수직 방향에서 판독 출력된다. 제 16 도에서, r은 내부 코드 블럭 유니트의 기록 순서를 표시하고 0은 내부 코드 블럭 유니트의 판독 순서를 표시한다.

칩 번호에 관한 판독 순서는 제 18 도,제 19 도를 참조하여 좀더 상세히 설명되는데, 제 18 도는 제 16 도,제 17 도의 데이타 배열의 제 1 행에 포함되어 우선적으로 판독되는 샘플이 데이타 부분을 도시한다.

제 18 도에서 (r=1, o=1, ℓ=1)의 데이타 세트는 제 17 도에서 데이타 세트의 가장 좌측 위치에서 1열(I=1)의 데이타 블럭을 도시하는 2차원 다이어그램에 대응한다. (r=3, o=3, ℓ=2)의 데이타의 다음 세트를 제 16 도에서 관련 데이타 블럭의 가장 좌측 위치에서 1열(I=2)의 데이타 블럭을 도시하는 2차원 다이어그램에 대응한다. 마찬가지로, (r=5, o=3, ℓ=3)의 데이타의 세트 및 (r=7, o=4, ℓ=4)의 데이타의 세트가 제 18 도에 도시된다.

판독 동작에서, 수직 방향의 칩 번호(1 내지 6)의 매 6개의 샘플은 6개의 메모리 칩으로부터 병렬로 판독출력된다. 이 경우에, 제 16 도,제 17 및 제 18 도에 각각 도시된 바와 같이, 32개의 샘플링 데이타가 수직 방향으로 판독 출력된 후에, 32번재 메모리 칩의 샘플링 데이타의 칩수와 3개의 연속적인 더미(dummy) 샘플링 데이타가 가산된다. 그러므로, 판독 동작이 디셔플링하기 위한 어드레스 제어에 기인하여 (r=1, o=1, ℓ=1)의 데이타 셋트에서 (r=3, o=2, ℓ=2)의 데이타의 세트로 이동할 때, 제 19 도에 화살표로 도시된 바와 같이 색차 데이타 U는 메모리 칩 번호(6)에서 판독 출력되는데, 그 이유는 칩 번호(3,4,5)의 더미 샘플링 데이타가 존재하기 때문이다.

다음, 색차 데이타 U 및 더미 샘플링 데이타는 수직 방향으로 판독 출력될 때, 동일 데이타 세트내의 메모리 칩 번호(5)의 휘도 데이타 Y₁는 메모리 칩 번호 (2,3,4)의 더미 샘플링 데이타가 존재하기 때문에 수직 방향에서 판독 출력된다. 휘도 데이타 Y₁및 더미 심플링 데이타가 수직 방향에서 판독 출력될 때, (r=1, o=1, ℓ=1)의 데이타 세트의 칩 번호(4)의 휘도 데이타 Y₂가 판독 출력된다. 다음에, 제 19 도에 화살표로 표시된 순서에 따라서 데이타는 판독 출력된다. (r=3, o=2, ℓ=2)의 데이타의 세트의 휘도 데이타 Y₂및 칩 번호(4,5,6)의 더미 샘플링 데이타가 수직 방향에서 판독 출력될 때, (r=1, o=1, ℓ=1), (r=3, o=2, ℓ=2) 및 (r=5, o=3, ℓ=3)의 모두 3개의 데이타 세트는 완전히 판독 출력한다. 한개의 수평 간격 1H의 데이타는 제 19 도에 도시된 순서에 따라서 판독 출력되어 가능한한 정확하게 1H 내에서 디지탈 칼라 비디오 신호의 고유한 신호에 일치시키지만 세개의 데이타 세트의 순서에 따라서, 제 19 도에 도시된 변형과 다른 변형이 가능하다.

3개의 데이타 세트의 합은 하나의 회전 헤드에 의해 기록되고 재생되는 1H의 데이타(30×4×3=360 샘플)이다. 1H의 유니트의 경우에, 판독 데이타는 전술한 판독 동작에 기인하여 디지탈 칼라 비디오 신호의 순서와 일치하는 순서로 토대로 얻어진다. 1H 내에서 디지탈 칼라 비디오 신호의 고유 순서는 데이타 세트 마다 (Y1₁→U→V→ Y₂)가 된다. 그러므로, 각 메모리 칩으로부터 병렬로 판독 출력되는 6개의 샘플 데이타는 직렬→병렬 변환기에 의해 직렬 데이타로 변환된 후에 상당히 작은 용량을 갖는 메모리에 의해 1H내에서 데이타의 고유 순서를 갖는 데이타로 변환된다. 더미 샘플링 데이타가 필요하지 않으므로, 이것은 작은 용량의 메모리의 출력에 사용되지 않는다.

제 18 도, 제 19 도의 순서를 토대로 한 판독 동작이 1H의 3개의 데이타 세트마다 실행되기 때문에, (r=10, o=10, ℓ=10)의 데이타 세트의 경우에, 하나의 세트가 이 세트 및 (r=1, o=1, ℓ=1) 및 (r=3, o=2, ℓ=12)의 2개의 데이타 세트로 구성된다. 이와 같은 경우에, 상기한 바와 유사한 공정이 응용된다.

전술한 디셔플링 공정에 3개의 더미 샘플링 데이타를 가산하므로써, 디지탈 칼라 비디오 신호의 고유 순서와 극히 유사한 순서에 따라 디셔플링되는 데이타가 얻어진다.

버퍼 메모리(11)의 좀더 상세한 실시예 제 20a 도 및 제 20b 도를 참조하여 서술되는데, 상기 도면은 다이나믹 RAM이 버퍼 메모리(11)로서 사용된 회로를 도시한다.

먼저, 제 20a 도를 참조하면, 입력 데이타는 8개의 직렬-병렬(S/P) 변환기(33_A', 33_B', …33_H')를 통하여 버퍼 메모리(11a)에 인가되어 디지탈 비디오 신호를 저장한다, 버퍼 메모리(11a)의 출력 데이타는 8개의 병렬-직렬(P/S) 변환기(32_A", 33_B",…, 33_H")를 통하여 추출된다.

입력 데이타는 하나의 샘플링 데이타의 8개의 병렬 비트로 이루어지며 입력 단자(18)를 통하여 S/P 변환기(33_A') 내지 (33_H')에 최상위비트에서 시작하여 한 비트씩 순서적으로 인가된다. 15개의 병렬 비트인 데이타는 동일한 순서의 대응 비트수 마다 형성되며, 버퍼 메모리(11a)의 15개의 병렬 비트인 출력 데이타는 P/S 변환기(33_A" 내지 33_H") 각각에 의해 직렬 데이타로 다시 변환된다. 따라서, 8개의 병렬 비트인 출력 데이타는 메모리(11a)의 출력 단자(25)로부터 얻어진다.

내부 코드 디코더(10)로부터 나온 한 비트의 에러 플래그는 입력 단자(22)에서 래치 회로(35)를 통하여 플래그 메모리(11b)에 공급되어 에러 데이타를 기억한다. 플래그 메모리(11b)에서 판독 출력된 에러 플래그는 래치 회로(36)를 통하여 출력 단자(33)에서 추출되고 단자(25)로부터 나와 버퍼 메모리(11a)에서 판독 출력된 데이타와 함께 외부 코드 디코더(12)로부터 공급된다.

단자(38W)에 공급되는 기록 클럭 및 단자(38R)에 공급되는 판독 클럭은 메모리 제어 회로(38)에 공급된다. 또한, 단자(10)에서 공급되는 재생 모드 신호는 메모리 제어 회로(38)에 공급된다. 재생 모드 신호는 예를 들어 기록시 테이프 속도가 재생시의 테이프 속도와 동일한 통상적인 재생 모드 및 재생시의 테이프 속도가 기록시의 테이프 속도 보다 느린 저속 재생 모드시에는 고 레벨이 된다. 반대로, 재생 모드 신호는 예를 들어 재생시의 테이프 속도가 기록시의 테이프 속도보다 빠른 경우에 저 레벨이 된다.

메모리 제어 회로(38)는 어드레스 데이타(ADD), 행 어드레스 스트로브 신호(RAS), 열 어드레스 스트로브 회로(CAS)를 발생하며, 이들 신호는 버퍼 메모리(11a)및 플래그 메모리(11b)에 공통된다, 메모리 제어 회로(38)는 또한 버퍼 메모리(11a)용 기록 인에이블 신호 WE, 플래그 메모리(11b)용 기록 인에이블 신호 AWE 및 래치 펄스를 발생시킨다. 기록 클럭은 입력 데이타와 동기되어 기준 클럭으로부터 형성된다. 그러므로, 시간축 변화 성분은 버퍼 메모리(11a)에 의해 제거된다.

비록 제 20a 도에서 상세히 도시되지는 않았지만, 매 동기 블럭 BS마다의 재생 어드레스는 메모리 제어회로(38)에 공급되고 기록 어드레스는 이러한 재생 어드레스를 토대로 결정된다. 메모리 제어 회로(38)는 기록 어드레스 및 판독 어드레스 둘다 또는 하나만을 제어함으로써, 내부 코드 순서에서 외부 코드 순서로 변환 및 디셔플링을 실행하며, 이러한 어드레스 제어는 통상 버퍼 메모리(11a) 및 플래그 메모리(11b)에서 수행된다. 따라서, 출력 데이타의 각 샘플링 및 에러 플래그는 서로 동기된다.

제 20b도는 버퍼 메모리(11)의 또다른 실시예를 나타내는 버퍼 메모리 시스템을 도시하는데, 제 20a 도의 버퍼 메모리(11)에서 도시된 것과 동일한 부품 및 성분은 동일한 참조 번호로 표시되어 있으며, 이들에 대한 설명은 생략되어 있다, 제 20b 도를 참조하면, 제 1 플래그 메모리(11b) 및 제 2 플래그 메모리(11c)는 플래그 메모리로서 에러 데이타를 기억하도록 제공된다. 래치 회로(35)로부터 나온 1비트 에러 플래그는 제 1 플래그 메모리(11b)에 공급되고, 플래그 메로리(11b)에서 판독 출력된 에러 플래그는 선택기(36a)를 통하여 래치 회로(36b)에 공급된다, N/O 플래그는 메모리 제어 회로(38)로부터 래치 회로(35)로 공급된다. 래치 회로(36b)로부터 나와 출력 단자(37)에서 공급되는 에러 플래그는 버퍼 메모리(11a)에서 판독 출력된 데이타와 함께 외부 코드 디코더(12)에 공급된다. 제 2 플래그 메모리(11c)에서 판독 출력된 에러 플래그는 선택기(36a)의 다른 입력으로서 공급된다. 이 실시예에 있어서, 단자(10)에서 공급되는 필드 식별 신호는 메모리 제어 회로(38)에 공급되고, 이 필드 식별 신호는 버퍼 메모리(11a)의 판독 출력측의 기준 필드 식별 신호 및 재생된 데이타와 분리된 필드 어드레스를 토대로 한 재생 필드 식별 신호로 구성된다. 상기와 같은 동작이 기준 필드 식별 신호에 의해 다음 필드로 이동될 때, 선택기(36a)는 제 1 플래그 메모리(11b)에서 판독 출력된 에러 플래그 대신에 제 2 플래그 메모리(11c)에서 판독 출력된 에러 플래그를 선택된다.

재생된 필드 식별 신호가 회전 헤드(7)의 1회 주사동안 서로 다른 필드로 이동할 것을 명령하면, 선택기(36a)는 제 2 플래그 메모리(11c)에서 판독 출력된 에러 플래그 대신에 제 2 플래그 메모리(11b)에서 판독 출력된 에러 플래그를 선택한다. 그러므로, 저속 재생 모드시에, 제 1 필드에서 플래그 메모리(11b)에서 판독 출력된 에러 플래그가 선택기(36a)에 의해 선택된다. 다음에, 플래그 메모리(11c)에서 판독 출력된 에러 플래르는 동일한 필드의 데이타가 재생될 때의 주기동안 선택기(36a)에 의해 선택된다.

한편, 표준 재생 모드에서, 1필드 주기의 종료후에, 다음 서로 다른 필드에서 재생된 데이타가 발생되어 제 1 플래그 메모리(11b)에서 판독 출력된 에러 플래그가 항상 선택된다. 또한, 고속 재생 모드에서 서로 다른 필드에서 데이타는 1회 주사로 재생되어, 제 1 플래그 메모리(11b)에서 판독 출력된 에러 플래그가 항상 선택되도록 한다. 선택기(36a)에 의해 선택된 에러 플래그는 래치 회로(36b) 및 제 2 플래그 메모리(11c)에 공급된다.

메모리 제어 회로(38)는 어드레스 데이타(ADD0, 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호(CAS)를 발생시는데, 이들 신호는 버퍼 메모리(11a) 및 플래그 메모리(11b 및 11c)에 공통된다. 메모리 제어 회로(38)는 또한 버퍼 메모리(11a)의 기록 인에이블 신호 WE, 플래그 메모리(11b 및 11c)의 기록 인에이블 신호 AWE 및 래치 펄스를 발생시킨다.

제 20a 및 제 20b 도의 버퍼 메모리의 동작은 제 21 도를 참조하여 서술되는데, 제 21a 도에서 판독 사이클(R) 및 기록 사이클(W)을 지정하는데 사용되는 타이밍 신호를 표시한다. 파형 B는 버퍼 메모리(11a) 및 플래그 메모리(11b 및 11c)에 공급된 어드레스 ADD의 타이밍을 도시한다. 이점에 관해서, 제일 먼저 열 어드레스가 세트되고, 다음에 행 어드레스가 세트 되고, 다음에 행 어드레스가 세트된다. 파형 C는 행 어드레스 스트로브 신호 RAS를 도시하고 파형 D는 열 어드레스 스트로브 신호 CAS를 도시한다.

버퍼 메모리(11a)는 어드레스 ADD가 지정되고, 어드레스 스트로브 신호 RAS 및 CAS가 순서저그로 판독되고 기록 인에이블 신호 WE가 고 레벨로 될 때의 판독 동작을 수행한다. 버퍼 메모리(11a)는 어드레스 스트로브 신호 RAS 및 CAS가 저 레벨로 순서적으로 세트되고, 어드레스가 판독되고, 기록 인에이블 신호 WE가 저 레벨로 될 때 기록 동작을 수행한다. 플래그 메로리(11b)와 (11c)의 기록과 판독 동작이, 상기와 유사한 방법으로 또한 실행지만, 그들은 버퍼 메모리(11a)의 기록 인에이블 신호와 다른 하나의 기록 인에이블 신호 AWE에 의해 제어된다.

제 21 도의 파형 E 및 F는 제 20a 도의 실시예에 제공된 통상적인 재생 모드에서 기록 인에이블 신호 WE와 AWE 각각의 예를 도시한다. 파형 E에 도시된 기록 인에이블 신호 WE는 기록 사이클에서 항상 저 레벨이 된다. 그러므로, 재생된 입력 데이타는 순서적으로 버퍼 메모리(11a)에 기록된다.

참조번호(30a)와 (40a)로 도시된 바와 같은 파형에서, 지정된 어드레스의 에러 플래그가 판독 출력된 직후에 플래그 메모리(11a)의 기록 인에이블 신호 AWE는 저 레벨로 된다. 그리고나서, 에러가 이 지정된 어드레스에 존재한다는 것을 표시하는 에러 플래그가 기록된다. 만약 기록 인에이블 신호 WE가 저 레벨에 있을 때 간격(39b) 동안 버퍼 메모링에 기록되는 데이타가 에러를 갖고 있지 않으면, 에러 없을 표시하는 에어 프래그는 기록 인에이블 신호 AWE가 저 레벨에 있을 때 간격(39c) 동안 플래그 메모리(11a)에 기록되고 나서 에러 플래그는 다시 기록된다.

한편, 구간(40b) 동안 버퍼 메모리(11a)에 기록되는 데이타가 에러를 갖고 있지 않다면, 기록 인에이블 신호 AWE는 간격(40c) 동안 고 레벨을 유지하며 에러 플래그는 기록되지 않는다. 이러한 방법으로, 통상적인 재생 모드뿐만 아니라 외부 코드 블럭 Bo의 데이타가 수 필드동안 재생되는 저속 재생 모드에서, 내부 코드 디코더(10)로부터 나오는 데이타와 에러 플래그는 버퍼 메모리(11a) 및 플래그 메모리(b)에 기록된다.

제 21 도에서, 파형 G와 H는 고속 재생 모드에서 기록 인에이블 신호 WE와 AWE의 예를 각각 도시한다. 통상적인 재생 모드 및 저속 재생 모드와 유사한 방법으로 고속재생모드에서 에러 플래그는 데이타가 버퍼 메모리(11a)에서 판독 출력된 후에 플래그 메모리(11b)로 기록되어 상기 어드레스의 데이타가 사전에 재생되었다는 것을 표시한다. 게다가, 에러 데이타가 버퍼 메모리(11a)에 기록되는 것이 아니라 에러가 없는 데이타가 버퍼 메모리(11a)에 기록된다. 에러가 없음을 표시하는 에러 플래그는 플래그 메모리(11b)에 기록되고 에러 플래그는 재기록되어진다. 버퍼 메모리(11a)와 플래그 메모리(11b)는 각각 판독 출력되는 데이타 및 에러 플래그는 외부 코드 디코더(12)에 의해 에러 정정 처리를 받는 것이 아니라, 에러 은폐를 실행하는 에러 은폐 회로(13)에 직접 공급된다.

제 20b 도의 실시예에서, 제 21 도의 파형 E에 도시된 기록 인에이블 신호 WE는 에러가 없는 데이타의 경우에 기록 사이클에서 저 레벨로 된다. 그러므로, 에러가 없는 재생된 입력 데이타는 버퍼 메모리(11a)에 기록된다. 파형에서 F에서 도시되는 바와 같이, 플래그 메모리(11b) 및 (11c)의 기록 인에이블 신호 AWE는 지정된 어드레스의 에러 플래그가 판독 출력된 즉시 저 레벨로 세트된다. 에러의 존재를 나타내는 에러 플래그는 래치 회로(35)를 통하여 플래그 메모리(11b)의 지정된 어드레스에 기록된 선택기(36a)를 통해 플래그 메모리(11b)에서 판독 출력된 에러 플래그는 다른 플래그 메모리(11c)에 기록된다. 그러므로, 플래그 메모리(11b)의 에러 플래그는 플래그 메모리(11c)에서 카피된다. 저 레벨 간격동안 버퍼 메모리(11a)에 기록되는 데이타 에러가 없는 경우에, 에러가 부재를 표시하는 에러 플래그는 기록 사이클에서 기록 인에이블 신호 AWE가 저 레벨에 있을 때의 간격동안 플래그 메모리(11b)에 기록되어지고 에러 플래그는 재기록되어진다.

저속 재생 모드에서, 선택기(36A)는 제 2 시간 및 그 다음 후속 시간에서 동일한 필드를 판독할 때 플래그 메모리(11c)의 출력을 선택한다. 따라서, 플래그 메모리(11c)에서 카피된 에러 플래그는 매 필드마다 반복적으로 출력된다.

버퍼 메모리(11a)에 제공되는 필드 메모리는 FM₁, FM₂그리고 FM₃로서 각각 표시한다고 가정하면, 제 5 도에서 트랙 T₁및 T₂가 주사될 때 주사의 전반부에 의해 재생되는 선행 필드 Fo이 재생 데이타는 필드 메모리 FM₃에 기록되고 주사의 후반부에 의해 재생되는 다음 필드 F₁의 재생 데이타는 필드 메모리 F₁에 기록된다. 트랙 T₁및 T₂의 최종 절반부로부터 트랙 T₁₁과 T₁₂의 최초 절반부 간격동안 필드 FM₁의 재생 데이타는 필드 메모리 FM₁에 기록되어지며 동시에, 필드 F₀의 데이타는 필드 메모리 FM₃로부터 판독출력된다. 트랙 T₁₂과 T₁₂의 최종 절반부 이후의 간격동안, 필드 F₂의 재생 데이타는 필드 메모리 FM₂에 기록되고 동시에 필드 F₁데이타는 필드 메모리 FM₁으로부터 판독 출력된다. 상기와 유사한 방법으로, 상기 동작을 반복된다.

자기 테이프의 속도가 예를 들어 기록 속도의 1/2인 저속 재생 모드에서, 필드 F₁의 데이타를 재생하는데 표준 재생 모드 시간의 2배 시간이 걸린다. 그러므로 이들 두 필드의 간격동안 필드 메모리 FM₃에 기억된 선행 필드의 F₀의 데이타는 반복적으로 판독 출력된다. 선택기(36a)는 필드 F₀데이타를 최초로 판독하는 동작에 필드 메모리 FM₃로부터 플래그 메모리(11b)로부터 판독 출력된 에러 플래그를 선택한다. 다음 두번째 판독 동작에서, 선택기(36a)는 플래그 메모리(11c)로부터 판독 출력된 에러 플래그를 선택하고 재생된 데이타의 필드가 트랙 T₁₁와 T₁₂의 주사에 따라서 변화하기 때문에 선택기(36a)는 플래그 메모리(11b)로부터 에러 플래그를 선택한다.

본 발명은 개별 소자 시스템으로 이루어진 디지탈 VTR에 제한되는 것이 아니라, 합성 시스템으로 이루어진 디지탈 VTR뿐 아니라, 다른 유사한 에러 정정 코드 기술을 사용한 다른 장치에도 적용될 수 있다.

본 발명의 에러 정정 코드 디코딩 장치에 적용될 수 있는데, 상기 에러 정정 코드는 데이타의 이차원 배열의 경사진 방향에서 코드 순서로 구성된다. 에러 정정 코드는 리드-솔로몬 코드에만 제한되는 것이 아니라 공지의 인접 코드 BCH코드와 같은 여러 다른 정정 코드가 사용될 수 있다.

본 발명에 따르면, 내부 코드의 디코더 및 외부 디코더 사이에서 내부 코드 순서를 외부 코드 순서로 재배열 하는 메모리를 제공함으로써 가변속 재생 모드에서 비디오 데이타를 복원하기 위해 필요한 만큼 큰 메모리 용량을 사용하여 재배열 공정을 실행하는 것이 가능하다. 그러므로, 메모리 스케일이 감소되고 메모리의 주변 회로수가 감소됨에 따라서, 데이타 재배열만큼 이용하는 메모리를 제공할 필요가 없다.

또한, 본 발명에 따르면, 가변속 재생 모드에서 비디오 데이타를 복원하는데 필요한 대용량을 갖는 메모리를 사용함으로써 디셔플링 처리만을 사용하는 메모리를 제공할 필요가 없다. 따라서, 메모리의 필요 용량 및 메모리의 주변 회로의 수가 또한 감소될 수 있다.

또한, 본 발명에 따르면, 저속 재생 모드시에서와 같이, 회전 헤드에 의한 많은 시간의 주사 동작으로 인하여 1필드의 데이타가 얻어지는 경우에, 에러 정정이 외부 코드를 사용하여 실행되어 양호한 재생 화질을 얻을 수 있게 된다.

메모리의 처리 속도가 느린 결점을 해결하기 위해서 메모리와 병렬로 다수의 메모리 칩을 제공하는 경우에, 기록 및 판독 동작 둘다 또는 한 동작에 의해서 소정수의 더미 데이타를 제공함으로써, 동일한 메모리 칩에 대한 동시 억세스를 방지할 수 있다.

또한, 본 발명에 따르면, 통상의 재생 모드 및 저속 재생 모드시에 에러 데이타를 버퍼 메모리내에 기록함으로써, 에러 데이타는 다음 스테이지에서 외부 코드 디코더에 의해 정정될 수 있다. 이러한 방식으로 에러 정정 역량이 향상될 수 있다.

본 발명에 따르면, 재생된 데이타가 버퍼 메모리에서 판독 출력되면, 플래그는 데이타와 함께 판독 출력되고 다음 플래그는 판독 출력되어 재생된 데이타사 선행 재생된 데이타인 것을 표시하는 플래그로 변환된 직후에 판독 출력된다. 그러므로 재생된 선행 데이타의 혼합으로 인한 재생된 혼합으로 인한 재생된 영상의 화질 저하를 방지할 수 있다. 한편, 본 발명에 따르면, 판독 출력 플래그는 제 2 플래그 메모리내에 기록되며 제 2 플래그 메모리로부터 나온 보조 플래그는 동일한 필드의 데이타가 두번 이상 판독 출력될 때의 플래그로서 사용된다. 따라서, 제 2 다음 횟수에서 판독 출력된 데이타의 모든 플래그가 선행 재생된 데이타를 나타내는 것과 같은 문제점을 방지할 수 있다.

지금까지는 본 발명의 바람직한 실시예에 대해서만 설명 및 도시하였지만, 첨부된 청구범위에서 한정된 본 발명의 새로운 개념에 대한 사상 및 범주를 벗어나지 않는 한은 당업자는 각종 변형 및 수정이 가능하다는 것을 알 수 있다.

Claims (10)

1. 정상 속도 모드 및 가변속 모드에서 선택적으로 동작할 수 있는 재생 장치에 의해 기록매체로부터 재생되고 내부 코드 및 외부 코드로 형성된 콥코드에 의해 파생되는 에러 검출/정정 인코드된 디지탈 정보 데이타를 디코드하는 장치에 있어서, 상기 재생된 신호를 수신하여 디코드된 디지탈 정보 및 데이타 및 에러 플래그 데이타를 발생시키는 내부 코드 디코더 수단(10)과, 상기 디지탈 정보 데이타를 기억하는 버퍼 메모리 및 상기 에러 플래그 데이타를 기억하는 플래그 메모리를 포함하는 메모리 수단(11)과, 상기 메모리 수단으로부터 상기 디지탈 정보 데이타 및 상기 에러 플래그 데이타를 수신하여 상기 외부 코드를 디코드하는 외부 코드 디코더 수단(12) 및 상기 외부 디코드된 데이타를 수신하여 보간에 의해 나머지 비정정된 에러를 은폐하는 에러 은폐 회로(13)을 구비하여, 에러 정정되어 재생된 디지탈 정보 데이타를 발생시키는 것을 특징으로 하는 에러 검출/정정 인코드된 디지탈 정보 데이타 디코딩 장치.
2. 제 1 항에 있어서, 상기 버퍼 메모리는 각가 어드레스 발생 회로 및 상기 디지탈 정보 데이타를 직렬형태로 수신하여 병렬 형태로 변환시커 다수의 메모리 장치에 공급하는 직렬-병렬-직렬 변환기를 각각 구비하는 상기 다수의 개개 메모리 장치와, 상기 직렬-병렬-직렬 변환기에 접속되어 상기 다수의 메모리에 기록하고 그로부터 판독 출력을 것을 제어하는 제어기를 구비하여, 상기 디지탈 정보 데이타를 순서적으로 재배열하는 것을 특징으로 하는 에러 검출/정정 인코드된 디지탈 정보 데이타 디코딩 장치.
3. 정보 데이타를 검출/정정하는데 사용되고 선택가능한 정상 속도 및 가변속 재생 장치에 의해 기록매체로부터 재생되는 디지탈 정보 데이타 및 용장 데이타로부터 파생되는 에러 검출/정정 코드를 디코드하는 장치에 있어서, 상기 에러 검출/정정 코드를 디코드하여 에러가 없는 상기 디지탈 정보 데이타에 관련하여 상기 디지탈 정보 데이타의 에러를 표시하는 플래그 데이타를 발생하는 제 1 디코딩 수단과, 상기제 1 디코딩 수단으로부터 파생된 상기 디지탈 정보 데이타를 기억하도록 접속된 제 1 메모리 수단(11b)과, 상기 플래그 데이타를 기억하도록 접속된 제 2 메모리 수단(11c)과, 상기 재생 장치에서 선택된 속도를 표시하는 모드 신호를 수신하도록 접속되어 상기 제 1 및 제 2 메모리 수단에 공급되는 제어 신호를 발생하는 제어 수단(38)으로서, 상기 제어 신호는 상기 모드 신호가 정장 재생 속도를 표시하여 상기 디지탈 정보 데이타 및 상기 플래그 데이타 각각을 상기 제1 및 제 2메모리 수단내에 기록하도록 상기 제1 및 제2 메모리 수단을 제어할떄 동작되며, 상기 제어 신호는 상기 모드 신호가 가변 재생 속도를 표시하여 에러가 없는 상기 디지탈 정보 데이타 및 상기 플레그 데이타 각각을 상기 제 1 및 제 2 메모리 수단내에 기록하도록 상기 제 1 및 제 2 메모리를 제어할 때 동작되는 상기 제어 수단(38)을 구비하는 것을 특징으로 하는 에러 검출/정정 인코드된 디지탈 정보 데이타 디코딩 장치.
4. 제 3 항에 있어서, 상기 제 1 메모리 수단으로부터 상기 디지탈 정보 데이타 및 제 1 용장 데이타를 제공받아 상기 제 1 에러 검출 또는 정정 코드를 디코딩하는 제 2 디코딩 수단을 더 구비하며, 상기 디지탈 정보 데이타로부터 구성되는 상기 에러 검출/정정 코드는 제 1 에러 검출/정정 코드를 형성하여 행렬의 제 1 방향에서 제 1 일련의 상기 디지탈 정보 데이타의 에러를 검출 또는 정정하는 제 1 용장 데이타 및 제 2 에러 검출/정정 코드를 형성하여 상기 행렬의 제 2 방향에서 제 2 일련의 상기 디지탈 정보 데이타의 에러를 검출 또는 정정하는 제 2 용장 데이타와 더불어 상기 행렬로 배열되는데, 상기 디지탈 정보 데이타, 제 1 용장 데이타 및 제 2 용장 데이타는 상기 재생 장치에 의해 상기 기록 매체로부터 재생되며, 상기 제 1 디코딩 수단은 상기 제 2 에러 검출 또는 정정 코드를 디코드하며, 상기 제 1 메모리 수단은 상기 제 1 디코딩 수단내에서 디코딩되는 상기 디지탈 정보 데이타 및 제 1 용장 데이타를 기억하여 상기 제 1 일련의 상기 제 1 에러 검출 또는 정정 코드내에 배열된 상기 디지탈 정보 데이타 및 제 1 용장 데이타를 추력하는 것을 특징으로 하는 에러 검출/정정 코드 디코딩 장치.
5. 정상 및 가변속 재생 속도 모드에서 선택적으로 동작할 수 있는 재생 장치에 의해 기록매체로부터 재생된 디지탈 정보 데이타로부터 발생되고, 내부 코드 및 외부 코드로 형성된 곱 코드인 에러 검출 및 정정 코드를 디코딩하는 장치에 있어서, 상기 에러 검출 및 정정 코드를 디코딩하고 상기 디지탈 정보 데이타의 에러 상태를 표시하는 에러 플래그 데이타 및 디코드된 디지탈 정보 데이타를 발생하는 내부 디코더(10)와 상기 디코드된 디지탈 정보 데이타 및 상기 에러 플래그 데이타를 기록하도록 접속된 메모리 수단(11b)과, 상기 메모리 수단에 동작가능하게 접속되어 선택된 재생 속도 모드에 응답하여 상기 메모리 수단에 디코드된 디지탈 정보 데이타 및 상기 에러 플래그 데이타를 기록하고 상기 메모리 수단으로부터 판독 출력하는 것을 제외하는 메모리 제어 수단(38)과, 상기 메모리 수단으로부터 나오는 디지탈 정보 데이타 및 에러 플래그 데이타를 디코딩하기 위하여 상기 메모리 수단에 접속되어 에러 정정된 디지탈 정보 신호를 발생시키는 외부 디코더(12)를 구비하여, 상기 내부 및 외부 코드에 의해 결정된 모든 에러의 크기가 정정하는 것을 특징으로 하는 에러 검출/정정 코드 디코딩 장치.
6. 제 5 항에 있어서, 상기 외부 디코더에 접속되어 상기 내부 및 외부 코드에 의해 결정된 상기 크기보다 더 큰 상기 에러 정정된 디지틀 정보 신호의 에러를 은폐시키는 에러 은폐 수단(13)을 더 구비하는 것을 특징으로 하는 에러 검출/정정 크드 디코딩 장치.
7. 제 6 항에 있어서, 상기 에러 은폐 회로(13)은 보간 수단을 구비하여 인접한 정정데이타를 토대로 데이타의 정정값을 보간하므로써 에러를 은폐하는 것을 특징으로 하는 에러 검출/정정 코드 디코딩 장치.
8. 제 5 항에 있어서, 상기 메모리 수단은 버퍼 메모리와 에러 플래그 메모리를 구비하며, 상기 메모리 제어 수단은 정상 재생 속도의 표시에 따라서 동작하여 정정 디코드된 디지탈 정보 데이타만을 메모리 수단에 기록하도록 상기 버퍼 메모리를 제어하고, 상기 에러 플래그 데이타를 에러 플래그 데이타를 에러 플래그 메모리 수단에 기록하도록 상기 에러 플래그 메모리를 제어하는 것을 특징으로 하는 에러 검출/정정 코드 디코딩 장치.
9. 제 5 항에 있어서, 상기 메모리 수단은 다수의 병렬 채널로서 접속된 다수의 메모리 칩을 구비하여 상기 제 1 인코더로부터 직렬 디코드 디지탈 정보 신호를 수신하는 직렬-병렬-직렬 변환기로부터 나오는 데이타를 기억하는데, 상기 메모리 칩 각각은 상기 메모리 칩 각각은 상기 메모리 제어 수단으로부터 나오는 제어 신호에 의해 상기 직렬-병렬-직렬 변환기로부터 나오는 데이타 판독/기록하도록 제어하는 것을 특징으로 하는 에러 검출/정정 코드 디코딩 장치.
10. 제 5 항에 있어서, 상기 메모리 수단은 버퍼 메모리 및 제 1, 제 2 에러 플래그 메모리를 구비하며, 상기 메모리 제어 수단은 저속 재생에 상응하는 변속 재생 속도 모드의 표시에 따라서 동작하여 이미 판독된 데이타를 표시하는 에러 플래그 데이타를 기억하는 상기 제 1 에러 플래그 메모리를 제어하고, 상기 제 1 에러 플래그 데이타로부터 나오는 에러 플래그 데이타를 기억하는 상기 제 2 에러 플래그 수단을 제어하여 상기 저속 모드동안 상기 버퍼 메모리내의 데이타는 반복하여 판독 출력되며, 상기 제 2 에러 플래그 메모리내의 에러 플래그 데이타는 판독 출력되는 것을 특징으로 하는 에러 검출/정정 코드 디코딩 장치.

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