Claims (6)
사설 종합정보통신망(ISDN)망 구축을 위한 종합정보통신망용 소용량 스위칭 시스템에 있어서, 다수의 ISDN 가입자를 접속하기 위한 S접속 수단(10); 다수의 아날로그 가입자를 접속하기 위한 R접속 수단(20); 상기 S접속 수단 및 R접속 수단에 연결되어 있으며, 시스템의 최상위 제어를 수행하는 주제어 수단(30); 상기 주제어 수단에 연결되어 있으며, 다수의 국선 인터페이스를 제공하기 위한 U접속 수단(40); 및 상기 주제어 수단에 연결되어 있으며, 제1및 제2CEPT 회선을 접속하기 위한 1차군 속도(PRI) 접속 수단(50);을 포함하고 있는 것을 특징으로 하는 종합정보통신망(ISDN)용 소용량 스위칭 시스템.A small capacity switching system for an integrated telecommunication network for building a private integrated telecommunication network (ISDN), comprising: S connection means (10) for connecting a plurality of ISDN subscribers; R connecting means 20 for connecting a plurality of analog subscribers; Main control means (30) connected to the S connection means and the R connection means for performing the highest level control of the system; U connection means (40) connected to the main control means for providing a plurality of trunk line interfaces; And a primary group speed (PRI) connecting means (50) connected to the main control means for connecting the first and second CEPT lines.
제1항에 있어서, 상기 S접속 수단(10)은, 다수의 ISDN가입자 단말(가입자 #0 내지 #7)각각에 하나씩 연결되어 있으며, 내부의 각각 FIFO버퍼 메모리를 구비하여 상기 단말의 접속시도시 도착되는 메세지를 저장하는 다수의 S인터페이스 회로(11a 내지 11c);상기 다수의 S인터페이스 회로(11a 내지 11c)에 어드레스 및 데이타 버스로 연결되어 있는 롬(ROM)(13)과 램(RAM)(14); 및 상기 어드레스 및 데이타 버스에 연결되어 상기 다수의 S인버터 페이스 회로내의 FIFO버퍼 메모리로부터 도착된 메세지를 읽어 상기 램(RAM)(14)에 저장하고 나서 상기 FIFO 버퍼메모리를 클리어시키는 8비트 마이크로 프로세서(MPU)(12);를 포함하여 구성되는 것을 특징으로 하는 종합정보통신망 (ISDN)용 소용량 스위칭 시스템.The method of claim 1, wherein the S connection means 10 is connected to each of a plurality of ISDN subscriber terminals (subscribers # 0 to # 7), each having a FIFO buffer memory therein. A plurality of S-interface circuits 11a to 11c for storing messages arriving; ROMs 13 and RAMs connected to the plurality of S-interface circuits 11a to 11c by address and data buses; 14); And an 8-bit microprocessor coupled to the address and data bus for reading messages from FIFO buffer memories in the plurality of S inverter face circuits and storing them in the RAM 14 and then clearing the FIFO buffer memory. MPU (12); small-capacity switching system for Integrated Services Digital Network (ISDN), characterized in that it comprises a.
제1항에 있어서, R접속 수단(20)은, 다수의 아날로그 가입자 단말(가입자 #0내지 #3)각각에 하나씩 연결되어 각각의 가입자를 접속하는 다수의 가입자 선로 인터페이스 회로(SLIC)(21a 내지 21c); 상기 다수의 가입자 선로 인터페이스 회로(21a 내지 21c)에 어드레스 및 데이타 버스로 연결되어 있는 메모리(23); 상기 다수의 아날로그 가입자로 부터 수신된 메세지를 읽어들여 ISDN메시지로 변환하는 8비트 CPU(22); 상기 8비트 CPU(22)에 어드레스 및 데이타 버스로 연결되어 변화된 ISDN메시지를 상기 주제어 수단 측으로 전송하는 동기식 데이타 링크 제어(SDLC)회로(24); 및 상기 다수의 아날로그 가입자 단말(가입자 #0 내지 #3)에 각각 연결되어 있는 톤발생회로(25), 링발생회로, DTMF 수신회로, 및 아날로그 음성신호를 디지틀 데이타로 변환하는 음성 부호화 복호화 회로(CODEC);를 포함하여 구성되는 것을 특징으로 하는 종합정보통신망(ISDN)용 소용량 스위칭 시스템.2. A plurality of subscriber line interface circuits (SLICs) 21a to claim 1, wherein the R connection means 20 is connected to each of a plurality of analog subscriber terminals (subscribers # 0 to # 3) to connect each subscriber. 21c); A memory 23 connected to the plurality of subscriber line interface circuits 21a to 21c by an address and data bus; An 8-bit CPU 22 which reads messages received from the plurality of analog subscribers and converts them into ISDN messages; A synchronous data link control (SDLC) circuit (24) connected to the 8-bit CPU (22) by an address and data bus to transmit a changed ISDN message to the main controller means; And a tone encoding circuit 25 connected to the plurality of analog subscriber stations (subscribers # 0 to # 3), a ring generating circuit, a DTMF receiving circuit, and a speech coded decoding circuit for converting analog voice signals into digital data. CODEC); small capacity switching system for an integrated information communication network (ISDN) characterized in that it comprises a.
제1항에 있어서, 주 제어 수단(30)은, 시스템의 유지보수, 계층 2 및 3프로토콜의 처리, 호 처리, B채널 스위칭, 상기 1차군 속도(PRI) 접속수단(50) 또는 U접속수단(40)과 망측의 연결이 절단되었을때 각 기능보드의 동기 클럭 제공을 포함하는 제반기능을 수행하는 16비트 MPU(31); 상기 16비트 MPU(31)에 어드레스 및 데이타 버스로 연결되어 있는 메모리(32); 상기 16비트 MPU(31)에 클럭을 제공하는 리얼 타임 클럭 발생기(33); 상기 16비트 MPU(31)에 어드레스 및 데이타버스로 연결되어 있는 256×256디지틀 스위치(34); 상기 256×256디지틀 스위치(34)에 연결되는 디지틀 트렁크위상 고정 루프(PLL)(35); 및 상기 16비트 MPU(31)에 어드레스 및 데이타 버스로 연결되어 있는 비동기 어댑터 제어회로(36);를 포함하여 구성되는 것을 특징으로 하는 종합정보통신망(ISDN)용 소용량 스위칭 시스템.2. The primary control means (30) according to claim 1, wherein the main control means (30) comprises: system maintenance, processing of layer 2 and 3 protocols, call processing, B channel switching, said primary group speed (PRI) connection means 50 or U connection means. A 16-bit MPU 31 which performs various functions including providing a synchronous clock of each function board when the connection between the network 40 and the network side is disconnected; A memory 32 coupled to the 16-bit MPU 31 by an address and data bus; A real time clock generator (33) for providing a clock to the 16-bit MPU (31); A 256 x 256 digital switch (34) connected to the 16-bit MPU (31) by an address and a data bus; A digital trunk phase locked loop (PLL) 35 connected to the 256 × 256 digital switch 34; And an asynchronous adapter control circuit (36) connected to the 16-bit MPU (31) via an address and data bus.
제1항에 있어서, U접속 수단(40)은, 각각에 수신된 2B+D신호로 부터 D채널 메시지만을 추출하여 내장된 FIFO 버퍼 메모리에 저장하고 나서 상기 MPU(41)측에 인터럽트로 메시지 수신을 알리며, 다수의 국선 인터페이스를 제공하는 다수의 U인터페이스 회로(43a 내지 43c); 상기 다수의 U인터페이스 회로(43a 내지 43c)에 내장된 FIFO 버퍼 메모리를 읽어 필요한 두문 정보를 첨가하고 내장된 SDLC 제어기능을 이용하여 주제어부(30)로 송신하는 8비트 MPU(41); 상기 다수의 U인터페이스 회로(43a 내지 43c) 및 8비트 MPU(41)에 어드레스 및 데이타 버스로 연결되어 있는 메모리(42); 및 상기 다수의 U인터페이스 회로(43a 내지 43c)중 2개 이상의 U인터페이스회로가 활성화되어 있는 경우에 발생되는 크럭의 위상차를 보정해 주기 위한 슬립버퍼(44);를 포함하여 구성되는 것을 특징으로 하는 종합정보통신망(ISDN)용 소용량 스위칭 시스템.2. The U connection means (40) according to claim 1, wherein the U connection means (40) extracts only D-channel messages from the 2B + D signals received at each of them, stores them in the built-in FIFO buffer memory, and then receives the messages as interrupts on the MPU 41 side. A plurality of U-interface circuits 43a to 43c to notify the number and provide a plurality of trunk line interfaces; An 8-bit MPU 41 that reads FIFO buffer memories embedded in the plurality of U interface circuits 43a to 43c, adds necessary sentence information, and transmits them to the main controller 30 using the built-in SDLC control function; A memory 42 connected to the plurality of U interface circuits 43a to 43c and an 8-bit MPU 41 by an address and data bus; And a slip buffer 44 for correcting a phase difference of a clock generated when two or more U interface circuits of the plurality of U interface circuits 43a to 43c are activated. Small capacity switching system for Integrated Information Network (ISDN).
제1항에 있어서, PRI접속 수단(50)은, D채널을 제어하기 위한 D채널 제어 IC를 구비하고 있으며, 내장된 동기식 데이타 링크 제어(SDLC)기능을 이용하여 주제어수단(30)과의 인터페이스를 제공하는 8비트 MPU(51); 상기 8비트 MPU(51)에 어드레스 및 데이타 버스로 연결되어 있는 메모리(52); 상기 어드레스 및 데이타 버스에 연결되어 있는 HDLC 제어회로(53a 및 53b); 상기 제1 및 제2CEPT회선을 접속하기 위한 제1및 제2유럽방식 회선 접속회로(CEPT IC)(55a 및 55b); 상기 어드레스 및 데이타 버스와 상기 제1및 제2유럽방식 회선 접속회로에 연결되어 상기 각각의 제1및 제2유럽방식회선 접속회로(55a 및 55b)를 제어하는 직병렬 변환회로(54a 및 54b); 특정 주파수 신호를 발생시켜 출력하는 오실레이터(57); 및 상기 제1및 제2유럽방식 회선 접속회로(55a 및 55b) 및 오실레이터(57)에 각각 연결되어 시스템의 전체 동기를 유지하기 위한 클럭신호를 제공하는 동기 클럭발생회로(56);를 포함하여 구성되는 것을 특징으로 하는 종합정보통신망(ISDN)용 소용량 스위칭 시스템.2. The PRI connecting means (50) according to claim 1, wherein the PRI connecting means (50) is provided with a D channel control IC for controlling the D channel, and interfaces with the main control means (30) by using a built-in synchronous data link control (SDLC) function. 8-bit MPU 51 to provide a; A memory 52 connected to the 8-bit MPU 51 by an address and data bus; HDLC control circuits 53a and 53b coupled to the address and data buses; First and second European circuit connection circuits (CEPT ICs) 55a and 55b for connecting the first and second CEPT lines; Serial-to-parallel conversion circuits 54a and 54b connected to the address and data bus and the first and second European circuit connection circuits to control the respective first and second European circuit connection circuits 55a and 55b, respectively. ; An oscillator 57 for generating and outputting a specific frequency signal; And a synchronous clock generation circuit 56 connected to the first and second European circuit connection circuits 55a and 55b and the oscillator 57 to provide a clock signal for maintaining the overall synchronization of the system. Small capacity switching system for an integrated information communication network (ISDN), characterized in that the configuration.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.