KR940009843B1 - 병렬 스크램블링 시스템 - Google Patents

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Abstract

내용 없음.

Description

병렬 스크램블링 시스템
제 1a 도와 제 1b 도는 종래기술의 구성도.
제 2b, 2b, 2c 도는 종래 기술의 스크램블러 구성도.
제 3a 도와 제 3b 도는 본 발명의 구성도.
제 4a 도 내지 제 5b 도는 본 발명의 스크램블러의 실시예시도.
* 도면의 주요부분에 대한 부호의 설명
21 : M-비트 인터리브드 병렬 스크램블러
26 : M-비트 인터리브드 병렬 디스크램블러
22 : M- 비트 인터리브드 멀티플렉서
24 : M-비트 인터리브드 디멀티플렉서
23, 25 : 병렬 수열 발생기
본 발명은 M-비트 (M≥1) 인터리브드 멀티플렉서/디멀티플렉서를 사용하는 시스템에서의 신호의 병렬 스크램블링 시스템에 관한 것이다.
종래의 M-비트 (M≥1) 인터리브드 멀티플렉서를 사용한 시스템에서는 제 1a 도에서와 같이 입력신호(A0내지 AN-1)를 M-비트 인터리브드 멀티플렉서(11)를 통해 다중화시키고, 상기 다중화된 전송신호를 직렬 스크램블러(12)를 통해 스크램블링하도록 구성되어 있으며, 역으로 M-비트 (M≥1) 인터리브드 디멀티플렉서를 사용한 시스템에서는 제 1b 도에서와 같이 상기 스크램블링된 신호(B)를 수신하여 직렬 디스크램블러(15)를 통해 디스크램블링하고, 상기 디스크램블링된 신호를 M-비트 인터리브드 디멀티플렉서(16)를 통해 역다중화하여 원래의 신호(A0내지 AN-1)를 복원시키는 구조를 갖고 있었다. 여기서, 직렬 스크램블러(12)와 직렬 디스크램블러(15)는 각각 동일한 구조의 직렬수열 발생기(13, 14) 및 배타적 OR게이트 회로(17, 18)를 포함하고 있다.
도면에서 S는 직렬 수열발생기(13, 14)에서 발생되는 수열을 나타내며, B는 스크램블링된 신호를 나타낸다. 제 1a 및 제 1b 도의 시스템 하에서의 직렬 수열발생기(13, 14)는 심플 수열발생기와 모듈라 수열발생기로서 구성될 수 있는데 제 2a 도는 심플 수열발생기의 구성을, 제 2b 도는 모듈라 수열발생기의 구성을, 그리고 제 2c 도는 제 2a 도의 구조를 D플립플톱과 XOR게이트를 사용하여 구현한 실제 회로도를 각각 나타낸다.
제 2a 및 2b도에서의 각 블럭은 시프트레지스터(또는 플립플롭)를 나타내고, 블럭 내의 수자(1 또는 0)는 해당 시프트레지스터의 초기 상태를 나타낸다.
또한 상기 종래기술의 M-비트 인터리브드 멀티플렉서를 사용하는 시스템의 대표적인 예로는 CCITT가 권고한 SDH(Synchronous Digital Hierahchy Based System) 전송시스템을 들 수 있으며, 이 시스템에서는 M-8을 채택하고 있다.
그러나, 이러한 종래의 스크램블링 방식은 멀티플렉서로 입력되는 신호가 예를 들어 155.520Mbps의 STM-1(Synchronous Transport Module)급 신호에 해당될 경우 다중화후의 고속전송신호에 스크램블링을 수행할 수 있도록 하기 위해 고속의 처리소자로 구성되어야 하며, 따라서 제작비용 및 전력소모면에서 많은 문제점을 안고 있었다.
또한 상기 스크램블링 방식은 상기 입력신호가 16개의 STM-1급 신호인 경우 다중화후의 전송신호 STM-16을 스크램블링하기 위해 2.48GHz의 고속처리 소자로서 구현되어야 하는데 이것은 실제로 거의 구현이 불가능하다는 문제점이 있었다.
본 발명의 목적은 상기 문제점을 개선하기 위해 안출된 것으로 입력신호를 다중화 하기 전에 입력신호들에 대해 병렬 스크램블링을 수행하여 전송하고 수신측에서는 역다중화후에 병렬 디스크램블링을 하여 원래의 신호를 복원하기 위한 병렬 스크램블링시스템을 제공하는데 있다.
본 발명은 상기 목적을 달성하기 위해 M-비트 (M≥1) 인터리브드 병렬 스크램블링을 수행하기 위해, n(n〉1) 병렬 신호들을 발생시키는 제1병렬 신호 발생기 및 상기 병렬 신호 발생기로 부터의 n병렬 신호들과 n(n〉1) 입력 신호들에 대해 배타적 OR논리를 수행하기 위한 n(n〉1) 배타적 OR논리 게이트를 갖추고 있는 제1배타적 OR게이트 회로를 구비한 M-비트 인터리브드 병렬 스크램블러, 상기 M-비트 인터리브드 병렬 스크램블러를 통해 수신된 신호들을 M-비트 단위로 다중화하여 다중화된 신호를 출력하기 위한 M-비트 인터리브드 멀티플렉서, 상기 다중화된 신호를 수신하여 M-비트 단위로 역다중화하여 n(n〉1) 역다중화된 신호들을 출력하기 위한 M-비트 인터리브드 디멀티플렉서 및 M-비트 인터리브드 병렬 디스크램블링을 수행하여 상기 n입력 신호들을 복원하기 위해, 상기 제1병렬 신호 발생기와 동일한 구조를 가진 제2병렬신호 발생기 및 상기 n역다중화된 신호들과 상기 제2병렬 신호 발생기로 부터의 n병렬 신호들에 대해 배타적 OR논리를 수행하기 위한 n(n〉1) 배타적 OR논리 게이트를 갖추고 있는 제2배타적 OR게이트 회로를 구비한 M-비트 인터리브드 병렬 디스크램블러를 구비하고 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 3a 도와 제 3b 도는 본 발명의 구성도를 나타낸 것이다.
제 3a 도에서 본 발명은 M-비트 인터리브드 멀티플렉서(22)에 의한 다중화 이전에 입력신호들(A0내지 AN-1)에 대해 M-비트 (M≥1) 인터리브드 병렬 스크램블링(21)을 행하는 구조로 구현되어 있으며, 제 3b 도에서 본 발명은 병렬 스크램블링된 신호(B)를 수신하여 M-비트 인터리브드 디멀티플렉서(24)를 통해 역다중화시키고 역다중화된 신호를 M-비트 인터리브드 병렬 디스크램블러(26)를 통해 원래의 신호(A0내지 AN-1)를 복원시키는 구조로 구현되어 있다.
M-비트 인터리브드 멀티플렉서를 구비한 본 발명에서의 스크램블링은 다중화된 신호에 가해지는 스크램블링(즉 종래기술의 직렬 스크램블링) 대신에, 다중화되기전의 입력신호에 행하는 M-비트 인터리브드 병렬 스크램블링이다. 또한 M-비트 인터리브드 디멀티플렉서를 구비한 본 발명에서의 디스크램블링은 역다중화된 신호에 가해지는 M-비트 인터리브드 병렬 디스크램블링이다. M-비트 인터리브드 병렬 스크램블러(21)와 M-비트 인터리브드 병렬 디스크램블러(26)는 각각 동일한 구조의 병렬 수열 발생기(23, 25) 및 상기 병렬 수열발생기(23, 25)로부터의 병렬 수열(T0내지 TN-1)과 입력신호에 대해 배타적 OR를 취하는 배타적 OR게이트 회로를 포함하고 있다.
여기서, M-비트 인터리브드 병렬 스크램블러(21)에서 발생되는 수열 Ti(i=0, 1,..... N-1)들을 병렬 수열들이라 하고, B는 스크램블링되고 다중화된 전송신호를 나타낸다고 할 경우, 본 발명에 적용된 M-비트 인터리브드 병렬 스크램블러(21) (이하 MBIPS라 함)의 구현은 다음 세단계에 의해 이루어질 수 있다.
첫째, 제 1a 도의 직렬 수열발생기(13)에서 발생되는 수열 S와 MBIPS에서 발생되는 병렬 수열 Ti와의 관계를 구한다. 둘째, 각각의 병렬 수열 Ti를 발생시키는 시프트 레지스터 제너레이터(이하, SRG라 함)를 구한다. 마지막으로 병렬 수열 Ti에 해당하는 SRG들을 통합하여 하나의 SRG로서 모든 병렬 수열들을 발생시키도록 한다.
(1) 직렬 수열발생기에서 발생되는 수열 S와 MBIPS에서 발생되는 병렬 수열 Ti와의 관계 : 제 1 도의 직렬 수열 발생기(13)에서 발생되는 수열 S를 다음과 같이 표기하자.
S=(SO, S1,....SM-1: SM, SM+1,...., S2M-1: ....:
S(N-1)M, S(M-1)M+1,......, SNM-1: ....)
그러면, MBIPS가 제 1a 도의 스크램블러에 대한 MBIPS가 되기 위해서는 병렬 수열 Ti가 다음과 같이 되어야 한다.
TO=(SO, S1,....., SM-1: SNM, SNM+1,....., SNM+M-1: .....)
Ti=(SM, SM+1,.., S2M-1: S(N+1)M, S(N+1)M+1,.., S(N+1)M+M-1: ...)
TN+1=(S(N-1)M, S(N-1)M+1,..., SNM-1: S(2N-1)M, S(2N-1)M+1..... S2NM-1: ...)
즉, 병렬 수열 Ti들을 M-비트 단위로 인터리빙한것이 직렬 수열발생기에서 발생되는 수열 S가 되어야 한다. 달리 말하면, 병렬 수열 Ti들은 수열 S를 MN으로 데시메이션(decimation)한 수열들을 M개씩 인터리빙한 수열들이다.
(2) 각각의 병렬 수열을 발생시키는 SRG : 제 1a 도의 직렬 수열발생기(13)는 n개의 시프트 레지스터로 구성된 모듈화(이하, MSRG라 함)구조로 구성할 수 있으며, 그 발생 다항식을 G(x), 초기상태 다항식을 D0(X)라고 하자. 또한, 이후로부터 스크램블러에서 발생되는 수열 S를 다음과 같이 표기하자.
S=SMSRG[G(x),DO(x)]
그러면, 다음의 데시메이션과 인터리빙 정리들에 의해서 병렬수열 Ti를 발생시키는 MSRG를 구할 수 있다.
정리 1(데시메이션) : 수열의 i번째 L-데시메이션한 수열을 Ui라고 하자. 그러면이다.
정리 2(인터리빙) : 수열들 T＝SMSRC[G(XL), D0 1(X)], i=0,1,...,L-1,를 인터플레이션한 수열을 T라고 하자. 그러면이다.
예를 들어, SDH 시스템에서 사용되는 제 2a 도의 스크램블러에 대한 4 : 1 바이트 인터리브드 병렬 스크램블러를 고려해보자(즉, M=8, N=4) 제 2a 도의 스크램블러는 심플 SRG(SSRG) 구조로서 특성 다항식 C(x)=x7+x6+1와 초기 상태 다항식 DOC(x)=x6+x5+x4+x3+x2+x1+1을 가진다. 이와 동일한 수열을 발생시키는 MSRG는 제2b도에 나타나 있으며, 그 발생 다항식 G(x)는 x7+x+1이고 초기상태 다항식 D0(x)는 x6+x5+x4+x3+x2+x이다.(구체적으로 말하면, MSRG에서 발생되는 수열은 항상 SSRG에서도 발생될 수 있고, 이때 SSRG의 특성 다항식 C(x)는 xnG(x-1)가 되어야 하고(단, n은 특성 다항식(또는 발생다항식)의 차수를 나타낸다), 초기 상태 다항식 D0C(x)는 xnDO(X)를 G(x)로 나눈 몫과 같아야 한다). 그러므로 정리 1에 의해서 32(=MN) 데시메이션한 수열은 다음과 같이 표현될 수 있다.
V0=SMSRG[G'(x)rx6+x5+x3+x2+x+1]
V1=SMSRG[G'(x)rx6+x5+x2+x+1]
V2=SMSRG[G'(x)rx6+x5+x2]
V3=SMSRG[G'(x)rx6+x4+x2]
V4=SMSRG[G'(x)rx6+x4+x3+x2+x]
V5=SMSRG[G'(x)rx6+x5+x4+x3+x2+x+1]
V6=SMSRG[G'(x)rx6+1]
V7=SMSRG[G'(x)rx3]
여기서 G'(x)는 x7+x+1이다. 병렬 수열들과 제 1 도의 스크램블러에서 발생되는 수열과의 관계와 정리 2를 사용하면, 병렬 수열들은 다음과 같이 표현될 수 있다.
T0 ＝SMSRGB[G'(X)rX55＋X54＋X53＋X52＋X51＋X50＋X49＋X47＋X46＋X45
＋X42＋X36＋X35＋X34＋X31＋X27＋X26＋X24＋X23＋X22＋X21＋X20＋X19
＋X18＋X15＋X14＋X11＋X7＋6＋2＋X]……………………………………(1)
이와 유사한 방법으로 T1, T2, T3를 구할 수 있다.
(3) 통합 SRG : 각각의 병렬수열을 발생시키는 SRG로부터 이들을 통합하여 하나의 MSRG 또는 SSRG로서 모든 병렬 수열들을 발생시키는 방법은 다음의 정리에 의해서 가능하게 된다.
정리 3(통합 SSRG 구현) : 병렬 수열 T0를 발생시키는SSRG의 i번째 시프트 레지스터에서 발생되는 수열을 W1,i=0,1,..., Mn-1,라고 하자. 또한 aja', i=0, 1, ..., N-1, j=0, 1, ..., n-1가
XIMm을 G'(X)로 나눈 나머지
를 만족하는 0 또는 1의 값을 가진다고 하자. 여기서 m은 mMN=1modulo(수열 S의 주기)를 만족시키는 최소의 자연수이고, G'(x)는 수열 S의 MN-데시메이션한 수열들의 다항식이다. 그러면, 병렬 수열은 다음과 같이 표현될 수 있다.
, i＝0, 1, …, N-1
정리 4(통합 MSRG구현) : 병렬 수열 T0를 발생시키는 MSRG의 i번째 시프트 레지스터에서 발생되는 수열을 W'i, i=0, 1, ..., Mn-1,라고 하자. 또한 bj ii=0, 1, ..., N-1, j=0, 1, ..., n-1가
을 G'(X)로 나눈 몫＝
을 만족하는 0 또는 1의 값을 가진다고 하자. 그러면 병렬 수열은 다음과 같이 표현될 수 있다.
i＝0, 1, …, N-1
예를 들어, 제 2a 도에 있는 스크램블러에 대한 4 : 1 바이트-인터리브드 병렬 스크램블러를 생각해 보자. 그러면, 스크램블러에서 발생되는 수열은 주지가 127이므로 정리 3의 m은 4가 된다(왜냐하면, MN=32이므로). 그러므로 병렬 수열은 정리 3 에 의해서 다음과 같이 표현될 수 있다.
T0=W0,
T1=W8,+W16+W32,
T2=W8+W32,
T3=W8+W24+W48
이것과 식(1)로부처 0번째 병렬 수열 T0를 발생시키는 SSRG를 구한 후, 정리 3을 이용하면 제 4a 도와 같은 SSRG 구조에 바탕을 둔 MBIPS를 구할 수 있다. 마찬가지 방법으로 정리 4를 이용하여 제 4b 도와 같은 MSRG에 바탕을 둔 MBIPS를 구할 수 있다.
제 4a 도는 상기 방법에 의해 구성된 M-비트 인터리브드 병렬 스크램블러의 일실시예를 나타낸 것이고 제 4b 도는 M-비트 인터리브드 병렬 스크램블러의 다른 실시예를 나타낸 것이다.
제 4a 도에서 M-비트 병렬 스크램블러(MBIPS)는 각각 8개의 시프트 레지스터들을 순차적으로 연결하여 구성한 7개의 시프트 레지스터 그룹들로 구성되어 있다. 이때 시프트 레지스터 그룹의 수가 7개인 것은 본실시예에서 7차의 특성 다항식( C(x)=x7+x6+1)을 사용하고 있기 때문이다. 이들 7개의 시프트 레지스터의 그룹들도 또한 순차적으로 연결되어 있으며, 다만 제7시프트 레지스터 그룹(가장 왼쪽의 시프트 레지스터 그룹)의 최종 시프트 레지스터 (가장 왼쪽의 시프트 레지스터)의 출력과 제6시콘트 레지스터 그룹의 최종 시프트 레지스터의 출력을 배타적 OR 논리화 한 후 제1 시프트 레지스터 그룹 (가장 오른쪽의 시프트 레지스터 그룹)의 최초 시프트 레지스터 (가장 오른쪽의 시프트 레지스터)로 그 결과를 출력시키도록 구성되어 있다.
본 실시예는 상기 7개의 시프트 레지스터 그룹들로부터 4개의 병렬 스크램블링 신호( T0내지 T3)를 발생시키도록 구성되었는데 0번째, 스크램블링 신호(T0)는 제7시프트 레지스터 그룹의 최종 시프트 레지스터로부터 발생되고, 나머지 스크램블링 신호(T1내지 T3)는 상기 시프트 레지스터들과 배타적 OR 게이트들을 이용하여 발생하도록 하였다.
제 4b 도에서 M-비트 인터리브드 병렬 스크램블러(MBIPS)는 각각 8개의 시프트 레지스터들을 순차적으로 연결하여 구성한 7개의 시프트 레지스터 그룹들로 구성되어 있다. 이들7개의 시프트 레지스터의 그룹들도 또한 순차적으로 연결되어 있으며, 다만 제7시프트 레지스터 그룹의 최종 시프트 레지스터 그룹의 최종 시프트 레지스터에 출력되고, 이와 동시에 제1시프트 레지스터 그룹의 출력은 제1시프트 레지스터 그룹의 최초 시프트 레지스터의 출력은 배타적 OR 논리화된 후 그 결과를 제2시프트 레지스터의 최초 시프트 레지스터로 출력시키도록 구성되어 있다.
본 실시예는 제 4a 도와 마찬가지로 상기 7개의 레지스터 그룹들로부터 4개의 병렬 스크램블링 신호( T0내지는T3)를 발생시키도록 구성되었는데, 0번째 스크램블링 신호(T0)는 제7시프트 레지스터 그룹의 최종 시프트 레지스터로부터 발생되고, 나머지 스크램블링 신호( T1내지 T3)는 상기 시프트 레지스터와 배타적 OR 게이트들을 이용하여 발생되도록 하였다.
제 5a 도는 SSRG 구조에 바탕을 둔 MBIPS를 구성한 것으로서 16개의 병렬 스크램블링 신호를 발생하기 위한 일실시예를 나타낸 것으로 제 4a 도에서와 마찬가지 방식에 의해 구성된 것이고, 제 5b 도는 MSRG 구조에 바탕을 둔 MBIPS를 구성한 것으로서, 16개의 병렬 스크램블링 신호를 발생하기 위한 다른 실시예를 나타낸 것으로서 제 4b 도에서와 마찬가지로 방식에 의해 구성된 것이다.
상기 제 4a 내지 제 5b 도에서 상기 시프트 레지스터 내의 숫자 1 또는 0은 각각 시프트 레지스터의 초기화 상태를 나타낸 것이다.
본 발명은 상기와 같이 구성되어 다중화되기 전에 병렬 스크램블링을 수행하여 스크램블러를 입력신호의 전송 속도와 같도록 구성할 수 있기 때문에 제작 비용 및 전력 소모를 최소한으로 줄일 수 있는 효과가 있다.

Claims (5)

  1. M-비트(M≥1) 인터리브드 병렬 스크램블링을 수행하기 위해, n(n〉1) 병렬 신호들을 발생시키는 제1병렬 신호 발생기 및 상기 병렬 신호 발생기로부터의 n병렬 신호들과 n(n〉1)입력신호들에 대해 배타적 OR논리를 수행하기 위한 n( n〉1) 배타적 OR 논리 게이트를 갖추고 있는 제1배타적 OR 게이트 회로를 구비한 M-비트 인터리브드 병렬 스크램블러, 상기 M-비트 인터리브드 병렬 스크램블러를 통해 수신된 신호들을 M-비트 단위로 다중화하여 다중화된 신호를 출력하기 위한 M-비트 인터리브드 멀티플렉서, 상기 다중화된 신호를 수신하여 M-비트 단위로 역다중화하여 n(n〉1) 역다중화된 신호들을 출력하기 위한 M-비트 인터리브드 디멀티플렉서, 및 M-비트 인터리브드 병렬 디스크램블링을 수행하여 상기 n입력 신호들을 복원하기 위해, 상기 제1병렬 신호 발생기와 동일한 구조를 가진 제2병렬 신호 발생기 및 상기 n역다중화된 신호들과 상기 제2병렬 신호 발생기로부터의 n병렬 신호들에 대해 배타적 OR 논리를 수행하기 위한 n(n〉1) 배타적 OR 놀리 게이트를 갖추고 있는 제2배타적 OR 게이트 회로를 구비한 M-비트 인터리브드 병렬 디스크램블러를 구비하고 있는 것을 특징으로 하는 병렬 스크램블링 시스템.
  2. 제 1 항에 있어서, 상기 M-비트 인터리브드 병렬 스크램블러의 특성 다항식이 n차(n〉1)일 경우, 상기 제1병렬 신호 발생기는 각각 M(M〉1)개의 시프트 레지스터들을 순차적으로 연결하여 구성한 제 1 내지 제n시프트 레지스터 그룹 및 상기 n개의 시프트 레지스터 그룹들 중 상기 특성 다항식 내에 포함된 항(XK)들의 지수(k, 단 1 ≥k≥n)들 각각에 해당하는 시프트 레지스터 그룹들 각각의 최종 시프트 레지스터의 출력들을 연속적으로 배타적 OR 논리화한 후 상기 제1시프트 레지스터 그룹내의 최초 시프트 레지스터로 그 결과를 출력하고, 상기 모든 그룹들을 순차적으로 연결되도록 하기 위한 수단을 구비하고 있는 것을 특징으로 하는 병렬 스크램블링 시스템.
  3. 제 2 항에 있어서, 상기 제1병렬 신호 발생기는 상기 제n시프트 레지스터 그룹의 최종 시프트 레지스터로부터 제1병렬 신호를 발생시키고, 나머지 병렬 신호는 소ㅈ정의 시프트 레지스터들의 출력들을 배타적 OR 논리화하여 발생시키기 위한 수단을 더 구비하고 있는 것을 특징으로 하는 병렬 스크램블링 시스템.
  4. 제 1 항에 있어서, 상기 M-비트 인터리브드 병렬 스크램블러의 특성 다항식 이 n차 (n〉1)일 경우, 상기 제1병렬 신호 발생기는 각각 M (M〉1)개의 시프트 레지스터를 순차적으로 연결하여 구성한 제1내지 제n시프트 레지스터 그룹, 및 상기 제n시프트 레지스터 그룹내의 최종 시프트 레지스터의 출력은 상기 제1시프트 레지스터 그룹내의 최종 시프트 레지스터에 출력되고 이와 동시에 특성 다항식 내에 포함된 항(XK)들의 지수(k, 단 1≥k≥n)들 중 n을 제외한 것에 해당하는 시프트 레지스터 그룹을 각각의 최종 시프트 레지스터의 출력들과 각각 배타적 OR 논리화한 후 차상급 시프트 레지스터 그룹의 최초 시프트 레지스터로 그 결과를 출력하고 상기 모든 그룹들은 순차적으로 연결되도록 하기 위한 수단을 구비하고 있는 것을 특징으로 하는 병렬 스크램블러 시스템.
  5. 제 4 항에 있어서, 상기 제1병렬 신호 발생기는 상기 제n시프트 레지스터 그룹 내의 상기 최종 시프트 레지스터로부터 제1병렬 신호를 발생시키고, 나머지 병렬 신호는 소정의 시프트 레지스터들의 출력들을 배타적 OR 논리화하여 발생시키기 위한 수단을 구비하고 있는 것을 특징으로 하는 병렬 스크램블링 시스템.
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