KR940001842Y1 - Selecting circuit for display type - Google Patents
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Abstract
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Description
제 1 도는 종래의 외부 디스플레이 선택 회로의 블럭도.1 is a block diagram of a conventional external display selection circuit.
제 2 도는 이 고안의 실시예에 따른 외부 디스플레이 선택 회로의 블럭도이다.2 is a block diagram of an external display selection circuit according to an embodiment of the present invention.
이 고안은 정보처리 기기의 외부 디스플레이(display)선택 회로에 관한 것으로서, 특히 외부 디스플레이가 사용되지 않을 경우에 출력 버퍼 제어부를 디스에이블(disable)시킴으로써 출력 버퍼(buffer)제어부에 의한 전력 소모를 감소시킨 외부 디스플레이 선택 회로에 관한 것이다.The present invention relates to an external display selection circuit of an information processing device, which reduces power consumption by the output buffer control unit by disabling the output buffer control unit, especially when the external display is not used. It relates to an external display selection circuit.
정보처리 기기에서는 하나의 시스템 본체에 다수의 외부 디스플레이가 연결 가능하다.In the information processing device, a plurality of external displays may be connected to one system main body.
따라서 복수개의 외부 디스플레이를 사용하는 경우에 여러개의 외부 디스플레이중에서 하나의 외부 디스플레이를 선택할 수 있는 수단이 필요하며 이러한 수단으로써 외부 디스플레이 선택 회로가 사용된다.Therefore, in the case of using a plurality of external displays, a means for selecting one external display among a plurality of external displays is required, and as such means, an external display selection circuit is used.
제1도는 종래의 외부 디스플레이 선택 회로의 블럭도이다. 제1도에 도시되어 있듯이 종래의 외부 디스플레이의 구성은 출력 버퍼 선택 신호선에 연결된 디코더(decoder)(11)와, 출력 버퍼 선택 신호선에 연결된 동기신호부(12)와, 디코더(11)와 동기 신호부(12)와 화면 표시 상태 신호선에 연결된 화면 표시 상태 제어부(13)와, 클럭 신호를 발생하는 클럭 발생부(14)와, 클럭 단자가 음극선과(Cathoe Ray Tube CRT)형 외부 디스플레이에 연결된 경우에 입력 단자가 출력 데이타 신호선과 디코더(11)와 동기 신호부(12)에 연결되고 출력 단자가 액정 표시장치(Liquid Crystal Display, LCD)나 플라즈마 표시장치(plasma display)와 같은 평판형 외부 디스플레이에 연결된 경우에 입력 단자가 출력 데이터 신호선과 화면 표시상태 제어부(13)에 연결되는 n개의 출력버퍼(21~2n)로 이루어진다.1 is a block diagram of a conventional external display selection circuit. As shown in FIG. 1, the conventional external display has a decoder 11 connected to an output buffer selection signal line, a synchronization signal unit 12 connected to an output buffer selection signal line, and a synchronization signal with the decoder 11. When the display state control unit 13 connected to the unit 12 and the display state signal line, the clock generation unit 14 for generating a clock signal, and the clock terminal are connected to a cathode ray tube and an external display of a Cathoe Ray Tube CRT type. The input terminal is connected to the output data signal line, the decoder 11 and the synchronization signal unit 12, and the output terminal is connected to a flat panel external display such as a liquid crystal display (LCD) or a plasma display. When connected, the input terminal is composed of n output buffers 21 to 2n connected to the output data signal line and the screen display state control unit 13.
상기한 구성에 의한 종래의 외부 디스플레이 선택회로의 동작은 다음과 같다. 출력 버퍼 제어부(10)에 출력 버퍼 선택 신호가 입력되면 출력 제어부(10)의 디코더(11)는 출력 버퍼 선택 신호의 디코딩 신호를 출력하고 동기 신호부(12)의 출력 신호는 출력 버퍼(21~21n)에 연결되는 외부 디스플레이가 음극선관형 디스플레이인 경우에 그대로 출력 버퍼(21~21n)로 출력되지만, 출력 버퍼(21~21n)에 연결되는 외부 디스플레이인 경우에는 출력 버퍼(10)에 화면 표시 상태 제어부(13)로 출력된다.The operation of the conventional external display selection circuit by the above configuration is as follows. When the output buffer selection signal is input to the output buffer control unit 10, the decoder 11 of the output control unit 10 outputs the decoded signal of the output buffer selection signal, and the output signal of the synchronization signal unit 12 is output buffer 21 ~. If the external display connected to the 21n) is a cathode ray tube type display, the output is outputted to the output buffers 21 to 21n as it is, but if the external display connected to the output buffers 21 to 21n is displayed on the output buffer 10 It is output to the control unit 13.
화면 표시 상태제어부(13)는 화면 표시 상태 신호와 디코더(11)의 출력 신호와 동기 신호부(12)의 출력 신호를 입력 신호로 출력 버퍼(21~21n)에 평판형 출력 버퍼 제어 신호를 출력한다.The screen display state control unit 13 outputs the flat panel output buffer control signal to the output buffers 21 to 21n as input signals using the screen display state signal, the output signal of the decoder 11 and the output signal of the synchronization signal unit 12. do.
그러나 종래의 외부 디스플레이 선택 회로는 외부 디스플레이가 사용되지 않을 경우에도 출력 버퍼 제어부(10)가 동작하고 있음으로해서 출력 버퍼제어부(10)의 전력 소모에 의한 전력 낭비가 있는 단점이 있다.However, the conventional external display selection circuit has a disadvantage in that the output buffer control unit 10 operates even when the external display is not used, thereby causing power waste due to power consumption of the output buffer control unit 10.
따라서 이 고안의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 외부 디스플레이가 사용되지 않을 경우에 출력 버퍼 제어부를 디스에이블시킴으로써 출력 버퍼 제어부에 의한 전력 소모를 감소시킨 회부 디스플레이 선택 회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above disadvantages, and to provide an external display selection circuit which reduces power consumption by the output buffer control unit by disabling the output buffer control unit when an external display is not used. .
상기한 목적을 달성하기 위한 외부 디스플레이 선택 회로의 구성은 출력 버퍼 선택 신호선과 인에이블 신호선에 연결되어 인에이블 신호가 하이(high)상태일 경우에 출력 버퍼 선택 신호를 디코딩하는 디코더와, 출력 버퍼 선택 신호선과 인에이블 신호선에 연결되어 동기 신호를 출력하는 동기 신호부와 디코더와 동기 신호부와 화면 표시 상태 신호선에 연결되어 평판형 출력 버퍼 제어 신호를 화면 표시 상태 제어부와, 인에이블 신호선에 연결되어 인에이블 신호가 하이 상태일 경우에 클럭 신호를 발생하는 클럭 발생부와, 출력 단자가 음극선관형 외부 디스플레이에 연결된 경우에 입력 단자가 출력데이터 신호선과 디코더와 동기 신호부에 연결되고 출력 단자가 액정 표시장치나 플라즈마 표시장치와 같은 평판형 외부 디스플레이에 연결될 경우에 입력단자가 출력 데이터 신호선과 화면 표시 상태 제어부에 연결되는 n개의 출력버퍼로 이루어진다.A configuration of an external display selection circuit for achieving the above object includes a decoder connected to an output buffer selection signal line and an enable signal line to decode the output buffer selection signal when the enable signal is high, and an output buffer selection. A synchronous signal unit connected to a signal line and an enable signal line to output a synchronous signal, a decoder, a synchronous signal unit, and a display state signal line to connect a flat output buffer control signal to a display state control unit and an enable signal line A clock generator for generating a clock signal when the enable signal is high, an input terminal connected to an output data signal line, a decoder and a synchronization signal unit when the output terminal is connected to a cathode ray tube type external display, and an output terminal to the liquid crystal display Or when connected to a flat panel external display such as a plasma display The input terminal consists of n output buffers connected to the output data signal line and the screen display state control unit.
상기한 구성에 따른 이 고안의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.With reference to the accompanying drawings, a preferred embodiment of the present invention according to the above configuration will be described in detail.
제2도는 이 고안의 실시예에 따른 외부 디스플레이이 선택 회로의 블럭도이다.2 is a block diagram of an selection circuit of an external display according to an embodiment of the present invention.
제2도에 도시되어 있듯이 이 고안의 실시예에 따른 구성은 출력 버퍼 선택 신호선과 인에이블 신호선에 연결된 디코더(31)와, 출력 버퍼 선택 신호선과 인에이블 신호선에 연결된 동기 신호부(32)와, 디코더(31)와 동기 신호부(32)와 화면 표시 상태 신호선에 연결된 화면 표시 상태 제어부(33)와, 클럭 신호를 발생하는 클럭 신호를 발생하는 클럭 발생부(34)와, 출력 단자가 음극선관형 외부 디스플레이에 연결될 경우에 입력 단자가 출력 데이터 신호선과 디코더(31)와 동기 신호부(32)에 연결되고 출력 단자가 액정 표시장치나 플라즈마 표시장치와 같은 평판형 외부 디스플레이에 연결된 경우에 입력 단자가 출력데이타 신호선과 화면 표시 상태 제어부(33)에 연결되는 n개의 출력버퍼(41~4n)로 이루어진다.As shown in FIG. 2, a configuration according to an embodiment of the present invention includes a decoder 31 connected to an output buffer selection signal line and an enable signal line, a synchronization signal part 32 connected to the output buffer selection signal line and an enable signal line; The decoder 31, the synchronization signal section 32, the screen display state controller 33 connected to the screen display state signal line, the clock generator 34 for generating the clock signal for generating the clock signal, and the output terminal are cathode ray tube type. When connected to an external display, the input terminal is connected to the output data signal line, the decoder 31 and the synchronization signal section 32, and the input terminal is connected when the output terminal is connected to a flat panel external display such as a liquid crystal display or a plasma display. N output buffers 41 to 4n connected to the output data signal line and the screen display state control unit 33.
상기한 구성에 의한 외부 디스플레이 선택 회로의 동작은 다음과 같다.The operation of the external display selection circuit according to the above configuration is as follows.
인에이블 신호가 하이 상태일 때는 출력 버퍼 제어부(30)에 출력 버퍼 선택 신호가 입력되면 디코더(31)는 출력 버퍼 신호의 디코딩 신호를 출력하고 동기 신호부(32)는 동기 신호를 출력한다. 상기한 디코더(31)와 동기 신호부(32)의 출력 신호는 출력 버퍼(41~41n)에 연결되는 외부 디스플레이가 음극선관형 디스플레이인 경우에 그대로 출력 버퍼(41~41n)로 출력되지만 출력 버퍼(41~41n)로 출력되지만 출력버퍼(41~41n)에 연결되는 외부 디스플레이가 평판형 디스플레인 경우에는 화면 표시 상태 제어부(33)로 출력된다. 상기한 화면 표시 상태 제어부(33)는 화면 표시 상태 신호와 디코더(31)와 동기 신호부(32)의 출력 신호를 입력 신호로하여 출력 버퍼(41~41n)에 평판형 출력 버퍼 제어 신호를 출력한다.When the enable signal is in the high state, when the output buffer selection signal is input to the output buffer control unit 30, the decoder 31 outputs the decoded signal of the output buffer signal and the synchronization signal unit 32 outputs the synchronization signal. The output signals of the decoder 31 and the synchronization signal unit 32 are output to the output buffers 41 to 41n as they are when the external display connected to the output buffers 41 to 41n is a cathode ray tube type display, but the output buffer ( 41 to 41n, but the external display connected to the output buffers 41 to 41n is output to the screen display state controller 33 when the flat panel display is used. The screen display state control unit 33 outputs the flat panel output buffer control signal to the output buffers 41 to 41n using the screen display state signal and the output signals of the decoder 31 and the synchronization signal unit 32 as input signals. do.
그러나 인에이블 신호가 로우(low) 상태일 때는 디코더(31)와 동기 신호부(32)와 클럭 발생부(34)가 디스에이블 되므로 결국 출력 버퍼 제어부(30)는 디스에이블 된다. 따라서 외부 디스플레이를 사용하지 않을 때는 인에이블 신호를 로우 상태가 되게 함으로써 출력 버퍼 제어부(30)를 디스에이블 시켜 출력 버퍼 제어부(30)에 의한 전력 소모를 방지할 수가 있다.However, when the enable signal is in a low state, the decoder 31, the synchronization signal unit 32, and the clock generator 34 are disabled, so that the output buffer controller 30 is eventually disabled. Therefore, when the external display is not used, the enable signal is set to the low state, thereby disabling the output buffer controller 30 to prevent power consumption by the output buffer controller 30.
이상에서와 같이 이 고안의 실시예에서 외부 디스플레이가 사용되지 않을 경우에 출력 버퍼 제어부를 디스에이블 시킴으로써 출력 버퍼 제어부에 의한 전력 소모를 감소시킨 외부 디스플레이 선택 회로를 제공할 수 있으며 이 고안의 이러한 효과는 복수개의 회부 디스플레이를 사옹하는 정보처리 기기에 이용될 수가 있다.As described above, in the embodiment of the present invention, when the external display is not used, the output buffer control unit can be disabled to provide an external display selection circuit which reduces power consumption by the output buffer control unit. It can be used for an information processing apparatus that uses a plurality of external displays.
Claims (1)
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| KR2019910013513U KR940001842Y1 (en) | 1991-08-23 | 1991-08-23 | Selecting circuit for display type |
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| KR930005380U KR930005380U (en) | 1993-03-22 |
| KR940001842Y1 true KR940001842Y1 (en) | 1994-03-25 |
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Family Applications (1)
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| KR2019910013513U KR940001842Y1 (en) | 1991-08-23 | 1991-08-23 | Selecting circuit for display type |
Country Status (1)
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| KR (1) | KR940001842Y1 (en) |
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1991
- 1991-08-23 KR KR2019910013513U patent/KR940001842Y1/en not_active IP Right Cessation
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| KR930005380U (en) | 1993-03-22 |
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