KR930000979B1 - Main-clock generating circuit of digital tv - Google Patents

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Abstract

The generator separates the horizontal (fH) and the colour (fsH) synchronous signals from the composite video signal to compare the two signals with each other for the relationship of fsc = 455/ 2 fH when the one signal is equal to the relationship of fsH, the corresponding signal is locked at a phase locked loop (PLL) to generate the main clock. The generator generates main clock for the standard signal. It also reduces the screen noise by removing the bit generated between two clocks.

Description

디지탈 텔레비젼 수상기의 메인클럭 발생회로Main Clock Generation Circuit of Digital Television Receiver

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 발명에 따른 회로도.2 is a circuit diagram according to the present invention.

본 발명은 디지탈 텔레비젼 수상기의 메인클럭 발생회로에 관한 것으로, 특히 수평동기신호에 록킹(Locking)시킬 것인가 색동기신호에 록킹시킬 것인가를 상기 두 신호로부터 비교하여 상기 두개신호의 차가 일정량의 이상과 이하일때 상기 수평 또는 색동기를 선택하여 메인클럭으로 록킹시키는 디지탈 텔레비젼 수상기의 메인클럭 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a main clock generating circuit of a digital television receiver. In particular, the difference between the two signals is greater than or equal to a certain amount and less than the comparison between the two signals. And a main clock generating circuit of a digital television receiver which selects and locks the horizontal or color synchronizer to the main clock.

최근 TV의 신호처리 분야가 디지탈 방식으로 이루어지고 있는데, 상기 디지탈 TV의 신호처리 시스템은 신호처리시 기본이 되는 메인클럭(Main clock)을 공급받는데, 이의 적용은 ID(Improved Definition) TV, ED(Extended Definition) TV, HD( High Definition) TV등 디지탈 TV들에 이용된다.Recently, the signal processing field of the TV is made in a digital manner, and the signal processing system of the digital TV is supplied with a main clock which is the basis for signal processing, and its application is an ID (Improved Definition) TV, ED ( It is used for digital TVs such as Extended Definition (TV) TV and High Definition (HD) TV.

제1도와 같이 종래의 디지탈 TV는 복합영상(Composite Video) 신호를 A/D (Analog to digital) 변환하여 각종 신호를 화질을 향상시키도록 디지탈 데이타로 처리를 한다음 다시 D/A(digital to analog) 변환하여 영상신호로 출력된다. 상기 각 처리 과정에서 필요한 것이 메인클럭인데, 상기 메인클럭은 합성비디오 입력단(CV)을 통해 입력되는 복합영상신호 가운데 포함되어 있는 수평동기신호(fH) 또는 색동기신호(fsc)를 색동기/수평동기신호 처리회로(1,6)에서 발생하도록 처리한다. 상기 색동기/수평동기신호 처리회로(1,6)에서 발생된 수평동기신호(fH) 및 색동기신호(fsc)를 제1,2PLL회로부(PLL1-PLL2)에서 록킹할시 메인클럭이 만들어진다.As shown in FIG. 1, a conventional digital TV converts a composite video signal into analog to digital (A / D) to process various signals into digital data to improve image quality, and then digital to analog (D / A). ) Is converted and output as a video signal. The main clock is required in each of the processes, and the main clock is configured to synchronize the horizontal sync signal f H or the color sync signal fsc included in the composite video signal input through the composite video input terminal CV. The horizontal synchronization signal processing circuits 1 and 6 generate processing. The main clock is made when the horizontal synchronizing signal f H and the color synchronizing signal fsc generated by the color synchronizing / horizontal synchronizing signal processing circuits 1 and 6 are locked by the first and second PLL circuit units PLL1 to PLL2. .

여기서 상기 제1PLL회로부(PLL1)에 의해 색동기신호(fsc)에 록킹된 클럭을 사용할 것인가 아니면 상기 제2PLL회로부(PLL2)에 의해 수평동기신호(fH)에 록킹된 클럭을 사용할 것인가는, 입력되는 영상신호가 방송국에서 보내는 신호등과 같이 표준신호인 경우에는 색동기신호(fsc)에 록킹을 시키고, VTR등과 같이 비표준신호인 경우에는 수평동기신호(fH)에 록킹된 클럭을 사용한다. 따라서 기존의 디지탈 TV에서 메인클럭발생회로는 수평동기신호(fH)에 상기 록킹된 메인클럭과, 색동기신호(fsc)에 록킹된 메인클럭을 만들어 놓고 차분검출회로(11)에서 검출하여 이 두개의 신호차에 따라 비교회로(12)에서 드레쉬 홀드단(TL)으로 입력되는 임계치와 비교하여 이결과를 출력회로(13)에 입력한다. 상기 비교회로(12)에서 비교하여 드레쉬 홀드단(TL)의 임계치보다 차분검출회로(11)의 출력이 작을 경우에는 출력회로(13)의 출력신호에 의해 색동기신호(fsc)에 록킹된 VCO(8fsc)(3)와 분주기(4)의 출력을 선택토록 절환스위치 (14)를 제어하고, 그러나 상기 임계치 보다 차분검출회로(11)의 출력이 클 경우에는 출력회로(13)의 출력신호에 의해 수평동기신호(fH)에 록킹된 VCO(1820fH)(8)와 분주기(9)의 출력을 선택토록 절환스위치(14)를 제어하도록 되어 있었다. 상기 동작관계를 구체적으로 설명하면, 입력된 복합영상신호로부터 각각 색동기신호(fsc)와 수평동기신호(fH)를 색동기신호/수평동기신호 처리회로(1,6)에서 추출하여 여기에 록킹된 색동기 (fsc)신호와 수평동기(fH)신호를 출력한다.Here, whether the clock locked to the color synchronization signal fsc by the first PLL circuit part PLL1 or the clock locked to the horizontal synchronization signal f H by the second PLL circuit part PLL2 is used. If the video signal is a standard signal such as a signal transmitted from a broadcasting station, the color synchronization signal fsc is locked. If the video signal is a non-standard signal such as VTR, the clock locked to the horizontal synchronization signal f H is used. Therefore, in the existing digital TV, the main clock generating circuit makes the locked main clock in the horizontal synchronizing signal f H and the main clock locked in the color synchronizing signal fsc and detects the difference in the differential detection circuit 11. The result is input to the output circuit 13 in comparison with the threshold value input from the comparison circuit 12 to the threshold hold terminal TL according to the two signal differences. When the output of the difference detection circuit 11 is smaller than the threshold value of the threshold hold stage TL compared with the comparison circuit 12, the output signal of the output circuit 13 is locked to the color synchronization signal fsc. The switching switch 14 controls the output of the VCO 8fsc 3 and the divider 4 to be selected, but when the output of the differential detection circuit 11 is larger than the threshold, the output of the output circuit 13 is output. The switch 14 was configured to control the output of the VCO 1820f H 8 and the divider 9 locked to the horizontal synchronization signal f H by the signal. Specifically, the color synchronizing signal fsc and the horizontal synchronizing signal f H are extracted from the color synchronizing signal / horizontal synchronizing signal processing circuits 1 and 6 from the input composite image signal. The locked color synchronizing signal fsc and the horizontal synchronizing signal f H are output.

우선 색동기신호(fsc)를 기준으로 구성된 8fsc PLL(PLL1)(Phase Locked Loop)회로 살펴보면, VCO(8fsc)(3)가 분주기(4)에서 2분주되고, 이를 분주기(5)에서 4분주한후 위상비교기(2)에 입력된다. 이 신호는 상기 색동기신호 처리회로(1)로부터 나온 색동기신호(fsc)와 위상비교기(2)에서 두 신호의 위상이 비교되며, 여기서 비교된 위상차에 따라 발생되는 전압이 VCO(8fsc)(3)를 제어하도록 되어 있어서 결국 VCO(8fsc)(3)에서 만들어진 메인클럭(8fsc)은 절환스위치(14)에 입력되어서 선택토록하고 상기 록킹된 VCO(8fsc)(3)는 분주기(4)에 입력되어 2분주하면 4fsc가 출력하게 된다. 이를 차분검출회로(11)에 입력시켜 비교회로(12)와 출력회로(13)를 통해 상기 절환스위치(14)를 스위칭하도록 제어한다.First, the 8fsc PLL (PLL1) phase locked loop circuit configured based on the color synchronization signal fsc is divided into two divisions in the divider 4 and four in the divider 5. After dispensing, it is input to the phase comparator 2. The signal is compared with the phase of the two signals in the color synchronizing signal fsc from the color synchronizing signal processing circuit 1 and the phase comparator 2, and the voltage generated according to the compared phase difference is VCO (8fsc) ( 3) so that the main clock 8fsc made at the VCO 8fsc 3 is inputted to the selector switch 14 for selection and the locked VCO 8fsc 3 is divided by the divider 4 4fsc will be displayed after 2 minutes of input. This is input to the differential detection circuit 11 and controlled to switch the switching switch 14 through the comparison circuit 12 and the output circuit 13.

마찬가지로 상기 수평동기신호 처리회로(6)에서 발생된 수평동기신호(fH)를 위상비교기(7)에서는 분주기(10)에서 출력되는 궤환되는 신호와 위상비교기(7)에서 비교하고 상기 비교결과에 따라 발생되는 전압을 VCO(1820fH)(8)에 입력하여 복합영상신호의 수평동기신호(fH)에 록킹된 신호 1820fH를 발생하고, 이를 분주기(9)에 입력하여 2분주하면 910fH가 발생되어 절환스위치(14)에 입력하게 된다.Similarly, the horizontal synchronous signal f H generated by the horizontal synchronous signal processing circuit 6 is compared in the phase comparator 7 with the feedback signal output from the frequency divider 10 in the phase comparator 7 and the comparison result. By inputting the voltage generated according to the VCO (1820f H ) (8) to generate a signal 1820f H locked to the horizontal synchronization signal (f H ) of the composite video signal, and inputs it to the divider (9) divided by two 910f H is generated and input to the changeover switch 14.

여기서 두개의 VCO(8fsc,1820fH)(3,8)에서 만들어진 신호를 분주기(4,9)에서 각각 2분주하면 4fsc와 910fH신호를 발생시켜 차분검출회로(12)에서 비교하는데, 표준 신호인 경우

Figure kpo00001
이므로 결국 4fsc와 910fH가 같아서 차분검출회로(11), 비교회로(12)를 거쳐 출력신호(13)의 출력은 CK8단으로 8fsc가 출력토록 절환스위치 (14)에서 선택되고, CK4단으로 4fsc가 출력토록 절환스위치(14)에 선택이 되며, 비표준신호인 경우에는
Figure kpo00002
의 관계가 유지되지 않기 때문에 4fsc와 910fH가 차이가 발생된다. 결국의 두 신호를 차분검출회로(11)에서 검출하고 비교회로(12)에서 비교하여 출력회로(13)의 출력에 의해 절환스위치(14)의 제어로 CK8에는 1820fH가, CK4에는 910fH가 선택되어 메인클럭으로 사용된다.Here, if two signals from two VCOs (8fsc, 1820f H ) (3, 8) are divided by two in the divider (4, 9), respectively, 4fsc and 910f H signals are generated and compared in the differential detection circuit 12. Signal
Figure kpo00001
Therefore, 4fsc and 910fH are the same, so that the output of the output signal 13 through the differential detection circuit 11 and the comparison circuit 12 is selected to the CK8 stage 8fsc by the switching switch 14 so that the output switch 13, ck4 stage 4fsc It is selected by the changeover switch 14 to output.
Figure kpo00002
The difference between 4fsc and 910fH is caused because the relationship is not maintained. The two signals at the end to the control of the change-over switch 14 by the output of the detection in the difference detection circuit 11 and compared in the comparison circuit 12, an output circuit (13), CK8, the 1820f H, CK4, the 910f H It is selected and used as the main clock.

그러나 종래는 상기한 바와 같이 수평동기신호(fH)에 록킹한 클럭과, 색동기신호(fsc)에 록킹한 클럭을 2개를 만들어서 사용하므로써 2개 클럭사이에서 발생하는 비트(Beat) 방해가 발생될 뿐만 아니라 2개의 클럭을 만들어야 하기 때문에 회로가 복잡하고 가격이 비싸지는 단점이 있었다.However, in the related art, since two clocks locked to the horizontal synchronization signal f H and two clocks locked to the color synchronization signal fsc are used, a bit disturb occurs between the two clocks. Not only that, but the two clocks have to be made, the circuit is complicated and expensive.

따라서 본 발명의 목적은 입력된 복합영상신호에서 수평동기신호와 색동기신호를 분리하여

Figure kpo00003
관계를 비교하여 이 관계가 유지될 시 색동기를 선택하고 아닐시 수평동기신호를 선택하여 메인클럭을 발생시킬 수 있는 회로를 제공함에 있다.Therefore, an object of the present invention is to separate the horizontal sync signal and the color sync signal from the input composite video signal
Figure kpo00003
The present invention provides a circuit capable of generating a main clock by selecting a color synchronizer when the relationship is maintained and selecting a horizontal synchronization signal when the relationship is maintained.

본 발명의 다른 목적은 두개의 메인클럭을 만들지 않고도 표준신호 및 표준신호에 대한 원하는 메인클럭을 만들 수 있는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit capable of making a desired main clock for a standard signal and a standard signal without making two main clocks.

본 발명의 또다른 목적은 두 클럭 사이에 발생하는 비트를 제거하여 화면에 발생하는 노이즈를 줄일 수 있는 회로를 제공함에 있다.It is another object of the present invention to provide a circuit that can reduce noise generated on a screen by removing a bit generated between two clocks.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 따른 회로도로써, 복합영상신호(Composite Video신호)단 (CV)을 통해 NTSC 표준방식으로 구성된 신호로써 영상신호와 수평 및 수직동기신호, 칼라 서브캐리어(Color Sub Carrier)신호에 변조된 색신호가 합쳐져 있는 신호를 받아 복합영상신호에 포함되어 있는 칼라 버스트신호를 추출하여 이 신호에 록킹된 칼라 동기신호(fsc)를 출력하는 색동기신호 처리회로(21)와, 상기 색동기신호 처리회로(21)에서 출력되는 색동기신호(fsc)는

Figure kpo00004
로 분주하는 제1분주기(22)와, 상기 복합영상신호단(CV)을 통해 입력되는 복합영상신호에 포함되어 있는 수평동기신호를 추출하여 이 신호에 록킹된 수평동기신호(fH)를 출력하는 수평동기신호 처리회로(23)와, 상기 제1분주기(22) 또는 상기 수평동기신호 처리회로(23)에 출력되는 색동기신호
Figure kpo00005
와 수평동기신호(fH)중 하나의 신호를 입력하여 궤환되는 신호와 위상을 비교하는 위상비교기(28)와, 상기 위상비교기(28)의 두 입력신호의 비교에 의한 위상차로부터 전압에 의해 발진주파수가 조정되어 디지탈 텔레비젼의 메인클럭중 8fsc를 발생하는 VCO (29)와, 상기 VCO(29)의 출력된 신호주파수를 2분주하여 디지탈 텔레비젼의 4fsc를 출력하는 제2분주기(30)와, 상기 제2분주기(30)의 출력을
Figure kpo00006
분주하여 상기 위상비교기(28)의 궤환신호로 제공되는 제 3 분주기(31)와, 상기 수평동기신호 처리회로(2 3)의 수평동기신호(fH)와 제1분주기(22)로부터 출력되는 색동기신호
Figure kpo00007
의 2개의 신호의 차를 검출하는 차분검출회로(24)와, 상기 차분검출회로(24)에서 검출된 제어신호 출력과 드레쉬홀드단(TL)으로 입력되는 기준치 설정 값을 비교하는 비교회로(2 5)와, 상기 비교회로(25)의 출력신호를 완충하여 상기 제 1 분주기(22)의 상기 색동기신호
Figure kpo00008
또는 상기 수평동기 신호 처리회로(23)의 수평동기신호(fH)를 선택하기 위한 절환제어신호를 출력하는 출력회로(26)와, 상기 출력회로(26)에서 출력되는 제어신호에 따라 상기 제 1 분주기(22)의 색동기신호
Figure kpo00009
와 상기 수평동기신호 처리회로(23)의 수평동기신호(fH)중 하나를 선택하여 상기 위상비교기(28)에 입력하는 절환스위치(27)로 구성된다.2 is a circuit diagram according to the present invention, which is a signal configured in the NTSC standard method through a composite video signal terminal (CV) to a video signal, a horizontal and vertical synchronization signal, and a color subcarrier signal. A color synchronization signal processing circuit 21 for receiving a signal in which the modulated color signals are combined and extracting a color burst signal included in the composite video signal and outputting a color synchronization signal fsc locked to the signal; The color synchronization signal fsc output from the processing circuit 21 is
Figure kpo00004
Extracts the horizontal synchronous signal included in the composite video signal inputted through the composite video signal terminal CV and the horizontal synchronous signal f H locked to the signal; A horizontal synchronous signal processing circuit 23 to be output, and a color synchronous signal output to the first divider 22 or the horizontal synchronous signal processing circuit 23.
Figure kpo00005
Oscillates by a voltage from a phase comparator 28 for inputting one of the horizontal synchronization signal f H and a feedback signal and comparing a phase with a phase comparator by comparing two input signals of the phase comparator 28 A VCO 29 whose frequency is adjusted to generate 8 fsc of the main clock of the digital television; a second divider 30 which divides the output signal frequency of the VCO 29 into 2 f and outputs 4 fsc of the digital television; Output of the second divider 30
Figure kpo00006
From the third divider 31, which is divided and provided as a feedback signal of the phase comparator 28, the horizontal synchronous signal f H and the first divider 22 of the horizontal synchronous signal processing circuit 23. Color sync signal output
Figure kpo00007
A differential detection circuit 24 for detecting a difference between two signals of a signal, and a comparison circuit for comparing a control signal output detected by the difference detection circuit 24 with a reference value set value input to the threshold hold terminal TL ( 25) and the color synchronization signal of the first divider 22 by buffering the output signal of the comparison circuit 25.
Figure kpo00008
Or an output circuit 26 for outputting a switching control signal for selecting the horizontal synchronous signal f H of the horizontal synchronous signal processing circuit 23 and the control signal output from the output circuit 26. Color synchronizing signal of one divider 22
Figure kpo00009
And a switching switch 27 which selects one of the horizontal synchronous signals f H of the horizontal synchronous signal processing circuit 23 and inputs it to the phase comparator 28.

또는 CK8, CK4는 디지탈 TV에서 사용되는 메인클럭이 되는데, 상기

Figure kpo00010
일때 절환스위치(27)에서
Figure kpo00011
를 선택하므로 CK4는 4fsc가 되고, CK8은 8fsc가 된다.
Figure kpo00012
아닐때 fH가 선택되어 CK4는 1820fH가 되고, CK8은 910fH가 된다.Or CK8, CK4 is the main clock used in digital TV,
Figure kpo00010
At the selector switch (27)
Figure kpo00011
Since CK4 becomes 4fsc and CK8 becomes 8fsc.
Figure kpo00012
If not, f H is selected so that CK4 becomes 1820f H and CK8 becomes 910f H.

따라서 본 발명의 구체적 일실시예를 제2도를 참조하여 상세히 설명하면, 색동기신호(fsc)와 수평동기신호(fH)는 제1도와 마찬가지로 색동기신호 처리회로(21)에서 색동기신호(fsc)가 추출되고, 수평동기신호 처리회로(23)에서 수평동기신호(fH)가 추출된다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIG. 2. The color sync signal fsc and the horizontal sync signal fH are similarly to those of FIG. 1 in the color sync signal processing circuit 21. fsc is extracted, and the horizontal synchronous signal processing circuit 23 extracts the horizontal synchronous signal fH.

여기서는 NTSC 표준신호인 경우

Figure kpo00013
인 관계가 유지되므로, fsc를 제 1 분주기(22)에서
Figure kpo00014
로 분주하여 상기 수평동기신호 처리회로(23)에서 발생된 수직동기신호(fH)와 차분검출회로(24)에서 비교하여 차를 검출한다. 상기 차분검출회로(24)의 검출된 차를 비교회로(25)에서 드레쉬홀드단(Th)의 기준값과 비교를 하도록 되어 있다. 상기 차분검출회로(24)에서 fH와
Figure kpo00015
가 같을시 발생되는 검출 신호를 드레쉬홀드단(Th)의 입력값과 비교회로(25)에서 비교된다. 상기 비교회로(25)의 비교값을 출력회로(26)에 입력하여 완충한후 절환스위치(27)에서
Figure kpo00016
를 선택한다. 차분검출회로(24)에서
Figure kpo00017
인 관계가 유지되지 않는 비표준신호에 대해서는 비교회로(2 5)에서 드레쉬홀드단(Th)의 입력과 비교하여 출력회로(26)의 출력에 의해 절환스위치 (27)가 fH를 선택한다.In this case, NTSC standard signal
Figure kpo00013
Relationship is maintained, so fsc in the first divider 22
Figure kpo00014
The difference is detected by comparing the vertical synchronization signal f H generated by the horizontal synchronization signal processing circuit 23 with the difference detection circuit 24. The difference detected by the difference detection circuit 24 is compared by the comparison circuit 25 with the reference value of the threshold hold end Th. In the difference detection circuit 24 and f H and
Figure kpo00015
The detection signal generated when is equal to is compared with the input value of the threshold stage Th in the comparison circuit 25. The comparison value of the comparison circuit 25 is input to the output circuit 26 to be buffered, and then the switching switch 27
Figure kpo00016
Select. In the differential detection circuit 24
Figure kpo00017
For the non-standard signal for which the phosphorus relation is not maintained, the switching switch 27 selects f H by the output of the output circuit 26 as compared with the input of the threshold hold end Th in the comparison circuit 25.

여기서 표준신호인 경우에는

Figure kpo00018
가 선택되었으므로 위상비교기(28)에서 제 3분주기(31)의 출력과 위상차를 발생하여 이에 따라 발생되는 전압에 의해 VCO(29)를 제어하면 8fsc가 발생된다. 즉, VCO(29)는 fsc에 록킹된 신호로서, 신호출력은 fH가 결국
Figure kpo00019
이므로 VCO(29)는 8fsc의 VCO와 같다(
Figure kpo00020
×1820=8fsc).If the standard signal here
Figure kpo00018
Since is selected, when the phase comparator 28 generates a phase difference from the output of the third divider 31 and controls the VCO 29 by the generated voltage, 8 fsc is generated. That is, the VCO 29 is a signal locked to fsc, and the signal output of f H is eventually
Figure kpo00019
VCO (29) is equal to the VCO of 8 fsc (
Figure kpo00020
X 1820 = 8 fsc).

또한 비교회로(25)에서 비교하고 출력회로(25)의 출력에 의해 비표준신호인 경우에는 절환스위치(27)는 fH를 선택하므로 VCO(1820fH)(29)는 fH에 록킹된 신호로서, 신호출력은 1820fH가 된다.In addition, when the comparison circuit 25 compares and the output circuit 25 outputs a non-standard signal, the switching switch 27 selects f H, and thus the VCO 1820f H 29 is a signal locked to f H. , Signal output is 1820fH.

결국 발명된 회로에서 살펴보면 표준신호인 경우는 fsc에 록킹된 8fsc와 4fsc가 출력이 되고, 비표준신호인 경우는 fH에 록킹된 1820fH와 910fH가 출력이 된다. 이와 같은 방법을 통해서 필요한 메인클럭은 기존의 방법과 마찬가지로 동일한 클럭을 얻을 수 있으며, 또 메인클럭을 얻기 위해서 두개의 VCO가 아닌 한 개의 VCO만으로도 가능해짐을 알 수 있다.As a result, in the inventive circuit, 8fsc and 4fsc locked to fsc are output in the case of the standard signal, and 1820fH and 910fH locked to f H are output in the case of the nonstandard signal. Through this method, the required main clock can obtain the same clock as the existing method, and it can be seen that only one VCO can be used to obtain the main clock.

상술한 바와 같이 메인클럭을 두개만 둘 필요가 없으므로 우선 회로구성이 간단하여 가격이 저렴해지고 두 클럭사이에 발생하는 비트가 없어져 화면에 발생하는 노이즈를 줄일 수 있는 이점이 있다.As described above, since only two main clocks are not required, the circuit configuration is simple, and therefore, the cost is low, and bits generated between the two clocks are eliminated, thereby reducing noise generated on the screen.

Claims (1)

디지탈 텔레비젼의 메인클럭 발생회로에 있어서, 상기 디지탈 텔레비젼의 복합영상신호단(CV)을 통해 입력되 복합영상신호를 받아 이에 포함되어 있는 칼라 버스터신호를 추출하여 이 신호에 록킹된 칼라 색동기신호(fsc)를 출력하는 색동기신호 처리회로(21)와, 상기 색동기신호 처리회로(21)에서 출력되는 색동기신호(fsc)를
Figure kpo00021
로 분주하는 제 1 분주기(22)와, 상기 복합영상신호단(CV)을 통해 입력되는 복합영상신호에 포함되어 있는 수평동기신호를 추출하여 이 신호에 록킹된 수평동기신호(fH)를 출력하는 수평동기신호 처리회로(23)와, 상기 제1분주기(22) 또는 수평동기신호 처리회로(23)에 출력되는 색동기신호(
Figure kpo00022
)와 수평동기신호(fH)중 하나의 신호를 입력하여 궤환되는 신호와 위상을 비교하는 위상비교기(28)와, 상기 위상비교기(28)의 두 입력신호의 비교에 의한 위상차로부터 전압에 의해 발진주파수가 조정되어 디지탈 텔레비젼의 메인클럭중 8fsc 또는 1820fH를 발생하는 VCO(29)와, 상기 VCO(29)의 출력된 신호주파수를 2분주하여 디지탈 TV의 4fsc를 출력하는 제 2 분주기(30)와, 상기 제2분주기(30)의 출력을
Figure kpo00023
분주하여 상기 위상비교기(28)의 궤환신호로 제공되는 제3분주기(31)와, 상기 수평동기신호 처리회로(23)의 수평동기신호(fH)와 제1분주기(22)로부터 출력되는 색동기신호(
Figure kpo00024
)의 2개의 신호의 차를 검출하는 차분검출회로(24 )와, 상기 차분검출회로(24)에서 검출된 제어신호 출력과 드레쉬홀드단(TL)으로 입력되는 기준치 설정 값을 비교하는 비교회로(25)와, 상기 비교회로(25)의 출력신호를 완충하여 상기 제1분주기(22)의 상기 색동기신호(
Figure kpo00025
) 또는 상기 수평동기 신호 처리회로(23)의 수평동기신호(fH)를 선택하기 위한 절환제어신호를 출력하는 출력회로(26 )와, 상기 출력회로(26)에서 출력되는 제어신호에 따라 상기 제 1 분주기(22)의 색동기신호(
Figure kpo00026
)와 상기 수평동기신호 처리회로(23)의 수평동기신호(fH)중 하나를 선택하여 상기 위상비교기(28)에 입력하는 절환스위치(27)로 구성됨을 특징으로 하는 디지탈 텔레비젼 수상기의 메인클럭 발생회로.In the main clock generation circuit of a digital television, the composite video signal inputted through the composite video signal terminal (CV) of the digital television is received, and the color buster signal contained therein is extracted and the color color synchronization signal locked to the signal ( a color synchronizing signal processing circuit 21 for outputting fsc and a color synchronizing signal fsc output from the color synchronizing signal processing circuit 21;
Figure kpo00021
Extracts the horizontal synchronizing signal included in the composite image signal inputted through the composite video signal terminal CV and the horizontal synchronizing signal f H locked to the signal; A horizontal synchronous signal processing circuit 23 to output and a color synchronous signal output to the first divider 22 or the horizontal synchronous signal processing circuit 23 (
Figure kpo00022
Phase comparator 28 for inputting one of the horizontal sync signal f H and comparing the feedback signal with the phase, and the phase difference from the comparison of the two input signals of the phase comparator 28 by voltage. The second frequency divider outputs 4fsc of the digital TV by dividing the VCO 29 generating 8fsc or 1820f H of the main clock of the digital television with the oscillation frequency adjusted, and the output signal frequency of the VCO 29. 30) and the output of the second divider 30
Figure kpo00023
It is divided and output from the third divider 31 provided as a feedback signal of the phase comparator 28, the horizontal synchronous signal f H of the horizontal synchronous signal processing circuit 23, and the first divider 22. Color synchronization signal (
Figure kpo00024
A differential detection circuit 24 for detecting the difference between the two signals of < RTI ID = 0.0 >),< / RTI > And the color synchronization signal of the first divider 22 by buffering the output signal of the comparison circuit 25.
Figure kpo00025
Or an output circuit 26 for outputting a switching control signal for selecting the horizontal synchronous signal f H of the horizontal synchronous signal processing circuit 23 and the control signal output from the output circuit 26. The color synchronizing signal of the first divider 22
Figure kpo00026
) And a switching switch 27 which selects one of the horizontal synchronous signal f H of the horizontal synchronous signal processing circuit 23 and inputs it to the phase comparator 28. Generating circuit.
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