KR910003952A - 데이타 디코더 - Google Patents

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KR910003952A
KR910003952A KR1019900011685A KR900011685A KR910003952A KR 910003952 A KR910003952 A KR 910003952A KR 1019900011685 A KR1019900011685 A KR 1019900011685A KR 900011685 A KR900011685 A KR 900011685A KR 910003952 A KR910003952 A KR 910003952A
Authority
KR
South Korea
Prior art keywords
data
memory
decoder
code word
multiplexer
Prior art date
Application number
KR1019900011685A
Other languages
English (en)
Inventor
에이. 샤흐 임랜
씨. 죤슨 브라이언
Original Assignee
프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US07/388,281 external-priority patent/US5113516A/en
Priority claimed from US07/388,283 external-priority patent/US5058137A/en
Application filed by 프레데릭 얀 스미트, 엔.브이.필립스 글로아이람펜파브리켄 filed Critical 프레데릭 얀 스미트
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T9/00—Image coding
    • G06T9/005—Statistical coding, e.g. Huffman, run length coding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3084—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction using adaptive string matching, e.g. the Lempel-Ziv method
    • H03M7/3088—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction using adaptive string matching, e.g. the Lempel-Ziv method employing the use of a dictionary, e.g. LZ78

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

내용 없음.

Description

데이터 디코더
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 사용된 데이터 구성의 도시도,
제2도는 본 발명에 따른 메모리 구조의 도시도,
제3도는 본 발명에 따른 메모리 구조의 도시도.

Claims (18)

  1. 기억된 코드 워드에 대응하여 코드 워드 및 데이터 워드를 기억하기 위한 메모리 수단과: 디코드되는 코드 워드를 기억하고 수신하기 위한 수단과: 데이터 소자 및 또다른 코드 워드를 판독하기 위해 상기 메모리 수단에 디코드된 기억 코드 워드를 공급하고 기억된 코드 워드가 디코드될때까지 상기 메모리 수단에서 메모리 수단까지 판독하는 또다른 코드 워드 및 각각 연속적이 코드 워드를 공급하기 위한 수단을 구비하는 인코드 데이터 디코딩용 디코더.
  2. 제1항에 있어서, 상기 디코드되는 코드 워드를 수신하고 기억하기 위한 수단은 래지스터로 구성되는 디코더.
  3. 제1항 또는 제2항에 있어서, 상기 기억된 코드 워드를 공급하기 위한 수단은 디코드되는 기억 코드 워드 수신용 입력과 상기 메모리 수단으로부터 코드 워드를 수신하기 위한 또다른 입력을 가지는 멀티플렉서로 구성되는 디코더.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 코드 워드는 스트링의 단부를 표시하는 베이직 코드 워드 셋중 하나일 때를 결정하기 위한 수단과: 상기 메모리 수단에서 만들어지는 다음 엔트리의 어드레스 값을 유지하기 위한 수단과: 이전에 수신된 코드 워드를 기억하기 위한 수단과: 상기 스트링 상태의 단부 결정에 응답하여 새로운 디코더 테이블 엔트리를 만들기 위해 이전에 수신된 코드 워드 및 현행 코드 워드를 상기 메모리 수단으로 기록하기 위한 수단을 구비하는 디코더.
  5. 제4항에 있어서, 상기 결정 수단은 공급 수단 출력을 수신하기 위해 접속된 비교기인 디코더.
  6. 제4항 또는 제5항에 있어서, 상기 어드레스 값을 유지하기 위한 수단은 카운터인 디코더.
  7. 제1항, 제2항, 제3항, 제4항, 제5항 또는 제6항에 있어서, 상기 기억된 워드를 결정하기 위한 수단은 디코드된 기억 코드 워드를 수신하기 위한 제1입력과 상기 메모리 수단으로부터 판독되는 코드 워드를 수신하기 위한 제2입력을 가지는 제1의 멀티플렉서와, 상기 제1의 멀티플렉서 출력을 수신하기 위한 제1입력과 상기 메모리 수단에서 만들어지는 다음 엔트리의 어드레스 값을 수신하기 위한 제2입력을 가지는 제2의 멀티플렉서로 구성되는 디코더.
  8. 앞의 항중 한항에 있어서, 상기 디코드된 데이터를 포함하는 캐릭터 순서를 반전하기 위한 수단을 구비하는 디코더.
  9. 제8항에 있어서, 라스트-인 퍼스트-아웃 메모리를 포함하는 캐릭터 순서를 반전하기 위한 수단은 제1메모리와: 메모리 어드레스 신호 순서를 발생하기 위한 제1수단과: 제2메모리와: 메모리 어드레스 신호 순서를 발생하기 위한 제2수단과: 어드레스 신호 멀티플렉서와: 제3메모리와: 상기 제1, 제2 및 제3메모리를 제어하기 위한 제어수단과: 상기 제1, 제2 및 제3메모리, 어드레스 신호의 순서를 발생하기 위한 상기 제1 및 제2메모리, 상기 제1메모리에 데이터를 기억하고 라스트-인 퍼스트-아웃 바이어스상에서 제1메모리에 기억된 데이터를 순간적으로 판독하는 동안 상기 제2메모리에 데이터를 기억하며, 상기 제1 및 제2메모리 중 하나가 기록되어 채워질 때 제3메모리에서 데이터를 기억하고 상기 어드레스 멀티플렉서를 통해 메모리 어드레스 신호 순서를 상기 제3메모리에 적용하므로써 유지하기 위한 상기 어드레스 신호 멀티플렉서를 제어하기 위한 제어 수단을 구비하는 디코더.
  10. 제9항에 있어서, 상기 제1, 제2 및 제3메모리중 최소한 하나는 랜덤 억세스 메모리인 디코더.
  11. 제9항 또는 제10항에 있어서, 상기 메모리 어드레스 신호 순서를 발생하기 위한 제1 및/또는 제2수단은 반전가능한 카운터로 구성되는 디코더.
  12. 제9항, 제10항 또는 제11항에 따른 디코더에 사용하기 위한 라스트-인 퍼스트-아웃 메모리 버퍼.
  13. 제1항 내지 제12항중 한항에 있어서, 상기 디코더는 제1의 가변폭으로 분리하는 입력 데이터를 제2의 가변폭으로 분리하는 출력 데이터로 변환하기 위한 데이터 리패커를 구비하며, 상기 데이터 리패커는 중간 결과를 홀딩하기 위한 래지스터와: 상기 래지스터에 접속된 입력 및 출력을 가지는 데이터 멀티플렉서와: 상기 래지스터의 출력을 상기 데이터 멀티플렉서 입력에 피딩백하기 위한 회로 통로와: 상기 래지스터의 출력을 시프팅하고 상기 멀티플렉서의 입력에 접속된 출력을 갖기 위한 제1 시프터와: 상기 데이터 멀티플렉서 출력을 시프팅하고 데이터 리패커 출력을 구성하는 출력을 갖기 위한 제2시프터와: 상기 멀티플렉서, 래지스터, 및 제1 및 제2시프터를 제어하기 위한 제어 수단을 구비하는 디코더.
  14. 제13항에 있어서, 상기 데이터 리패커는 또한 상기 데이터 멀티플렉서 입력에 접속된 입력 데이터 래지스터를 구비하는 디코더.
  15. 제13항 또는 제14항에 있어서, 상기 데이터 리패커는 또한 상기 제2시프터 출력에 접속된 출력 데이터 래치를 구비하는 디코더.
  16. 제13항, 제14항 또는 제15항에 있어서, 상기 데이터 리패커는 2:1 멀티플렉서를 구비하며 상기 래지스터 및 상기 리패커의 제1 및 제2시프터는 그들에 공급된 데이터 워드 크기의 2배인 디코더.
  17. 제13항, 제14항, 제15항 또는 제16항에 있어서, 상기 데이터 리패커의 제어 수단은 입력 데이터 워드에서 다수의 비트와 출력 데이터 워드에서 다수의 비트를 표시하는 제어 신호에 응답하는 디코더.
  18. 제13항 내지 제17항에 따른 디코더에 사용하기 위해 적당한 데이터 리패커.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900011685A 1989-07-31 1990-07-31 데이타 디코더 KR910003952A (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US388,283 1982-06-14
US38828289A 1989-07-31 1989-07-31
US07/388,281 US5113516A (en) 1989-07-31 1989-07-31 Data repacker having controlled feedback shifters and registers for changing data format
US388,282 1989-07-31
US07/388,283 US5058137A (en) 1989-07-31 1989-07-31 Lempel-Ziv decoder
US388,281 1989-07-31

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KR910003952A true KR910003952A (ko) 1991-02-28

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EP0411692B1 (en) 1998-10-28
DE69032718D1 (de) 1998-12-03
EP0411692A3 (ko) 1994-01-19
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EP0411692A2 (en) 1991-02-06

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