JPH03179520A - データデコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータデコーダ、特にランペル−ジブ符号化さ
れたデータを復号化するデコーダに関するものである。

（従来の技術） データ圧縮技術を改善する必要性があることは既知であ
り、極めて多量のデータが発生するとともに現在のコン
ピュータシステムで用いられている。将来は多量のデー
タを記憶し、処理することが必要とされる。またデータ
記憶の要求を低減するために、データを圧縮する必要の
あることもしばしばである。更に、多数のコンピュータ
をコンピュータネットワークの１部分として作動させる
ため、データ伝送の時間およびコストを低減するために
、データを圧縮させる必要のあることもしばしばである
。

データ圧縮の一般的な多くの技術はランペル−ジブ（Ｌ
Ｚ）アルゴリズムである。このランペル−ジブアルゴリ
ズムによってデータ記号の周波数歪みの既知の知識かな
くても、１回の通過でデータを有効に圧縮させることが
できる。また、符号化されたデータを伸長する復号化ア
ルゴリズムも存在する。

ランペル−ジブデータ圧縮アルゴリズムは入力文字のス
トリングを固定長さの符号にマツプされるようになる。

ストリング符号ワード対をストリングテーブルと称され
るテーブルに記憶する。この際のテーブルエントリはデ
ータ圧縮中に発生する。データ伸長はデータ圧縮ステッ
プの場合と同一のストリングテーブルを用い、これを用
いてメツセージか翻訳されたものとする。メツセージの
翻訳中容ストリングないの文字は逆の順序に発生するよ
うになる。データ圧縮の結果はコンピュータの中央プロ
セッサにおける追加の負担となる。

多量のデータを圧縮または伸長する必要かある場合には
十分な量の計算時間が必要となる。これはデータ圧縮の
使用により達成される利得を減少するようになる。　ま
た、本発明はバッファメモリ、特にランペル−ジブデー
タ圧縮アルゴリズムの実行に用いるに好適な後入れ一先
出しメモリに関するものである。

従って、本発明の目的は、コンピュータまたはデータ伝
送或は処理システムに用いてＬＺ符号化データ復号し得
るようにしたデータデコーダを提供することを目的とす
る。

本発明の他の目的は翻訳された文字ストリングを反転す
る手段を提供せんとするにある。

かかるデータデコーダではデータ信号のフォーマットを
変化させる必要がある。その理由はこのデータか可変長
データであるからである。データは８または１６ビツト
のような標準幅で発生するとは限らない。他のデータも
それ自体特定の長さ、例えば、９〜１２ビツト像データ
を有するようにすることかできる。

所望のフォーマットに対する圧縮、伸長、リパッキング
データはコストが高くつくようになる。

計算のリソースをリパッキングに用いる場合にはこれら
リソースは許容し得ない長期に亘って結合されるように
なる。更に、同一のデータは１回以上りバッキングする
必要かあり、従って更にリパッキングに関連するコスト
か増大するようになる。

従って、本発明の目的はデータリパッカをも提供せんと
するにある。

（課題を解決するための手段） 本発明はランペル−ジブ符号化されたデータを復号化す
るデコーダであって、コードワードを記憶し、かつ記憶
されたコードワードに対応するデータワードを記憶する
メモリ手段と、符号化すべきコードワードを受けて記憶
する手段と、前記記憶されたコードワードを前記記憶手
段に供給してデータエレメントおよび他のコードワード
を読出すとともに記憶されたコードワードか復号される
まで他のコードワードおよび前記記憶手段から読出した
各順次のコードワードを前記記憶手段に供給する手段と
を具えることを特徴とする。

ランペル−ジブ符号化データを復号するデコーダはメモ
リを具え、これに符号ワードを記憶するとともにデータ
ワードを符号ワードに対応させるようにする。データを
データ素子と第２符号ワードとの組合わせの形状とし、
この第２符号ワードによってデータ素子および第３符号
ワードの組合わせを表わすようにする。復号化は、元の
符号ワードか検索されて符号ワードか復号されるまでデ
ータ素子および符号ワードを検索することによって行う
。次いて検索されたデータは後入れ一先出しメモリによ
って反転する。

本発明によれば、ＬＺデコーダに用いる後入れ先出しメ
モリ回路を、第１および第２メモリと、オーバーフロー
メモリとして作動する第３メモリとて構成する。第１お
よび第２メモリの各々は、メモリアドレス信号の個別の
シーケンスを発生する。第１手段からのメモリアドレス
信号のシーケンスを第１メモリに供給し、第２手段から
のメモリアドレス信号のシーケンスを第２メモリに供給
する。アドレス信号乗算器はメモリアドレス信号の２つ
のシーケンスを受けてそのうちの一方または他方を第３
メモリに供給する。

制御手段によって他方の回路素子を制御して作動の所望
のモードを達成する。例えば、入力データストリングを
第１メモリに供給して第１手段からのメモリアドレス信
号のシーケンスによって決まるアドレスのシーケンスで
記憶する。入力ストリングの長さが第１メモリの容量以
上になる場合にはアドレス信号乗算器によって制御手段
の制ｉ卸のもとで、メモリアドレス信号のシーケンスを
第３メモリに切換えて、データストリングを、第１手段
からのメモリアドレス信号のシーケンスによって決まる
第３メモリのメモリ位置に順序正しく記憶し続けるよう
にする。

入力ストリングか記憶された後、次の入力ストリングを
同様に第２メモリに記憶する。第２手段からのメモリア
ドレス信号のシーケンスを第２メモリに供給し、入力ス
トリングを第２メモリに順次に記憶する。入力ストリン
グかメモリに記憶される間に第１メモリにあらかじめ記
憶されたストリングを読出すようにする。前記第１手段
によってメモリアドレス信号のシーケンスを発生して第
１メモリに記憶されたストリングを読出すようにする（
この例では第３メモリ）。メモリアドレス信号のシーケ
ンスは、ストリングの記憶中に発生したシーケンスとは
逆の順序で第２手段により発生させるようにする。かよ
うにして、記憶されたストリングを逆の順序、即ち、後
入れ一先出し態様で読出すようにする。

また、本発明によれば、符号ワードをハツシング手順を
用いてメモリに記憶する。メモリアーキテクチュアは、
ハツシングに対し最適とするとともにメモリの２ブロツ
クを具える。メモリの第１ブロツクは、メモリの第２ブ
ロツクにリンクフィールドまたはポインタを記憶する場
合にのみ用い、このポインタはこれにハツシング関数を
適用することによってキーの値から見いだす。メモリの
第１ブロツクの各アドレスはハツシュテーブルアドレス
に対応し、メモリポイントの第１ブロツクに記憶された
ポイント値は第２メモリブロツクのキー値および関連す
るデータに対応する。同一のハツシュアドレスを共有す
る種々のキー値は第２メモリでリンクされたリストによ
って接続する。

このアーキテクチュアには幾つかの利点がある。

まず最初、これによってハツシュテーブルの負荷ファク
タ並びにキーおよび関連するデータに対するメモリ要求
を減結合する。次いて、第２メモリブロツクのメモリ要
求は第１メモリブロツクの容量とは無関係に満足するこ
とかできる。更に、過剰のメモリ要求は発生しない。そ
の理由はハツシュ機能か弱いからである。

第１メモリブロツクの各ハツシュアドレス、即ち、キー
値に作用するハツシュ機能の結果は単一ポイントにのみ
記憶する。第１メモリブロック従ってハツシュテーブル
の容量は最小のペナルティで拡張することかできる。そ
の理由は、これにキーまたは関連するデータか含まれて
いないからである。第２メモリブロツクはキーデータお
よび他の関連するデータを記憶するに充分な大きさとす
る必要はない。同一のハツシュアドレスへのキー毎にハ
ツシュを行うハツシュ関数の特別の場合でも、メモリの
第２ブロツクは記憶すべきデータか必要とする場合より
も大きくする必要はない。

本発明の他の特徴は、これかパイプラインアーキテクチ
ュアデ容易に実行することかできる点である。このパイ
プラインによって、ハツシュメモリおよび関連するキー
および他のデータに対するメモリの２つのアクセスから
生じるシステムスループットの任意のペナルティを排除
し得るようにする。これは第１および第２メモリ間にレ
ジスタおよび他のメモリを用いることによって達成する
ことかできる。このアーキテクチュアによってキーを第
１メモリブロツクのアドレスにハツシュせしめるととも
に記憶されたポインタ値を読出し、かつパイプラインレ
ジスタに記憶するようにする。

次いてレジスタのポインタ値を用いて第２メモリブロツ
クからのからのキーデータを読出すようにする。第２メ
モリブロツクかアクセスされる時間インターバル中次の
キーを第１メモリブロツクにハツシュさせることかでき
、従って次のキーのハッシュイングを全サーチ時間から
充分に除去する。

これがため、単一アクセスのみか必要となる場合にスル
ープットができるだけ高くなる。

（実施例） 図面につき本発明の詳細な説明する。

使用されるデータ編成またはデータ構体を第１図に示す
。リンクフィールドをハツシュ関数値Ｈ（ｋ）に相当す
るアドレスで他のデータとは無関係にメモリ位置に書込
む。多重リンクフィールドはハツシュテーブル値に対応
するアドレスでテーブルのメモリに記憶し、リンクフィ
ールドｌに記憶された値をメモリ位置２ａへのポインタ
Ｐまたは関連するキーおよび他の任意の関連するデータ
フィールド２ｂのアドレスとする。各キーはレコード２
に含まれ、またレコード２は同一のハツシュアドレスに
関連するレコード２′、キーフィールド２’ａ、データ
フィールド２’ｂ、およびリンクフィールド２’ｃへの
ポインタＰ′を記憶する関連するリンクフィールド２ｃ
を有する。

関連するメモリアーキテクチュアは第２図に示すととも
に第１メモリＭｌおよび第２メモリＭ２を具える。第１
メモリＭｌによってハツシュテーブルを具えるアドレス
でリンクフィールド値のみを記憶する。第１メモリＭｌ
の各アドレスはハツシュテーブルアドレスであるととも
に第１メモリＭｌに供給されるハツシュ関数値Ｈ（ｋ）
によってアドレス指定する。本発明によれば第１メモリ
Ｍｌの容量を適宜選定してハツシングを最適化し得るよ
うにする。ハツシュテーブルの記憶に用いる第１メモリ
Ｍｌのロードファクタはあらかじめ決めることかでき、
第１メモリＭｌの容量はこのロードファクタを達成する
ように選択する。

第１メモリＭｌの容量およびそのロードファクタは所望
に応じハツシュテーブルの大きさに従ってのみ選択する
ことができることは明らかである。

キーフィールドおよび第１メモリＭｌの容量を選択する
ために記憶する他のデータフィールドの数は考慮する必
要はない。メモリＭ２を用いてキーその他関連するデー
タフィー、ルド並びに連続キーの記録へのポインタに対
する関連するリンクフィールドを記憶する。

メモリＭ２に記録されたデータを順次挿入することかで
き、かつ、キーおよび他のデータを記憶するアドレス値
は、第１メモリＭｌのポインタ値である。メモリＭ２の
容量はキーおよび他の関連するデータの記憶要求を満足
するように選択する。

メモリＭ２のリンクフィールドによって衝突解決に用い
るチェーニングを行うようにする。メモリＭ２に挿入さ
れた特定のハツシュアドレスに相当する第１キーは、ハ
ツシュアドレスＨ（ｋ）でメモリＭｌに記憶されたポイ
ンタに相当するメモリＭ２のアドレスである。同一のハ
ツシュアドレスＨ（ｋ）に相当する第２キーは第１キー
を含む記録のリンクフィールドに記憶されたメモリＭ２
のアドレスでメモリＭ２に記憶する。かようにして、リ
ンクされたリストを、メモリＭｌに記憶されたポインタ
値を経てアクセスされるメモリＭ２内に発生させるよう
にする。メモリＭ２に連続して記憶されたキーおよび他
のデータは、リンクされたリストの形態の隣接のメモリ
に記憶することかできる。メモリＭ２の容量はデータの
記憶要求を満足するに充分なものとする必要があるだけ
である。

これがため、各メモリの容量はハツシングに対して個別
に最適とすることかできる。同一のハツシュアドレスに
対し全てのキーに関連する記録はメモリＭ２に隣接して
記憶する必要はない。

ハツシュアドレスと、関連するキーおよび他の関連する
データフィールドとの減結合の結果は、キーを検索する
ために２つのメモリアクセスの最小値を必要とすること
である。記憶したデータの検索か不定期である場合には
、単一キーの検索時間が２重となることがある。しかし
、記憶したデータを繰り返しアクセスする必要かある場
合には、上述したメモリアーキテクチュアのアクセス時
間か増大するのを有効に除去するかまたは少なくとも大
きく減少し得るようにする必要がある。

第３図はハツシュテーブルを具えるリンクフィールドを
記憶する第１メモリＭ３を有する他のメモリの例を示す
。第２メモリＭ４はキーおよび他の関連するデータフィ
ールド並びに上述したように各キーに関連するリンクフ
ィールドを記憶する。

これかため、両側では同一方法のデータ編成を用いるよ
うにする。更に、この第２の例には第１メモリＭ３から
読出したポインタ値を記憶するとともに第２メモリＭ４
をアクセスするようにこれに記憶されたポインタ値を用
いるレジスタ５を具える。レジスタ５内の第１メモリＭ
３から読出したポインタ値Ｐを記憶することによって、
第２メモリＭ４をアクセスするも、第２キーにより第１
メモリＭ３にハツシュを行うようにする。

例えば、キーＫｉを第１メモリＭ３の特定のアドレスに
ハツシュするとともにこのアドレスに記憶されたポイン
タＰｉを読出すものとする。次の読出し作動で、次のキ
ーＫｉＮによりポインタを含むメモリＭ３の他のアドレ
スにハツシュし、しかも、レジスタ５のポインタ値Ｐｉ
によりメモリＭ４をアドレスし、キーＫｉに関連するデ
ータを読出すようにする。かかるシステムによってキー
Ｋｉ　とメモリＭ４の内容との整合をみるとともに、キ
ーＫ　ｉ＋１が第１メモリＭ３にハツシュされるように
する。キーＫｉ　との整合か達成されると、キー　Ｋ　
ｉ＋１に関連するポインタＰ　ｉ＋１を第２メモリＭ４
に供給し得るか、キーに１か成功か、失敗かを解決する
までキーＫ　ｉ＋１に関連するポインタは何の作動もし
ない。いずれの場合（こも、キーＫｉ＋１のハツシュさ
れた値による第１メモリＭ３のアクセスは既に行われ、
全探索時間に寄与しない。

上記データ構体およびメモリアーキテクチュアに対する
適用はデジタル化された像の例えばデータ圧縮にある。

第４図は、ハツシングをハードウェア回路により行うラ
ンペル−ジブアルゴリズムに従ってデータ圧縮を行うよ
うにした集積回路の構体を示す。ハツシュされたデータ
は編成を行って、上述したようにメモリ記憶する。

ランペル−ジブアルゴリズムの良好な説明はテリー・エ
イ・ウエルチの論文“高性能データ圧縮技術”１９８４
年第８−１９頁に記載されている。このウエルチの論文
に与えられたアルゴリズムの処理の概要を以下に示す。

ランペル−ジブアルゴリズムによって入力文字のストリ
ングを固定長コードに写像する。ストリングコードワー
ド対をストリングテーブルと称されるテーブルに記憶す
る。テーブルエントリはデ−夕圧縮中に発生する。特に
、文字のシーケンスで構成されるメツセージはｌパスで
直列な文字を構文解析し、かつ、最長の認識された入力
ストリングＳは、その都度、構文解析を停止する。認識
されたストリングはストリングテーブルに既に存在して
いるものとする。認識されたストリングＳのコードワー
ドは伝送され、付加されたメツセージの次の文字Ｃを有
する認識されたストリングＳ、ＳＣはストリングテーブ
ルに追加され、特定のコードワードを割当てるようにす
る。

ランペル−ジブアルゴリズムは次に示すように更に詳細
に説明する。

メツセージ文字の単一文字ストリングを含むストリング
テーブルを初期化する。

初ず最初入力文字を読出す−プレフィックスストリング
Ｓ ステップ二次の入力文字Ｃを読出す。

かかる文字Ｃかない場合（入力放出）：コードＳ伸出カ
ニ出口 ＳＣがストリングテーブルに存在する場合：ＳＣ→Ｓニ
ステップを繰返す ストリングテーブルにＳＣか存在しない場合消去：コー
ド（Ｓ）→出力 ＳＣ→ストリングテーブル Ｃ−Ｓ＋ステップを繰返す メツセージが構成される文字セットを含む初期化された
ストリングテーブルでスタートし、第１メツセージ文字
を読出し、プレフィックスストリングＳにセットする。

次のメツセージ文字が存在する場合にはこれを読出して
プレフィックスストリングに供給し、新たなストリング
ＳＣを形成する。次いでストリングテーブルをチエツク
してストリングＳＣがすでにエンタされているか否かを
決めるようにする。ストリングＳＣがすでにエンタされ
ている場合にはストリングＳＣをプレフィックスストリ
ングＳにセットして次のメツセージ文字Ｃを読出し、こ
のステップを繰返す。さもないと、ストリングＳＣがテ
ーブルに存在しない場合プレフィックスストリングＳの
出力コードワードを伝送し、ストリングＳＣの新たなテ
ーブルエントリを発生し、文字Ｃをプレフィックススト
リングＳにセットしてこのステップを繰返すようにする
。

第４図に示す圧縮器／伸長器は先入れ一先出しバッファ
メモリ（ＦＩＦＯ）　１０を具え、その出力端子を圧縮
すべきメツセージ文字のシーケンスを受けるデータボー
ト９を構成する。ＦＩＦＯ１０は本発明システムの主要
部ではないか、データ比を円滑にするために用い、さも
ないとデータ比が変化する。

その理由は■Ｚアルゴリズムの実行中に発生し得るサー
チ時間か変化するからである。

ゴーダ／デコーダ（ＣＯＤＥＣ）１２はＦＩＦＯ１０か
らの出力を受けて符号化モードで作動してＩＺアルゴリ
ズムに従って供給された信号を符号化する。

Ｃ０ＤＥＣ１２からの符号化信号をリパック（ＲＦＰＡ
Ｃ）１４に供給し、このＲＦＰＡＣは可変幅の入力デー
タストリームを受け、可変幅の出力データストリームを
発生する。ＲＦＰＡＣ１４の出力をＦＩＦＯ１６に供給
し、ＦＩＦＯ１６を作動させてデータ圧縮器／伸長器の
コードポート１９から送られたコード信号の速度を円滑
にする。

ＦＩＦＯ１０及び１６、Ｃ０ＤＥＣ１２及びＲＥＰＡＣ
１４をマイクロプロセッサ／メモリインターフェース１
８により初期化して作動状態にする。インターフェース
Ｉ８はデータ圧縮器／伸長器か組込まれているシステム
からの制御信号を受けてこのデータ圧縮器／伸長器の素
子とそのメモリとの間に信号を通過せしめるようにする
。ＦｒＦｏ　１０及び１６と、Ｃ０ＤＥＣ１２と、Ｉ？
ＥＰＡＣ１４と、インターフェース１８とを、好適な例
では第４図に鎖線で示すように単一の集積回路２３とし
て形成する。後述するメモリ２０．２１及び２２は個別
の素子とする。或いは又、データ圧縮器／伸長器の素子
の成るもの又は全部を個別のユニットとして構成し、又
は、メモリをデータ圧縮器／伸長器を具える集積回路に
設けることもできる。

メモリアーキテクチュアで必要とするランペル−ジブ（
ＬＺ）アルゴリズムは上述した基本ＬＺアルゴリズムと
は幾分相違するように実行する。

その理由は第１メモリ２１がポインタ値のみを含み、従
ってストリングプレフィックスなしではアドレス指定し
得ず、ストリグプレフィックスは第２メモリ２２でのサ
ーチをアクセス及び解決しなければ利用し得ないからで
ある。

パイプライン　メモリアーキテクチュアを用いるために
はＬＺアルゴリズムはプレフィックスを考慮し、プレフ
ィックス−データの組合せをハツシングすることにより
実行する。かようにして得たポインタ値を第１メモリ２
１に記憶する場合には上記問題は解決される。従って解
決されるプレフィックス及び新たなデータを第１メモリ
２１にハツシュし、前にハツシュされた作動から得たキ
ーによって第２メモリ２２をアドレス指定する。２つの
キーか整合すると次のプレフィックスデータの処理の１
サイクルか達成されたことになる。又、キーか整合しな
い場合、即ち失敗があった場合にはプレフィックスに関
する推定が間違っていたことになる。次のサイクルでは
キーが第２メモリに書込まれしかもこのサイクル中補正
されたプレフィックスを有する新たなキーか第１メモリ
にハツシュされるようになる。かようにしてパイプライ
ンアーキテクチュアに属し得るスピードの増大がＬＺア
ルゴリズムで達成され得るようになる。

かようにプレフィックス値に予想する位置調整が行える
理由は、ＬＺアルゴリズムによって４〜６データ素子へ
の平均ストリング長さで像のようなデータを１／２〜１
／３倍に圧縮するからである。

これかためプレフィックス−データの組合せをサーチす
る際の失敗よりも約３倍以上の成功か得られるようにな
る。従ってプレフィックスが実際に解決される前でも、
プレフィックスを予想し時間の７５％を正しく使用する
ことかできる。

ＬＺ符号化では可変長さのデータをコードで表わす。各
順次のデータワードをプレフィックスに付加し、これを
前のデータワードのストリングを表わすコードとする。

次いで長いストリングを表わすこのプレフィックス−デ
ータの組合せに対しコードテーブルでサーチを行う。プ
レフィックス−データの組合せがこのコードテーブルで
見出せた場合（サクセス）にはこのプレフィックス−デ
ータの組合せに割当てられたコードか新たなプレフィッ
クスとなる。サイクルを繰返す際にはこの新たなプレフ
ィックスに次のデータワードを付加する。プレフィック
ス−データの組合せかコードテーブルに見出せない場合
には、これをテーブルにこれを表わす新たなコードワー
ドと共に追加する。テーブルで見出せた最も長いデータ
ストリングを表わすプレフィックスを伝送する。

Ｃ０ＤＥＣ１２にはＬＺアルゴリズムに従って符号化入
力データを符号化すると共にＬＺ−符号化データを復号
化する回路を設ける。

Ｃ０ＤＥＣ１２のエンコーダ部分を第５図に示す。第５
図には情報の流れを表わすこれらの接続のみを示す。又
、第５図に示す多数の接続は直接接続、図示されていな
い回路素子を経ての接続、或いはエンコーダ制御回路３
６を経ての接続とすることかできる。新たなデータワー
ドはデータレジスタ３２によりＦＩＦＯ１０から受ける
プレフィックスレジスタ３３によって、新たなデータワ
ードを付加すべきプレフィックスを記憶する。新たなデ
ータワード及びレジスタ３３からのプレフィックスをハ
ツシュ回路３４に供給し、これによりハツシュアドレス
及び省略キーを発生する。ハツシュ回路３４を以下に詳
細に説明する。

ハツシュアドレスを信号路３５を経てハツシュ−タグメ
モリ２０．２１に供給してハツシュ関数に相当するアド
レスかメモリ２０．２１の内容を読出す。ハツシュ−タ
グメモリから読出したタグ値を成る条件に従って０又は
ｌとする。メモリ２１によって第２メモリにおけるキー
の可能な位置に対するポインタを読出す。（ハツシュ−
タグメモリ２０．２１を第５図にエンコーダの１部とし
て示すか、これを第４図に示すようにエンコーダから物
理的に分離することかできる。） ダクビット値０は、プレフィックス−データの組合せが
以前に遭遇していないこと（フェイリュア）を示す。こ
の場合にはハツシュアドレスに相当する新たなコードワ
ードをコード−ワード−カウンタ３７から得てエンコー
ダ回路３６を経てハツシュメモリ２１のメモリ位置にエ
ンタする。タグピットを１として再び書込み、メモリ位
置における有効エントリを示す。最後に省略キーをキー
コードワードメモリ２２のコードワード位置にエンタす
る。

プレフィックス　マルチプレクサ４０によってレジスタ
３２からの現在のデータを次のプレフィックスとして選
択し、これをプレフィックス−レジスタ３３に記憶する
。レジスタ３３の現在のプレフィックス内容をトランス
ミツト　マルチプレクサ４５を経てＲＦＰＡＣ１４に伝
送する。

タグピット値１はハツシュメモリ２１における有効エン
トリを示す。この場合にはハツシュメモリの内容を次の
サイクルでアドレスとして用いて省略キーを読出して比
較する。これと同時に、プレフィックス　マルチプレク
サ４０は、省略キーか整合し、ハツシュメモリ２１の内
容を次のプレフィックスとして用いるものとする。省略
キーか整合する場合、即ちサクセス（成功）する場合に
はプレフィックスの推定か有効となる。エンコードの作
動はハツシュメモリへのアクセスの結果を用いて継続さ
れる。

省略キーか整合せず、キーコードワードメモリ２２のタ
グピットか０（これはリストの終りを示す）の場合には
状態は衝突に次ぐ失敗となる。従ってハツシュ演算を行
うためのプレフィックスに関して行われた想定か間違っ
ていたことになる。この場合にはハツシュ演算の結果を
無効にして前のデータレジスタ４１に記憶されている前
のデータを新たな正しいプレフィックスとして用いる。

これと同時にレジスタ４２に記憶されている前のプレフ
ィックスを伝送する。キー／コードワードメモリ２２の
タグピット値を１に変更し、そのコードワード値をコー
ドワードメモリ２２に書込む。次のサイクルではコード
ワードメモリ２２の内容をアドレスとして用いて新たな
省略キーをキーメモリ２２に書込みこの位置でタグピッ
トを０に初期化する。換言すれば、新たなリンクをリン
クリストに追加し、エンドオブリストポインタを更新す
る。

省略キーが整合しないでキー／コードワードメモリのタ
グピットか１の場合にはリストはまだそのエンドに到達
していない。このアドレスにおけるコードワードメモリ
２２の内容を想定されるキーの次の可能な位置にポイン
ティングする。

次のサイクルては、コードワードメモリ２２の内容をア
ドレスとして用いてキーを再びサーチする。

この処理は、キーか見出されて成功となりエンドオブリ
ストに到達するか又は失敗となるまで継続される。アド
レスか見出されてキーの次の可能な位置にポインティン
グされる度毎にキーは、ここで見出されるものとする。

成功であると想定されると、このアドレスをハツシング
のプレフィックスとして用いてプレフィックス　マルチ
プレクサ４０を経てハツシュ回路３４に供給する。キー
か整合し、成功となる場合にのみハツシングの結果を用
いるようにする。

符号化処理中エンコーダによって発生するデータとコー
ドワードとの一致に関する情報を次の復号化中デコーダ
で用いる。符号化生失敗毎に伝送を行って新たなコード
テーブルエントリを行う。

この情報をデコーダで用いる。デコーダはコードを受け
る度毎に現在受けている第１文字を前のコードに付加し
、且つコードテーブルでこれに新たなコードワードを割
当てることによってコードテーブルへの関連するエント
リを行う。これと同時にデコーダは現在のコードに関連
するストリングを出力しエンコーダに続くｌステップを
常時作動させるようにする。

Ｃ０ＥＤＣ１２のデコーダ回路を第６図に示す。現在の
コードワードレジスタ５１はリパッカ（ＲＥＰＡＣ）１
４からコードワードを受ける。レジスタ５１は前のコー
ドワードか復号化された後に１つのコードワードを受け
てレジスタ５１に記憶されたコードワードを復号すべき
現在のコードワードとする。又、レジスタ５１に記憶さ
れたコードワードをレジスタ５２に記憶し、レジスタ５
１か新たなコードワードを受けた後に前のコードワード
として用いるようにする。最後に現在のコードワードを
回路５３でテストしてこれが後述するように“特定”の
ものであるか否かを決めるようにする。

マルチプレクサ５４によって現在のコードワードを比較
器５５に供給し、これによってコードワードが“基本”
の組に属するか“特定”のものであるかをチエツクする
。コードワードか基本的なものても、特定のものでもな
い場合にはマルチプレクサ５６はこれを通過させてアド
レスとして用い、データメモリ５７及びコードワードメ
モリ５８においてこのアドレスでデータコードワードエ
ントリを検索し得るようにする。このアドレスでのデー
タをマルチプレクサ５９を経てＬ［ＦＯ（後入れ一先出
し）バッファＩＯに伝送する。同様にコードワードメモ
リ５８てこのアドレスから検索したコードワードを再び
用い、これをマルチプレクサ５４を経て比較器５５に伝
送し、これか基本的なものであるか否かを決めるように
する。この一連のステップはコードワードメモリ５８か
ら検索したコードワードが基本的なものとなるまで繰返
す。

コードワードか基本的なものである場合にはエンドオブ
ストリング状態に到達する。デコーダか作動を完了して
現在のコードワードにより表わされるストリングか解明
される場合にはエンドオブストリング状態が発生する。

これと同時に、デコーダは、マルチプレクサ５６を経て
次のエントリカウンタ６０によりポイントされたメモリ
のアドレスでデコーダテーブルにおいて新たなエントリ
を行い得るようになる。又、このデコーダは現在のコー
ドワードレジスタ５１から新たなコードワードを受は得
るようになる。作動の次のサイクルではレジスタ６Ｉか
らマルチプレクサ５９を経て基本コードワードを出力す
る。これと同時にレジスタ５２に記憶された前のコード
ワードを具える新たなエントリをコードワードメモリ５
８に書込み、且つレジスタ６１に記憶された現在のコー
ドワードの第１文字をデータメモリ５７に書込む。又、
この時点て現在のコードワードレジスタ５１から新たな
コードワードを取出す。

これがデコーダテーブルで実行される次のエントリであ
る場合にはこのコードワードを特定のものと想定する。

この新たなコードワードを特定の比較器５３によって次
のエントリカウンタ６０の計数値と比較する。新たなコ
ードワードと次のエントリ計数値とが整合（一致）する
場合には、このコードワードを特定のものとする。この
コードワードに相当するエントリがデコーダテーブルに
見出せない場合には、データメモリ５７及びコードワー
ドメモリ５８は作動の次のサイクルでアクセスできなく
なる。この場合にはレジスタ６２に記憶されている前の
コードワードの第１文字をマルチプレクサ５９を経てＬ
ＩＦＯ１０に伝送する。復号化を継続するためにはレジ
スタ５２からの前のコードワードをマルチプレクサ５９
に通過せしめ、これをデータメモリ５７及びコードワー
ドメモリ５８をアクセスするアドレスとして用いる。

ハツシュ関数を発生するスキームは特定の回路によって
実行する。ハツシュ関数発生回路を説明する前にハツシ
ュ関数を知るための数学的な関数を考察する。

ハツシュ関数発生器の設計は充分に注意して行う。即ち
ハツシュ関数発生器はキーからハツシュ関数を有効に発
生させてこれを擬似ランダム関数に用いてキーの全部を
同一のハツシュアドレスに写像しないようにする必要か
ある。

例えばその値に対応する特定のアドレスに記憶する必要
がある場合には小型５−文字ＡＳＣＩＩフィールドは（
１２５）’以上、即ち１兆以上のメモリアドレスを必要
とする。５文字フィールドの第１文字は簡単なハツシュ
関数で得られ、従ってハツシュ関数のアドレスフィール
ドを１２８位置にのみ減縮する。興味のあるデータアイ
テムを検索するためにはキーの第１文字の値に関連する
メモリ位置をアドレス指定し、次いで５文字全部か整合
するキーを有するエントリを見出すようにする。各々の
キーか同一の文字でスタートする場合にはキーの全アド
レススペースをサーチすることによってのみ所望のキー
及びデータを検索することができる。

又、所定の例では特定のハツシュ関数に対応するキーの
全部か同一の第１文字を有する。これかため、かかる場
合にはキーの第１文字は記憶する必要はなく、省略キー
を用いることかできる。この例では省略キーはワードの
最後の４文字とする。

これかため、ハツシュ関数発生器を用いる必要かあり、
これによって擬似ランダム化を有効に行い、省略キーを
用いることかできる。この特性のためハツシュ関数及び
省略キーによって特に入カキ−を表わす必要がある。

この方法によれば、キーｋ、ハツシュ関数り及び省略キ
ーａをベクトルとして２進状態で表わす。

ハツシュ関数発生器Ｈ及び省略キー発生器Ａは次式を満
足するｌ及び０のマトリックスとなる。

ｈ＝Ｈｋ　　　　　　　　　　・・・（１）ａ＝Ａｋ　
　　　　　　　　　・・・（２）式（１）及び（２）を
次式で示すように組合せることかできる。

ックスである。

って次式か得られる。

これかため、特に、ハツシュ関数り及び省略キーａの組
合せによって、元のキーｋを表わすことかできる。これ
は重要な特性である。ハツシュ関数及び省略キーの組合
せの独自性によってメモリ数を減縮し、衝突回避を損う
ことなく、第２メモリに省略キーを記憶することかでき
る。

ハツシュ関数発生器Ｈの形状及び式（１）の計算に要す
る作動は特にハードウェアの実現に好適である。これは
式（１）を拡張し次式で表わされるようにマトリックス
Ｈ及びベクトルにの個別の素子を示すことによって解決
される。

ハツシュ関数発生器Ｈはｍｘｎのマトリックスであり、
ここにｈ＋＋＝０又はｌである。キーにはｎビットの列
ベクトルであり、ｋ１＝０又は１とする。マトリックス
乗算を行って次式を得る。

この式（６）はｍＸ１列ベクトルである。ハツシュｈの
各素子を計算し、その和を次式のように示す。

ｈ＋　＝Σｈ＋＋　ｋｒ　、　　ｊ　＝１−−−ｎ　　
　　　　−（７）ここに乗算は２進乗算又は論理ＡＮＤ
とし、その和は、桁上げしない２進の加算か又はモジュ
ロ−２加算となる。これがため、積ｈ＋＋　ｋｒは、ｉ
ｌｌか１であるか又は０であるかに従って１又は０とな
り、ｈ、がｌであるか０であるかに従ってビットに、を
簡単に伝送するか又は伝送しないで積ｈｘ　ｋｒに相当
する信号を得ることかできる。従ってハツシュ関数りの
ｉ番目のビットｈ、は特定の値ｉに対し伝送されたに、
値のモジュロ−２の和に等しくなる。

例えば、ハツシュ関数発生器は次式で示すようになる。

上式は６ビツトキーから３ビツトハツシユ関数を発生す
る（３Ｘ６）マトリックスである。

このハツシュ関数発生器を実行し、これを用いるハツシ
ングを行うハツシング回路を第７図に示す。ハツシュ回
路は、各々かハツシュ関数発生器Ｈの列に相当するｎ信
号ラインで構成される。キーには２進信号に１〜に６に
よって表わされ、その各々を同一にラベルされた信号ラ
インの関連するラインに供給する。入力接続部を有する
モジュロ−２加算器６７、６８及び６９は各々がハツシ
ュ関数発生器Ｈの行に相当し、各々の加算器によってハ
ツシュ関数りの３ビツトの１つに対応する２進出力信号
を発生する。

信号ラインｋｌ＋　１（２−−−と、モジュロ−２加算
器６７〜６９との間の接続は、ハツシュ関数発生器Ｈの
非零素子に対応する。例えば、モジュロ−２加算器６７
はマトリックスＨの第１行に対応し、このマトリックス
は１番目、３番目及び６番目の列か１である。信号ライ
ン１０によってに１の信号ラインとモジュロ−２加算器
６７とを接続し、同様に信号ライン７１によってに３の
信号ラインをモジュロ−２加算器６７に接続し、信号ラ
イン７２によってに６の信号ラインをモジュロ−２加算
器６７に接続する。従って加算器６８の出力は（ｋ＋＋
に３＋ｋｇ）　　（モジュロ−２）”ｈｌとなる。

同様にモジュロ−２加算器６８及び６９によってハツシ
ュ関数りのビットｈ２及びｈ３に対応する２進出力信号
を発生する。省略キーを発生する必要かある場合には省
略キーの各ビットに対し追加のモジュロ−２加算器を設
ける。

モジュロ−２加算器は排他的ＯＲゲートを第８図に示す
ように接続することによって構成することかてきる。こ
の回路もパリティチエッカとして既知であり、３つ以上
の入力を処理するためには多数の排他的ＯＲゲートを追
加して容易に拡張することができる。

かるハツシング回路の利点はハツシングをシステムのク
ロック速度で実行し得ることである。同様にハツシング
関数発生器の他の型のものを用いる他のハツシング技術
によっても式（１）のマトリックス乗算を、単一ステッ
プでマトリックス乗算を含む乗算及び加算を同時に行う
ことにより実行することかできる。これかため、かかる
回路を用いてハツシングを実時間で行うことができる。

かかるハツシング回路の利点はこれをプログラム可能と
すると共に回路を形成した後に特定のハツシング関数発
生器Ｈを選択し得る点である。ハツシング回路のプログ
ラム可能な例を第９図に示す。この回路はｎ個の入力信
号ライン８１．８２．８３等を具え、その各々によって
キーのビットに対応する２通信号に１〜に、、の対応す
る信号を受けるようにする。又、ｍ個のモジュロ−２計
数器を設け、その第１番目のものに記号８９を付す。各
モジュロ−２計数器の出力をハツシュ関数りの１つのビ
ットに対応する２通信号とする。

各モジュロ−２計数器にはｎ個の入力端子を設け、ｎ個
の信号路９１．９２・・・を各入力端子に接続する。信
号ライン８１．８２・・・及び信号路９１．９２・・・
はアレイ状に交差させ、これらの間を相互接続する。

信号ライン及び信号路間の相互接続はダイオード１００
、１０１・・・で行う。各ダイオードは信号ラインの各
々と信号路の各々との間に接続する。例えばダイオード
１００によって信号ライン８１と信号路９１とを接続し
、ダイオード１０１よって信号ライン８２と信号路９２
とを接続し、以下同様とする。これらダイオードは可溶
性としてこれらダイオードにより確立する接続を開放し
得るようにする。この場合選択したダイオードに充分高
い電圧を供給すると、選択したダイオ−ドが破壊され、
信号ラインと、これに接続されていた信号路との間に開
放回路か形成されるようになる。可溶性ダイオードを用
いて予しめ形成された回路リンクを開放し、これにより
回路をプログラム可能とすることは、プログラマブル論
理装置の技術から既知であり、この技術に既知のように
実施することかできる。

簡単のため、図面には信号ライン、信号路又はダイオー
ドの全部は示さない。しかし、プログラマブルハツシュ
回路を説明しているため、ｍ個のモジュロ−２加算器の
各々に対しｎ個の信号路及び信号ラインの各々を対応す
る信号路に接続する１個のダイオードを設けるものとす
る。この構成をプログラマブルとして任意のｍビットハ
ツシュ関数を形成するか、その結果モジュロ−２加算器
はその大きさか最大となる。

本発明の他の例ではモジュロ−２加算器に信号ラインの
数よりも少ない数の入力端子を設け、信号路の成る個所
で１つ以上の信号ラインに接続することもできる。かか
る例を第１０図に示し、第１０図においてはモジュロ−
２加算器１２０．１２１及び１２２にｎ個よりも少ない
数の入力端子を設ける。この特定の例ではモジュロ−２
加算器１２０及び１２１の入力端子の数を等しくし、モ
ジュロ−２加算器１２２の入力端子の数をこれよりも少
なくする。他のスキームを用いて信号ライン及び信号路
間をダイオード接続することができる。モジュロ−２加
算器１２０及び１２１のダイオードの数を充分な数とし
て各信号ラインを少なくとも１つの信号路に接続し得る
ようにする。これに対し、各信号ラインをモジュロ−２
加算器１２２の各信号路に接続してプログラムの可能性
を最大とすることがてきる。

ハツシュ関数発生器Ｈ及び省略キー発生器Ａの組合せで
あるマトリックスは容易に形成することかできる。ビッ
ト行又は列の同一のマトリックス対から出発し、加算さ
れたモジュロ−２値及び最初に選択された行又は列と置
換する和を選択し、簡単に交換することができる。反転
可能なマトリックスに供給されるこれら直線性作動によ
って反転可能な特性を保有することができる。これがた
め、任意に反転可能なマトリックスを発生させることか
できる。これらのステップを任意回数繰返し、形成され
たマトリックスの最初のｍ行をＨとし、残りの（ｎ−ｍ
）行をＡとする。

ＬＺ復号化アルゴリズムか必要とするストリングシーケ
ンスにおける文字の順序を逆にするために、データデコ
ーダによってその出力を後入れ一先出しバッファ（ＬＩ
ＦＯ）に供給し、これを第１１図に示す。ＬＩＦＯは２
個のランダムアクセスメモリ（ＲＡＭ）１３０及び１３
１で構成する。第１文字ストリングをメモ１川３０で読
込む。文字の順序はアドレス計数器１３２より保持し、
これにより入力ストリングの文字を順次に記憶するアド
レス値のンーケンスを発生する。

ＲＡＭ１３１のアドレス指定中にもアドレス指定し得る
第２　ＲＡＭ１３１を設けることによってＬＩＦＯ作動
によりシステムの性能か低下するのを防止する。文字ス
トリングは、対応するアドレス計数器１３３の制御のも
とてＲＡＭ１３１に順次記憶する。

データの損失を防止するために、オーバーフローメモリ
１３５を設け、書込まれた個別のＲＡＭ１３０又は１３
１が充満する際にデータを受けて記憶し得るようにする
。例えば、入力ストリングをＲＡＭ１３０に書込み、そ
の容量が満杯になると、入力ストリングをオーバーフロ
ーメモリ１３５に書込むようにする。ストリングの順序
はＲＡＭ１３０及びオーバーフローＲＡＭ１３５の双方
に対しアドレス計数器１３２を用いることにより保有す
る。ＲＡＭ１３０が満杯になると、追加のデータをオー
バーフローＲＡＭ１３５に通過せしめて読込まれたスト
リングに関連するアドレス値の逐次計数を継続する。ア
ドレス値をアドレスマルチプレクサ１３６を経て供給し
、ストリングか２つの物理的に分離されているメモリに
記憶される場合でもストリングの文字と計数値との整合
を保有する。

ストリングデータを読出すと、アドレス計数器１３２に
よって、ストリングのオーバーフローＲＡＭｌ３５への
書込み中最後のメモリ値のアドレスから逆に計数を行う
ようにする。かようにして記憶されたストリングを逆に
読出すようにする。

オーバーフローＲＡＭ１３５及びＲＡＭ１３０に記憶さ
れたストリングの続出し中地のストリングをＲＡＭ１３
１に書込み、アドレス計数器１３３により決まるアドレ
スを有する順次のメモリ位置に記憶する。個別のメモリ
１３０．１３１に対してアドレス値を発生する個別の手
段の特徴は、これら手段を個別に作動させて１方の手段
にデータを書込み他方の手段からデータを読出すことで
ある。かようにしてＬＩＦＯバッファを用いるシステム
の処理速度を低下させることなく、等しい長さのストリ
ングを保有することかできる。

上述した作動モードから明らかなように、少なくとも深
さＤを有するＲＡＭ　１３０及び１３１に対し、しＩＦ
Ｏバッファにより速度を何等低下することなく深さ２Ｄ
のストリングを連続的にバッファすることかできる。そ
の理由は、１つのＲＡＭ　、例えばＲＡＭ１３０及びオ
ーバーフローＲＡＭ　１３５を満杯とする長さ２Ｄの記
憶ストリングを、先ず最初、オーバーフローＲＡＭ１３
５から読出してストリングを反転し得るようにするから
である。この読出し中、次のストリングの書込み及び記
憶を同時に行う。これがため、長さＤのストリングセグ
メントを記憶したオーバーフローＲＡＭ１３５か空とな
り、従って書込まれたストリングの長さＤの残りのセグ
メントを記憶したオーバフローＲＡＭ１３５か開放され
るまで長さＤのＲＡＭ　１３１は完全に満杯とはならな
い。

長さ２Ｄよりも長い長さのストリングを処理するために
は、オーバーフローＲＡＭ１３５の深さを、Ｄよりも深
くする必要かある。性能劣化の程度は長いストリングの
長さと、この長いストリングの長さを１７２とした短い
ストリングの長さとの和に等しくなる。最悪の場合でも
ＬＩＦＯバッファの速度は最大速度の１７２となる。

データリパッカ（ＲＥＰＡＣ）１４の回路を第１２図に
示す。この回路は入力データレジスタ１４０及び出力デ
ータラッチ回路１４１で構成し、双方によってシステム
の性能を改善し得るようにする。しかし、これらレジス
タ１４０又はラッチ回路１４１の何れかは実際のデータ
リパック作動には用いない。

保持レジスタ１４２を用いて中間結果を記憶し、このレ
ジスタの記憶長さをリパックされたデータワードの大き
さの２倍とする。シフタ１４３及び１４４もその記憶長
さをデータワードの大きさの２倍とし、データワードの
長さに等しいビットの数、例えば３２ビツトの１６倍の
数を選択することかできる。

マルチプレクサ１４５は２：ｌマルチプレクサとする。

作動に当たり、制御回路１４６はマイクロプロセッサ／
メモリインターフェース１８（第４図参照）からの信号
を受け、これはビットイン（ＮＢＩ）の数及びビットア
ウト（ＮＢＯ）の数を表わす。この情報から、保持レジ
スタ１４２に記憶された中間情報の最上位ビット（ＭＳ
Ｂ）及び最下位ピント（ＬＳＢ）を決めるようにする。

データがリバッカ（ＲＥＰＡＣ）の入力側に通過すると
、これを入力データレジスタ１４０によりラッチし、次
のクロックサイクルでこれをメモリ空間の場合保持レジ
スタ１４２で中間データと組合せる。

保持レジスタ１４２の有効中間データビットがデータワ
ードのビット数よりも少ない場合にはメモリ空間か存在
する。有効データビットの数はＭＳＢからＬＳＢを差し
引いた数に等しい。充分なメモリ空間か存在する場合に
は入力データは保持レジスタの高位のビットとなり、保
持レジスタからのシフトデータは保持レジスタの低位の
ビットとなる。

保持レジスタに充分なメモリ空間か存在しない場合には
、入力データは中間データと結合されない。

シフタ１４４はＬＳＢを表わす信号を受け、その計数値
をシフトして出力側に現れる中間データを右寄せする。

【図面の簡単な説明】

第１図は本発明に用いられるデータ編成を示す説明図、 第２図は本発明によるメモリアーキテクチュアを示す説
明図、 第３図は本発明による他のメモリアーキテクチュアを示
す説明図、 第４図は第３図に示すメモリアーキテクチュアを有する
データ圧縮器−伸張器を示す説明図、第５図は第４図に
示されるデータ圧縮器−伸長器に用いられるデータエン
コーダを示す説明図、第６図は第４図に示されるデータ
圧縮器−伸長器に用いられるデコーダを示す説明図、第
７図は第４図に示されるハツシュ回路を示す概略説明図
、 第８図は第７図に示されるモジュロ−２加算器の１つを
示す説明図、 第９及び１０図はハツシュ回路の他の例を示す説明図、 第１１図は第５図に示されるエンコーダの制御部の１部
分を具える後入れ一先出しバッファを示す説明図である
。 ｌ・・・リンクフィールド ２．２１・・・記録器 Ｍｌ、　Ｍ２．　Ｍ３．　Ｍ４・・・メモリ５・・・レ
ジスタ １０、　１６・・・ＦＩＦＯ １２・・・Ｃ０ＤＥＣ １４・・・ＲＥＰＡＣ １８・・・マイクロプロセッサ／メモリインターフェー
ス１９・・・コードポート ２０、２１．２２・・・メモリ ２３・・・集積回路 ３２・・・レジスタ ３３・・・プレフィックスレジスタ ３４・・・ハツシュ回路 ３６・・・エンコーダ制、副回路 ３７・・・コード−ワード計数器 ４０・・・プレフィックスマルチプレクサ４２・・・レ
ジスタ ５１・・・レジスタ ５２・・・レジスタ ５４・・・マルチプレクサ ５５・・・比較器 ５６・・・マルチプレクサ ５７・・・データメモリ ５８・・・コードワードメモ ５９・・・マルチプレクサ ６０・・・エントリ計数器 ６１、６２・・・レジスタ リ ＦＩＧ、１ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、８ Ｆ１０，９ ＦｌＧ、１２ 手 耶（ 補 正 Ｍ（方式） １、事件の表示 平成 ２年 特 許 願 第 ０３７７７ アテ ２発明の名称 名 祢 エヌ へ− フィリップス フル−イランペンフアプリケン ４、代 理 人 １、明細書第５５頁第２行の「説明図である。」を「説
明図、 第１２図は第４図に示したデータ圧縮器−伸長器に用い
られるリパッカ回路の概略ブロック図である。」に訂正
する。

Claims (1)

1. 【特許請求の範囲】 １、ランペル−ジブ符号化されたデータを復号化するデ
   コーダであって、コードワードを記憶し、かつ記憶され
   たコードワードに対応するデータワードを記憶するメモ
   リ手段と、符号化すべきコードワードを受けて記憶する
   手段と、前記記憶されたコードワードを前記記憶手段に
   供給してデータエレメントおよび他のコードワードを読
   出すとともに記憶されたコードワードが復号されるまで
   他のコードワードおよび前記記憶手段から読出した各順
   次のコードワードを前記記憶手段に供給する手段とを具
   えることを特徴とするデータデコーダ。 ２、前記符号化すべきコードワードを受けて記憶する手
   段をレジスタにより構成するようにしたことを特徴とす
   る請求項１に記載のデータデコーダ。 ３、前記記憶されたコードワードを供給する手段を、前
   記記憶された復号すべきコードワードを受ける入力端子
   および前記メモリ手段から読出されたコードワードを受
   ける他の入力端子を有するマルチプレクサにより構成す
   るようにしたことを特徴とする請求項１または２に記載
   のデータデコーダ。 ４、前記コードワードがストリングの端部を示す１組の
   基本コードワードの１つである場合を決める手段と、行
   うべき次のエントリのアドレス値を前記メモリ手段に保
   持する手段と、前に受けたコードワードを記憶する手段
   と、前に受けたコードワードおよび現在のコードワード
   の第１文字を前記メモリ手段書込んでストリング状態の
   終端の決定に応答して新たなデコーダテーブルエントリ
   を形成する手段とを更に具えることを特徴とする請求項
   １、２または３に記載のデータデコーダ。 ５、前記決定手段を、前記供給手段の出力を受けるよう
   に接続された比較器とすることを特徴とする請求項４に
   記載のデータデコーダ。 ６、前記アドレス値を保持する手段を、計数器とするよ
   うにしたことを特徴とする請求項４または５に記載のデ
   ータデコーダ。 ７、前記記憶されたコードワードを供給する手段を、前
   記記憶された復号すべきコードワードを受ける第１入力
   端子および前記メモリ手段から読出したコードワードを
   受ける第２入力端子を有する第１マルチプレクサと、こ
   の第１マルチプレクサの出力を受ける第１入力端子およ
   び前記メモリ手段で行うべき次のエントリのアドレス値
   を受ける第２入力端子を有する第２マルチプレクサとに
   より構成するようにしたことを特徴とする請求項１、２
   、３、４、５および６に記載のデータデコーダ。 ８、復号されたデータを有する文字の順序を逆にする手
   段を更に具えるようにしたことを特徴とする請求項１〜
   ７の何れかの項に記載のデータデコーダ。 ９、文字の順序を反転する手段は、後入れ−先出しメモ
   リを具え、この後入れ−先出しメモリは、第１メモリと
   、メモリアドレス信号のシーケンスを生ぜしめる第１手
   段と、第２メモリと、メモリアドレス信号のシーケンス
   を生ぜしめる第２手段と、アドレス信号マルチプレクサ
   と、第３メモリと、前記第１、第２および第３メモリ、
   アドレス信号のシーケンスを発生する第１および第２手
   段、データを第１メモリに記憶し、データを第２メモリ
   に記憶すると同時に前記第１メモリに記憶されたデータ
   を後入れ−先出し法で読出し、書込まれた前記第１およ
   び第２メモリの一方が充満されている際に前記第３メモ
   リにデータを記憶し、かつ前記メモリアドレス信号のシ
   ーケンスをアドレス信号マルチプレクサをへて前記第３
   メモリに供給することによってメモリアドレスのシーケ
   ンスを保持するアドレス信号マイクロプロセッサを制御
   する制御手段とを具えることを特徴とする請求項８に記
   載のデータデコーダ。 １０、前記第１、第２および第３メモリの少なくとも１
   つをランダムアクセスメモリとしたことを特徴とする請
   求項１に記載のデータデコーダ。 １１、前記メモリアドレス信号のシーケンスを発生する
   前記第１および／または第２手段は、可逆計数器を具え
   ることを特徴とする請求項９または１０に記載のデータ
   デコーダ。 １２、請求項９、１０または１１に記載のデータデコー
   ダに用いる後入れ−先出しメモリバッファ。 １３、データデコーダは第１可変幅の入力データシェア
   を第２可変幅の出力データシェアに変換するデータリパ
   ッカを具え、このデータリパッカは、中間結果を保持す
   るレジスタと、入力端子および出力端子が前記レジスタ
   に接続されたデータマルチプレクサと、前記レジスタの
   出力を前記データマルチプレクサの入力側に帰還する回
   路と、前記レジスタの出力をシフトするとともに前記マ
   ルチプレクサの入力側に接続された出力端子を有する第
   １シフタと、前記データマルチプレクサの出力をシフト
   するとともに前記データリパッカの出力端子を構成する
   出力端子を有する第２シフタと、前記データマルチプレ
   クサ、レジスタおよび第２シフタを制御する制御措置と
   を具えることを特徴とする請求項１〜１２に記載のデー
   タデコーダ。 １４、前記データリパッカは前記データマルチプレクサ
   の入力側に接続された入力データリレジスタを具えるこ
   とを特徴とする請求項１３に記載のデータデコーダ。 １５、前記データリパッカは、前記第２シフタの出力側
   に接続された出力データラッチを具えることを特徴とす
   る請求項１３または１４に記載のデータデコーダ。 １６、前記データリパッカは２：１マルチプレクサおよ
   びレジスタを具え、前記データリパッカの第１および第
   ２シフタをこれらシフタに供給されるデータワードの大
   きさの２倍としたことを特徴とする請求項１３、１４ま
   たは１５に記載のデータデコーダ。 １７、前記データリパッカの制御手段は前記入力データ
   ワードのビット数および出力データワードのビット数を
   示す信号を制御するように応答することを特徴とする請
   求項１３、１４、１５または１６に記載のデータデコー
   ダ。 １８、請求項１３〜１７に記載のデータデコーダに用い
   るに好適なデータリパッカ。