KR910003673Y1 - Vertical center automatic control circuit - Google Patents

Vertical center automatic control circuit Download PDF

Info

Publication number
KR910003673Y1
KR910003673Y1 KR2019870024200U KR870024200U KR910003673Y1 KR 910003673 Y1 KR910003673 Y1 KR 910003673Y1 KR 2019870024200 U KR2019870024200 U KR 2019870024200U KR 870024200 U KR870024200 U KR 870024200U KR 910003673 Y1 KR910003673 Y1 KR 910003673Y1
Authority
KR
South Korea
Prior art keywords
vertical
output
rom
vertical center
binary counter
Prior art date
Application number
KR2019870024200U
Other languages
Korean (ko)
Other versions
KR890015240U (en
Inventor
전현진
Original Assignee
삼성전자 주식회사
안시환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 안시환 filed Critical 삼성전자 주식회사
Priority to KR2019870024200U priority Critical patent/KR910003673Y1/en
Publication of KR890015240U publication Critical patent/KR890015240U/en
Application granted granted Critical
Publication of KR910003673Y1 publication Critical patent/KR910003673Y1/en

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
    • G09G1/04—Deflection circuits ; Constructional details not otherwise provided for
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0464—Positioning
    • G09G2340/0485—Centering horizontally or vertically

Abstract

내용 없음.No content.

Description

수직 센터 자동 조정회로Vertical center automatic adjustment circuit

제 1 도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제 2 도는 본 고안의 회로도의 각부 파형도.2 is a waveform diagram of each part of the circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

G1: 렉스크루시버 오아게이트 R1-R3: 저항G 1 : RexCreber Oagate R 1 -R 3 : Resistance

C1-C3: 콘덴서 IC1: 2진 카운터C 1 -C 3 : Condenser IC 1 : Binary Counter

IC2: 롬(P-ROM) DY : 편향요크 코일IC 2 : ROM (P-ROM) DY: Deflection yoke coil

(5 : 수직 발진 및 편향 출력부)(5: vertical oscillation and deflection output)

본 고안은 여러 가지 컴퓨터에서 사용 가능한 멀티 디스플레이 모니터(MULTI DISPLAT MONOTOR)에서 수직 센터(CENTER)를 자동으로 조정되게 한 것이다.The idea is to automatically adjust the vertical center on the MULTI DISPLAT MONOTOR, which can be used in various computers.

컴퓨터의 수평 및 수직 주파수나 백포오치 및 프론트 포오치가 컴퓨터 메이커마다 상이하기 때문에 화면에 디스플레이되는 데이타가 어느 한쪽 방향으로 치우치게 되는 경우가 있다.Since the horizontal and vertical frequencies of the computer, the back porch and the front porch are different among computer makers, the data displayed on the screen may be skewed in either direction.

따라서 종래에는 저항 및 콘덴서의 지정수로서 수직 동기 신호를 지연시켜 디스플레이되는 데이타가 중앙 위치에 오도록 하였으나 이와 같은 방법은 사용하는 모우드가 여러개가 되는 경우에 저항, 콘덴서, 절환스위치로서 그에 맞는 회로를 구성시켜야 되기 때문에 회로가 복잡하여 질 뿐 아니라 콘덴서 및 저항에 의한 오차가 발생되어 신뢰성을 저하시키는 큰 원인이 되는 것이었다.Therefore, conventionally, the vertical synchronization signal is delayed as a specified number of resistors and capacitors so that the displayed data is in the center position. However, in the case of using multiple modes, such a circuit is composed of resistors, capacitors, and switching switches. In addition, the circuit is complicated, and errors caused by capacitors and resistors are generated, which causes a large decrease in reliability.

본 고안의 목적은 부품 정수의 오차에 의하여 생기는 불량을 없애고 여러 가지 모우드에서 모니터가 동작하여도 항상 안정된 화면을 얻을수 있는 수직센터 자동 조정 회로를 제공 하고자 하는 것으로 2진 카운터와 피-롬(ROM)을 이용하여 각각의 모우드마다 수직센터를 콘트롤 하기 위하여 수직 동기 신호의 한주기 동안 인가되는 수평 동기 신호를 카운터한후 롬에 저장된 데이타 출력으로 수직 발전 및 편향 출력이 제어되게 한 것이다.The purpose of the present invention is to provide a vertical center automatic adjustment circuit that eliminates the defect caused by the error of the part constant and always obtains a stable screen even when the monitor operates in various modes. In order to control the vertical center for each mode, the horizontal synchronizing signal applied during one period of the vertical synchronizing signal is countered, and the vertical power generation and the deflection output are controlled by the data output stored in the ROM.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다. 수직동기신호(VS)가 저항(R1) 및 콘덴서(C1)와 연결된 익스크루시버 오아게이트(G1)에 인가되게 구성시켜 정펄스가 출력되게 한후 콘덴서(C2) 및 저항(R2)으로 구성된 미분회로를 통하여 2진 카운터(IC1)의 리셋트 신호로써 인가되게 구성 시킨다.This will be described in detail with reference to the accompanying drawings. The vertical synchronizing signal VS is configured to be applied to the extruder ora gate G 1 connected to the resistor R 1 and the capacitor C 1 so that a positive pulse is output, and then the capacitor C 2 and the resistor R 2 . It is configured to be applied as a reset signal of the binary counter (IC 1 ) through the differential circuit consisting of.

그리고 2진 카운터(IC1)의 클릭단자(CK)에는 수평동기신호(HS)가 인가되게 구성시켜 2진 카운터(IC1)에서 수직 동기 한주기 동안에 입력되는 수평 동기신호(HS)가 카운터 되게 구성한다.And binary-click of the counter (IC 1) terminal (CK) has to be a horizontal sync signal (HS) that is input during a vertical synchronization one cycle counter (IC 1) binary was configured to be applied to the horizontal synchronizing signal (HS) counters Configure.

또한 2진 카운터(IC1)의 출력단자(Q0-Q8)가 롬(IC2)의 어드레스 단자(A0-A8)와 연결되게 구성시키고 롬((IC2)의 어드레스 단자(A9-A11)에는 모우드 선택단자(A)(B)(C)가 연결되게 구성시킨후 저항(R3) 및 콘덴서(C3)를 통하여 연결된 편향요크 코일(DY)이 수직 발전 및 편향 출력부(5)를 통하여 롬(IC2)의 출력단자(D0)와 연결되게 구성시켜된 것이다.In addition, the binary address terminals (A of a counter (IC 1) output terminals (Q 0 -Q 8) is configured to be connected to the ROM address terminals (A 0 -A 8) of (IC 2) and ROM ((IC 2) of 9 -A 11 ), the bias selector coil (DY) connected through the resistor (R 3 ) and the capacitor (C 3 ) is configured to have the mode selection terminals (A) (B) (C) connected to each other. It is configured to be connected to the output terminal (D 0 ) of the ROM (IC 2 ) through the unit (5).

이와 같이 구성된 본 고안에서 초기에 수직 동기 신호(VS)가 입력되면 익스크루시버 오아게이트(G1)와 저항(R1), 콘덴서(C1)에 의하여 수직동기 신호(VS)의 극성에 관계없이 포지리브 펄스를 발생시키며 이 출력이 콘덴서(C2) 및 저항(R2)에 의하여 미분되어 2진 카운터(IC1)를 리셋트 시키고 곧바로 인가되는 수평 동기 펄스(HS)를 카운터 시키기 시작한다.When the vertical synchronizing signal VS is initially input in the present invention configured as described above, the relationship between the polarity of the vertical synchronizing signal VS is caused by the transceiver ogate G 1 , the resistor R 1 , and the capacitor C 1 . Generates a positive rib pulse, and this output is differentiated by the capacitor (C 2 ) and the resistor (R 2 ) to reset the binary counter (IC 1 ) and immediately begin to count the horizontal sync pulse (HS) applied. .

따라서 2진 카운터(IC1)는 수직동기 신호(VS)의 1주기동안 수평동기신호(HS)를 카운터 하여 출력단자(Q0-Q8)로 출력되 롬(IC2)에서 어드레스 단자(A0-A8)로 인가되는 신호에 따라 저장된 데이타를 출력시키게 된다.Therefore, the binary counter IC 1 counters the horizontal synchronization signal HS for one period of the vertical synchronization signal VS and outputs the output terminal Q 0 -Q 8 to the output terminal Q 2 . 0 -A 8 ) will output the stored data according to the signal applied.

이때 피-롬(IC2)에 메모리된 데이타는 다음표와 같다.The data stored in the P-ROM (IC 2 ) is shown in the following table.

[표 1]TABLE 1

여기서 모우터 선택단자(A)(B)(C)는 지정되는 컴퓨터에 따라 선택도는 신호로써 이 역시 어드레스 단자(A9-A11)로 어드레스 번지수를 지정하게 된다.Here, the motor selection terminals A, B and C designate the address address to the address terminals A 9 -A 11 as the selectivity signals according to the designated computer.

현재 모우드 선택단자(A)(B)(C)가 각각 「0, 0, 1」로 지정되는 경우에서 2진 카운터(IC1)가 10진수 「16」를 수직 동기 기간에 카운터하여야 하면 수평동기신호(HS)가 16개 입력된 것으로 어드레스단자(A1-A9)가 각각 「1.0.0.0.0」으로서 롬(IC2)의 출력은 상기표와 같이 출력단자(Do)로 「O」의 신호가 출력하게 되고 이때 2진 카운터(IC1)가 10진수로 「27」를 개수하였다고 하면 이때에도 출력단자(Do)로 「O」의 신호가 출력하게 된다.When the current mode selection terminals (A) (B) (C) are designated as "0, 0, 1", respectively, when the binary counter (IC 1 ) must counter the decimal number "16" in the vertical synchronization period, the horizontal synchronization is performed. 16 signals HS are inputted, and the address terminals A 1 -A 9 are respectively "1.0.0.0.0", and the output of the ROM 2 is output to the output terminal Do as "O" as shown in the above table. Signal is outputted at this time, if the binary counter IC 1 counts "27" as a decimal number, the "O" signal is outputted to the output terminal Do at this time.

결론적으로모우드 1에서 수평 동기신호가 16H지연될 대 화면의 중앙 위치에 놓이는 것으로 「O」의 신호가 출력하게 된다.In conclusion, when the horizontal synchronizing signal is delayed by 16H in the mode 1, the signal of "O" is output as it is positioned at the center position of the screen.

결론적으로 모우드 1에서 수평 동기신호가 16H지연될 때 화면의 중앙 위치에 놓이는 것으로 「O」의 출력이 수직발진 및 수평 출력부(5)에 입력되 콘덴서(C3) 및 저항(R3)과 연결된 편향 요크 코일(DY)로 수직 발진 및 편향시켜 화면의중심 위치에 놓이게 된다.In conclusion, when the horizontal synchronizing signal is delayed by 16H in the mode 1, the center position of the screen is placed. The output of "O" is input to the vertical oscillation and the horizontal output unit 5, and the capacitor (C 3 ) and the resistor (R 3 ) Vertical oscillation and deflection with the connected deflection yoke coil DY is placed at the center of the screen.

이상과 같이 각각의 모우드에 따라(이는 A, B, C로 선택됨)모우드 2-8까지의 모우드를 콘트롤 할 수가 있는 것으로 상기 「표」에는 모우드 1에 데이타만 나타나 있으나 각각의 모우드에 따라 롬(IC2)에 저장된 데이타가 출력되는 것으로 모우드수가 증가되는 경우에도 중앙에 상이 오도록 적당히 수직 동기 신호가 지연되도록 롬에 데이타를 저장시키면 된다.As above, each mode (which is selected as A, B, or C) can control the mode from Mode 2-8. In the above table, only data in Mode 1 is shown, The data stored in IC 2 ) is outputted so that even if the number of modes is increased, the data can be stored in the ROM so that the vertical synchronization signal is delayed so that the image is centered.

이상에서와 같이 본 고안은 수직 동기 신호의 한주기동안 인가되는 수평 동기신호를 카운터해서 롬에 저장된 메모리가 데이타 신호로써 출력되게 하여 수직발진 및 편향 출력을 제어하여 표시되는 데이타 문자가 화면 중앙에 위치할 수가 있는 것으로 여러 기종의 컴퓨터의 표시장치로 사용되는 멀티 모니터에 특히 적합한 효과가 있는 것이다.As described above, the present invention counters the horizontal synchronizing signal applied during one period of the vertical synchronizing signal so that the memory stored in the ROM is output as a data signal, thereby controlling the vertical oscillation and deflection output so that the displayed data character is located at the center of the screen. This is particularly effective for multi-monitors used as display devices of various kinds of computers.

Claims (1)

수평동기신호(HS)를 카운터하는 2진 카운터(IC1)와, 2진 카운터(IC1)를 수직동기신호(VS)로 리셋트시키기 위하여 저항(R1), 콘덴서(C1)가 연결된 익스크루시버 오아게이트(G1) 및 적분회로와 2진 카운터(IC1)의 출력이 어드레스 신호로써 공급되는 롬(IC2)과 롬의 데이타로써 저항(R3), 콘덴서(C3)에 연결된 수직발진 및 편향출력부(5)가 제어되게 구성시킨 수직 센터 자동 조정회로.A binary counter IC 1 that counters the horizontal synchronization signal HS and a resistor R 1 and a capacitor C 1 connected to reset the binary counter IC 1 to the vertical synchronization signal VS. The output of the executor oragate (G 1 ) and the integral circuit and the binary counter (IC 1 ) is supplied to the resistor (R 3 ) and the capacitor (C 3 ) as data of the ROM (IC 2 ) and ROM, which are supplied as address signals. Vertical center automatic adjustment circuit configured to control the connected vertical oscillation and deflection output (5).
KR2019870024200U 1987-12-29 1987-12-29 Vertical center automatic control circuit KR910003673Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019870024200U KR910003673Y1 (en) 1987-12-29 1987-12-29 Vertical center automatic control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019870024200U KR910003673Y1 (en) 1987-12-29 1987-12-29 Vertical center automatic control circuit

Publications (2)

Publication Number Publication Date
KR890015240U KR890015240U (en) 1989-08-12
KR910003673Y1 true KR910003673Y1 (en) 1991-05-31

Family

ID=19271184

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019870024200U KR910003673Y1 (en) 1987-12-29 1987-12-29 Vertical center automatic control circuit

Country Status (1)

Country Link
KR (1) KR910003673Y1 (en)

Also Published As

Publication number Publication date
KR890015240U (en) 1989-08-12

Similar Documents

Publication Publication Date Title
EP0113392A1 (en) Electronic viewfinder
KR850004672A (en) Display control device
KR910003673Y1 (en) Vertical center automatic control circuit
US5694175A (en) Method for recognition of video standards and circuit implementing this method
EP0131454B1 (en) Circuit arrangement and method for moving characters superimposed on an image represented by a video signal
KR920010747B1 (en) Liquid crystal dipslay device
US5311296A (en) Video signal generator circuit and video image processing device using the same
KR920004991Y1 (en) Control circuit of parallel synchronizing signal for flat display
JP2542707B2 (en) Horizontal sync pulse measurement circuit
JP2532413B2 (en) Counter device
JPH0693174B2 (en) Digital control display monitor
JPH0260193B2 (en)
US4106008A (en) Method and apparatus for producing a vertical center line and horizontal synchronization signals for television type game machine
KR910007284Y1 (en) Mode automatic selecting circuits for multimode display apparatus
KR900006420Y1 (en) State signal displaying circuit for video camera
JPS62191881A (en) Screen display controller
JP2622189B2 (en) Liquid crystal display signal processing circuit
KR910005926Y1 (en) Video reverse circuit
JPH0572156B2 (en)
JPH0260194B2 (en)
KR910006196Y1 (en) Test pattern signal generating circuit
JPS5848832Y2 (en) CRT display device with horizontal phase correction circuit
KR900010298Y1 (en) Horizontal drive circuit for liquid crystal monitor
KR0172738B1 (en) Apparatus and method for detecting and generating vertical synchronization signals
JP2637174B2 (en) Digital convergence correction device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19980428

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee