KR880001170B1 - 마이크로 프로세서 - Google Patents

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KR880001170B1
KR880001170B1 KR8204268A KR820004268A KR880001170B1 KR 880001170 B1 KR880001170 B1 KR 880001170B1 KR 8204268 A KR8204268 A KR 8204268A KR 820004268 A KR820004268 A KR 820004268A KR 880001170 B1 KR880001170 B1 KR 880001170B1
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에드워드 블렉코너, 제이알
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Abstract

내용 없음.

Description

마이크로 프로세서
제1도는 본 발명의 바람직한 실시예의 블록도.
제2a도는 명령, 데이타 및 어드레스의 인터리이빙 및 어드레스 버스 및 명령데이타 버스상에서의 그들의 출현타이밍을 도시한 도면.
제2b도는 버스조정자로서 역할을 하는 IRS-1.5신호의 동작도.
제2c도는 제2도의 다른 동작에 관련된 해독기 입력의 타이밍도.
제2d도는 제2도의 다른 동작에 관련된 해독기 출력의 타이밍 및 DAB버퍼의 로우딩 타이밍도.
제2e도는 명령레지스터, 실행레지스터 및 X레지스터 내용의 타이밍 및 위치와, IRSO제어신호의 예시도.
제3도는 바람직한 실시예를 설명하는데 유용한 전형적인 프로그램 세그멘트.
제4도는 바람직한 실시예의 상태 시퀀서의 동작을 나타내는 상태도 및 진리표.
제5도는 상태 시퀀서의 논리도.
제6도는 도시적 명령포맷.
* 도면의 주요부분에 대한 부호의 설명
15 : 프로그램 카운터 및 스택 17 : 어드레스 레지스터
19 : 기억장치 23 : 기억장치 출력레지스터
27 : 명령 레지스터 29 : 어드레스 명령해독기
33 : 데이타 어드레스 발생기 35 : 이라스틱(elastic)버퍼
36 : 실행 레지스터 41 : 연산논리장치
43 : 누산기 레지스터 44 : 데이타 레지스터
45 : DOB발생기
본 발명은 마이크로 프로세서, 특히 어떤 외부의 기억장치인출을 필요로 하지 않은 명령 및 외부의 기억장치 인출을 필요로 하는 명령을 사용하는 마이크로 프로세서에 관한 것이다. 어떤 외부의 기억장치 인출을 필요로 하지 않는 그런 명령은 I형 명령으로 불리어질 것이며, 반면에 데이타가 외부기억장치로부터 인출될 것을 필요로 하는 명령은 II형 명령으로 불리어질 것이다. 일반적으로 II형 명령은 두개의 부분으로 구성되어 있다. 한부분은 오퍼랜드-인출루울, 다른 한부분은 연산루울이다. I형 명령을 말로나타내면 예를들어, "누산기를 보충하는 것"이며, II형 명령을 말로 나타내면 예를 들어 "지표레지스터(R3)에 의해서 지적되고 있는 기억장치의 내용을 인출하는것 및 누산기에 이수를 더하는 것"이다.
마이크로 프로세서 성능, 특히 신호처리 장치에 대해 가장 중요한 척도는 1초당 처리될 수 있는 연산수이다. 때문에 매 클록사이클당 최대로 이용하는 것이 바람직하다. 이와같이 최대로 이용하기 위한 공지의 기술은 소위 "파이프라이닝"이며 그것에 의해서 첫번째 실행이 완료되기 전에 하나 혹은 그 이상의 다음번 명령이 인출된다. 입력-출력핀의 수를 감소시키며, 외부기억장치를 단순화시키며 명령 및 데이타 기억장치가 동일한 장치를 공유할 수 있는 "폰 뉴우만형"구조를 가능하게 하기 위하여 마이크로 프로세서의 구조에 버스를 거의 사용하지 않는 것이 또한 바람직하다.
본 발명은 I형 및 II형 명령, 파이프라이닝, 2버스, 즉 어드레스버스 및 명령/데이타버스를 사용한 마이크로 프로세서에서 특별한 응용을 발견 하였다. 이와 같은 장치에서, 다른 형태의 명령 및 이것으로 인한 지연은 연산처리의 조직화를 곤란하게 하며, 따라서 귀중한 계산시간을 결과적으로 낭비하게 하며 매초당 처리될 수 있는 연산수를 감소시킨다. 따라서 본 발명의 목적은 마이크로 프로세서의 계산력을 향상시키는 것이다. 본 발명의 다른 목적은 마이크로 프로세서 사이클을 최적으로 시용할 수 있도록 몇개의 다른 형태의 명령을 포함하고 있는 장치에서 연산 플로우의 동기화를 성취하는 것이다. 본 발명의 또 다른 목적은 파이프라인, 2개의 명령형, 2개의 버스구조를 사용한 마이크로프로세서의 효율을 향상시키는 것이다.
상기 또는 기타의 목적 및 장점은 최적의 처리를 성취할 수 있도록 데이타 어드레스를 버퍼링(buffering)하는 수단, 명령 지연수단, 및 이들 요소들을 제어하는 제어수단의 설비를 갖춘 본 발명에 따라서 이루어진다. 몇가지 장점들이 본 발명에 의하여 성취된다. 첫째로 명령 및 데이타가 동일버스에 인터리이브(inter leave)될수 있다. 매 사이클 동안에 유동한 기억장치 인출이 실행된다. 명령를 부호화할때 최대의 융통성이 허용된다. 명령의 실행속도는 가능한한 거의 동일하다.
본 발명의 바람직한 실시예의 마이크로프로세서 구조가 제1도에 도시되어 있다. 도시되어 있는 것 같이, 본 마이크로 프로세서는 2개의 버스, 즉 어드레스버스(11) 및 명령/데이타버스(I/D버스) (13)를 사용한다. 해독기 및 마이크로프로세서의 조합논리에 관련된 실제의 지연은 오퍼랜드 인출루울의 해석 및 오퍼랜드의 어드레스의 발생을 위하여
Figure kpo00001
사이클을 지지한다. 또한 어드레스가 주어지면
Figure kpo00002
사이클리 데이타를 귀환시키기 위하여 기억장치에 대히 필요하게 된다. 전체의 시간, 3사이클리 바람직한 논리계 금속질화산화반도체 대직접회로(NMOS LS1)와 일치하며 바람직힌 실시예의 "파이프라인지연"을 구성한다. 또한 이와같은 논리형 식은 시스템동작 클록의 최대속도를 지시한다.
제1도는 프로그램 어드레스버스(PAB) (12)와 선택기(14)를 통하여 프로그램 어드레스를 어드레스 레지스터(17)에 공급하는 프로그램카운터 및 스택(15)을 나타내며 어드레스 레지스터(17)는 기억장치(19)에 번지지정을 한다. 프로그램 카운터 및 스텍(15)으로부터의 어드레스에 응답하여 기억장치(19)는 기억장치 출력제지스터(23)및 령령/데이타버스(13)를 통하여 I형 또는 II형 명령을 입력버퍼(25)에 출력한다. 어드레스 레지스터는 제1도에 도시된 5개의 "프레이밍(framing)"레지스터(17, 23, 36, 39, 25)중의 한개이다. 이 "레지스터"들은 기억하는 것이 아니라 정형 뿐만 아니라 적당한 지연을 제공하며 그들을 통하여 전송된 신호를 샤프하게 한다. 명령은 어드레스 명령 해독기(29)에 가해지며 또한 명령레지스터(27)로 입력된다. 프로그램 카운터 및 스택(15)에 연결된 제어라인(30)은 점프, 서브루틴 호출 및 반송을 제어한다. 어드레스 명령 해독기(29)는 명령의 오퍼랜드-인출부를 해독하며 해독된 출력을 데이타 어드레스 제어라인(31)을 통하여 데이타 어드레스 발생기(33)에 가한다.
데이타 어드레스 발생기(33)는 데이타 어드레스를 데이타 어드레스버스(DAB)(10)를 거쳐 이라스틱 버퍼(elastic buffer)(35)에 출력하며 이라스틱버퍼(35)는 이후에 응용하기 위하여 선택기(14)와 어드레스 레지스터(17)를 통하여 기억장치(19)에 한개의 데이타 어드레스를 기억한다. 데이타 어드레스 발생기는 공지의 간접번지 지정방식(indirect addressing)의 기술을 사용하는 것이 바람직하다. 바람직한 실시예는 4개의 지표레지스터를 사용하며 이들 각각은 한개의 어드레스를 발생한다. 해독기(29)는 적당한 지표레지스터를 선택한다. 동작중에 중요한 명령은 지표레지스터 및 변위피일드(displacement field)를 판독하기 위한 지령(command)을 포함한다. 그다음, 지적된 지표레지스터의 어드레스는 어드레스버스로 판독되어지며 동시에 그것에 내용은 변위 피일드의 내용에 따라서 증가 또는 감소된다. 몇개의 오퍼랜드 인출루울은 기억장치로 기입이 실행될 것을 필요로 한다.
이 경우에 WRITE신호(60)는 레지스터(62)를 통하여 누산기 레지스터(ACC REG)(43)에 있는 데이타를 기억장치(19)에 기입할 수 있도록 어드레스 레지스터(17)을 통하여 기어장치(19)를 조절한다. 이 동일한 데이타는 판독사이클의 결과로서 동일한 방법으로 명령 데이타버스(13)에 나타날 것이다. 기타의 어드레서 발생 기술은 공지된 것이며 사용이 가능하며 본 발명은 특수한 기술에 제한되지 않는다. 또한 명령은 마이크로 스프로세서에 의해서 발생가능한 실행을 위해서 명령레지스터(27)에 배치된다. 실행레지스터(36), 연산해독기(37), 레지스터(39), 연산논리장치(ALU)(41), 누산기(43) 및 데이타레지스터(X레지스터)(44)를 포함하고 있는 종래의 회로에 의하여 실행된다. 연산해독기(37)은 명령을 해독하며 해독된 출력을 실행레시스터(36)에 공급한다. 데이타 레지스터(44)의 로우딩은 IRSO 신호(53)에 의해서 제어된다. ALU(41)로의 다른 데이타 입력은 라인(46)으로 전송된 누산기(43)의 출력이다. 연산부는 1개 이상 바람직하게는 2개의 누산기를 사용한다. 따라사 ALU(41)에의"A"입력은 제1 또는 제2누산기로부터 올 수 있다. 바람직하게는 어느 하나의 누산기의 출력이 기억장치(19)에 귀환 되도록 하는 명령이 제공된다. ALU(41) 그 자체는 전형적으로 몇개의 파이프라인 지연장치를 포함한다.
다음에 알 수 있는 것 같이 바람직한 실시예의 데이타는 레지스터(39)에 적당한 지령이 도착됨과 동시에 ALU(41)의 B입력에 도착되도록 시기가 정해딘다. 본 발명에 따르던 어드레스버스(11)상의 명령어드레스 및 데이타 어드레스와, 명령/데이타버스상의 명령 및 데이타의 천적 인터리이빙은 DOB(버스상의 데이타) 발생기(45)에 의하여 이루어진다. 그림과 같이 DOB 발생기(45)는 어드레스 명령해독기(29)로부터 입력을 수신한다. 이것은 데이타 어드레스 발생기(33)에 의한 데이타 어드레스의 발생과 동시에 발생하는 DAR(데이타 어드레스요구)신호이다. DAR 신호는 해독된 명령이 데이타 인출을 요구하는지 않은지를 지적한다. DOB발생기(45)는 5개의 라인(49, 50, 51, 52, 53)에 제어신호를 공급한다. 라인(53)의 제어신호'(IRSO)가 참(ture)일때, 명령 레지스터는 시프트될 것이다. 제어신호(IRSO)가 거짓일때 X 레지스터(44)는 로우드될 것이다. 라인(49)의 제어신호(DAB 버퍼오두드)는 DAB버퍼(38)가 DAB(10)로부터 로우드되는 시기를 결정한다. 라인(50)의 제어신호(PAB 선택)는 프로그램 어드레스버스(PAB)(12)로부터의 프로그램 어드레스가 어드레스 레지스터(17)에 게이트되는 가는 여부를 결정 한다.
라인(51)의 제어신호(DAB 선택)는 프로그램 어드레스발생기(33)의 출력이 어드레스 레지스터(17)에 출력되는가의 여부를 결정한다. 따라서 라인(50, 51)의 제어신호는 버퍼의 "융통성"(elasticity)을 제공한다. 또한, DOB 발생기(45)가 데이타 어드레스를 출력할때, 그것은 프로그램 카운투(15)를 억제한다. DOB 발생기의 기능은 마이크로타이밍슬로트(micro-timing slot)(IRS 신호)를 발생하고, DAB, DAB버퍼 및 PAB버스를 위하여 버스조정자로서 작용을 하며 프로그램 카운터를 증분시키는 것이다. DOB 발생기는 ALU회로에 대해서와 마찬가지로 마이크로프로세서에 대해서도 명령 및 데이타 타이밍슬로트(마이크로-타이밍)을 발생한다.
제4도는 모든 가능한 상태에 대한 상태도 및 상태로부터 상태로의 이동에 필요한 조건들을 보인다. 앞에서 언급한 바와같이 명령들은 다음 2가지 형태로 분류된다.
A. 오퍼랜드를 인출하는 것 ; 즉, 데이타슬로트를 발생한다. (II형)
B. 오퍼랜드 인출하지 않은 것 ; 즉, 데이타슬로트를 발생하지 않는다. (I형)
데이타 슬로트 및 명령인출은 인터리이빙하는 루울은 다음과 같다.
1. 만약 필요한 경우에는 명령(N)을 위한 데이타 슬로트를 명령(N+2)의 인출후 즉시 발생된다.
2. 명령인출은 매 데이타슬로트마다 즉시 따른다. DOB발생기는 데이타 어드레스나 명령 어드레스나 명령 어드레스를 선택한다. 인출결과는 3버스 사이클후에 어드레스 명령 해독기(29)로의 입력으로서 이용가능할 것이다. 이것은 시스템의 파이프라인구조(하드웨어지연)때문이다. 어드레스명령 해독기는 소위 DAR(데이타 어드레서 요구)신호를 발생한다.
II형 명령에 응답할때 이 신호는 참일 것이며 I형 명령에 응답할 때에는 그것은 거짓이 될 것이다. 바람직한 실시예에서는 외부 트리거되는 리세트(예를 들면 전원 온에 응하여)가 있다. 리세트 사이클은 DOB발생기(45)를 상태(14)로 놓아둔다. 그리고 II형 명령이 해독이 되지 않는한 (DAR=0) 상태(14)로 유지될 것이다.
이 상태(14)동안 P.C. 카운터는 증분되며 그것의 내용은 기억장치 어드레스버스(11)에 이송되어 IRS-1.5신호는 참일 것이며, 이것은 명령이 데이타 버스상에 있다는 것을 나타낸다. IRS신호는 다른 마이크로프로세서회로에 대한 명령 및 데이타 슬로트를 설정하기 때문에 매우 중요한 신호이다. 상태(14)에서 DAR=1이면, DAB버스는 인에이블(enable)하며 그것의 내용은 직접 어드레스버스에 이동된다. P.C.카운터(15)는 종분이 금지된다. 이 IRS신호가 로우(LOW)로 되면 발생기(45)는 상태(6)로 된다. 상태(6)일 경우에 P.C.카운터(15)는 증분된다. 만약 DAR=0일 경우에 P.C.의 내용은 어드레스버스상에 놓여진다. IRS신호가 하이(HIGH)로 되면 발생기(45)는 상태(10)로 된다. 만약 DAR=1일 경우에는 P.C.카운터(15)의 내용은 어드레스버스 상에 놓여지며, IRS신호는 하이로 되며, DAB버퍼(38)는 DAB버스(10)의 내용으로 로우드되고 DOB발생기(45)는 상태(11)로 된다. 상태(10)일 경우에 P.C.카운터(11)로 된다. 만약 DAR=0일 경우에는 P.C. 카운타의 내용은 어드레스 버스상에 실려지며 IRS는 하이로 되며 발생기는 상태(12)로 된다. 만냑 DAR=1일 경우에는 P.C. 카운터의 내용은 어드레스버스상에 실려지고, IRS는 하이로 되고, DAB버퍼(38)는 DAB버스의 내용으로 로우드 되며 발생기는 상태(13)로 된다.
상태(11)일 경우에 P.C.카운터는 계수가 금지된다. DAR=0일 경우에 DAB버퍼(38)의 내용은 어드레스버스상에 실려지며, IRS는 하이를 유지하며 DOB발생기는 상태(4)로 된다. 만약 DAR=1일 경우에는 DAB버퍼(38)의 내용은 어드레스 버스상에 실려지며 다음에 DBA버스에 포함된 새로운 정보에 따라서 레지스터 로우된다. IRS신호가 하이일때 DOB발생기는 상태(5)로 된다. 상태(4, 5, 12, 13)일때에는 어드레스 명령 해독기(29)는 데이타가 명령/데이타버스(13)상에 놓여있었기 때문에 동작을 하지 않으며 그것은 IRS가 로우이기 때문이라고 알려졌다. 상태(4)일 경우에 P.C. 카운터는 증분되며 그리고 그것의 내용은 어드레스버스상에 놓여진다. IRS는 로우이며 이것은 데이타가 데이타버스 위에 있다는 것을 지적한다. DOB발생기(45)는 상태(10)로 된다.
상태(5)일 경우에 P.C.카운터는 증분되며 그것의 매용은 어드레스버스에 놓여진다. DAB버퍼(38)는 DAB버스의 내용으로 로우드된다. IRS는 로우이며 DOB발생기는 상태(11)로 된다. 상태(13)일 경우에 P.C.카운터는 계수가 금지된다. DAB버퍼(38)의 내용은 어드레스버스상에 놓여진다. IRS는 로우이며 DOB발생기는 상태(6)로 된다. 상태(12)일 경우에 P.C.카운터는 증분되며 그것의 내용은 어드레스버스상에 놓여진다. IRS는 로우이며 DOB는 상태(14)로 된다. 따라서 DOB 발생기의 기능은 마이크로-타이밍슬로트(IRS 신호)를 발생하고, DAB, DAB버퍼 및 PAB버스에 대해 버스 조정자로 동작하며 프로그램카운터를 증분시키는 것이다.
DOB 발생기의 논리실행은 제5도에 나타나 있다. 이것은 다수의 인버어터(55, 56, 57, 58)와 다수의 NOR게이트(67, 68, 69, 70) 및 4개의 D형 플립플롭회로(73, 74, 75, 76)를 포함하며 나타낸 것과 같이 상호연결되어 있다. 발생기에 대한 입력은 DAR이며 발생된 출력은 IRS-1.5와 제어신호(DAB버퍼 로웅, DAB버퍼선택, PAB선택/P.C.증분, 및 DAB선택)를 포함하고 있다 이 회로의 기능은 제 4도의 DOB발생기 진리표 및 상태순서도에 의해 설명된다. 이제부터 연산의 한예를 제2도및 제3도로 참고로 하여 나타낸다. 기계의 이전의 이력(prebious history)은 한 열내의 3개의 명령이 기억장치로부터 인출된 것이며, 그것들의 각각이 데이타 인출을 필요로 하는것 이라는 것이었다고 가정한다. 제3도는 이와 같은 일련의 명령을 필요로 하는 루틴의 한 세크멘트를 보여준다.
제2도에 I0, I1, I2각각은 데이타슬로트를 필요로 한다. I0는 가능한한 빨리 해독되며, I0에 의해 요구된 데이타 슬로트에 대한 어드레스(AD0)는 DAB상에 놓여지며 그렇개 때문에 가능한한 빠르게 기억장치 어드레스버스(11)상에 놓여진다. 기억장치지연 및 최소한의 해독기 지연이 조합은 시간제로사이의 3클록 사이클을 필요로 하며 I0에 대한 어드레스 AD0가 버스위에 놓일때까지 기억장치 어드레스버스(11)상에 있다는 것을 주목하여야 한다. I1은 단지 I0에 인접한 I/D버스(13)에 도착하지만 DOB 발생기(45)의 동작루울에 따라 I3에 대한 어드레스 "3"은 AD1을 위치하기 전에 어드레스버스상에 놓여지며 I1에 대한 데이타 어드레스가 어드레스버스(11)상에 놓여진다. 이것은 I/D버스(13)에 있는 I1과 I/D버스(13)에 있는 I1의 데이타(D1)사이에 4유니트의 지연을 야기한다. 비슷하게 II2의 데이타(D2)는 I4가 인출된후까지는 I/D버스(13)로 실려지지 못하며, 이것은 I2가 I/D버스에 실려지는때와 D2가 I/D버스에 실려지는 시간 사이에 5유니트의 지연을 발생한다. 그 사이에 명령(I0, I1, I2)들은 IRSO신호(제2e도에 나타나 있음)의 제어에 따라 명령레지스터(27)로 입력된다. 데이타슬로트가 발생될때 IRSO는 로두로 되므로 데이타슬로트가 I/D버스에 나타날때 어떠한 시프트도 나타나지 않을 것이다.
따라서 명령 I0는 데이타(D0)가 X레지스터(44)로 배치된
Figure kpo00003
클록사이클이전에 실행레지스터(36)에 도착된다. 이것은 제2e도의 라인 실행레지스터 및 X레지스터에 나타나 있다. 그때 해독기 출력(C(I0))은 프레이밍 레지스터(39)를 통하여 D0와 동시에 ALU(41)에 공급된다. 제2d도 및 제2a도는 DOB발생기와 관련하여 이라스틱버퍼의 동작을 보여준다. 특히 이것은 I/D버스(13)와 DAB버스출력을 비교하은 것에 의해 나타내진다. AD0는 I0가 I/D버스(13)에 나타난 1사이클 후에 DAB에 나타난다. AD1은 I1이 I/D버스(13)에 나타난 1클록사이클 후에 DAB버스(10)에 나타내며 이라스틱버퍼(35)에 의해서 그것은 데이타 어드레스버퍼(38)에 버퍼된다. 이 버퍼링과 동시에 명령(3)의 어드레스는 어드레스상에 놓여진다.
어드레스 상에 "3"이 나타난 후까지 AD1이 어드레스버스에 나타나지 않기 때문에 버퍼의 작용이 보여진다. 따라서 AD1과 "4"가 어드레서버스(11)에 나타나는 것이 가능한 시간이상으로 DAB버퍼(38)(제2d도)에서 지연된다.AD2는 D0의 데이타 레지스터(44)로의 도착 때문에 2사이클동안 버퍼(38)에서 유지될 수 있다. 즉 D0의 도착은 IRS+0.5의 작용에 의해 해독기를 사용할 수 없게 한다. 그러므로 어떠한 새로운 데이타 어드레스도 발생될 수가 없다. 제3도는 제2도에 나타난 패턴을 야기하는 일련의 명령을 보여준다. 제1명령(I0)은 데이타 인출을 요구하는 "레지스터 1에서 판독 즉 RR1명령이며 MVP("move positive to Ao")동작과 조합된다. I1은 "RR1- 및 A0에 가산" 명령이다. (I0는 지표레지스터를 위한 증분(+1)을 포함하므로 이 레지스터에서의 다음 인출대상을 다음 순위의 기억장소이라는 것을 주의 해야 한다). I2는 레지스터 3을 판독(RR3) 및 "A1에 포지티브 이동"명령이다. I3는 점프(jump)명령이며 I4는 점프의 목적지를 제공한다. I5는 "레지스터 1에서 기입"명령이다. I1은 감소를 포함하고 있으므로 레지스터 1(R1)는 첫번째 위치로 다시 귀환하여야 한다. 장치를 통한 지연때문에 P.C.(15)는 점프의 목적지인 I4가 I/D버스(13)에 나타날 때까지 점프에 의해서 영향을 받지 않으며 그 결과 I5는 P.C.(15)의 종전값으로 계속 인출될 것이다.
I4가 I/D버스(13)에 나타날때 P.C.카운터(15)는 변경되어 I80에 대한 다음번 인출이 기억장소(80)로부터 행하여 진다. 어드레스(3, 4)에 있는 "점프" 및 "P.C. 동일"명령은 어떠한 데이타 슬로트로 요구하지 않는다. 그렇기 때문에 DOB발생기(45)의 작용에 의해 어떤 데이타슬로트의 기입중단 없이 한열내에 있는 3개의 명령의 스트리임(stream)은 어드레스 AD2에 다음에 발생된다. "레지스터(1)에 기록하라"는 명령(I5)은 AD5가 어드레스 "5"가 어드레스 버스(11)에 나타난후 3개의 슬로트가 인서트되게 한다(제2도 참조). DOB발생기(45)의 작용으로 인하여 명령들은 가능한 한 동일한 동작하며 또한 몇개의 슬로트를 이용할 수 있는 D2를 갖는다. ALU(41)는 1사이클 이상 동작을 한다. IRSO 및 그 명령 레지스터(27)의 특성은 IR3의 제2실행을 금지하는데 사용될 수 있으며 I레지스터(27)의 지연을 이용함으로써 그 융통성을 얻을 수 있다. 제6도는 도식적인 명령형식을 보여준다. 제6a도는 II형 명령이다. 도시된 특수한 명령은 간접 판독된다. 명령의 제1 세그멘트는 데이타 인출형식을 지적한다. 제2 세그멘트는 지표레지스터 내용에 더해질 변위를 지적한다. 제3 세그멘트는 레지스터 목적지를 제공한다. 이 3개의 세그멘트는 오피랜드-인출루울을 구성한다. 제4 세그멘트는 수행될 동작을 제공한다.
제6b도는 도식적인 I형 명령을 보여준다. 제1 비트 세그멘트는 특수한 레지스터의 내용이 오퍼랜드 사용되는 것을 지적한다. 레지스터 인출을 어떤 버스사이클도 필요로 하지 않는다는 것을 주의 하여야 한다. 제2세그멘트는 레지스터의 정체를 지적하며 제3세그멘트는 수행될 동작을 지적한다.
예를 들면, 이 명령은 "레지스터의 내용을 취하여 그것을 누산기의 내용에 가산하라는 것을 말한다. 본 발명의 특수한 구조의 장점은 명령의 비트위치를 사용할 경우에 용통성이 있다는 것, 즉 명령형식에 대한 어떤 엄격한 필요조건이 없다는 것이다.

Claims (16)

  1. 명령 및 오퍼랜드를 기억하며, 각각의 일련의 번지지정 간격동안 오퍼랜드 어드레스 혹은 명령 어드레스로 구성된 1어드레스에 의해 번지지정 가능하며, 오퍼랜드를 출력하기 위한 오퍼랜드 어드레스 및 명령을 출력하기 위한 명령 어드레스에 응하는 기억장치 수산(19), 상기 기억장치 수산에 의해 출력된 오퍼랜드 및 명령을 전송하는 데이타 버스(13), 상기 데이타버스(13)로 부터의 명령을 수신하며, 상기 명령을 해독하여 명령이 오퍼랜드 인출을 요구하는 지의 여부를 나타내며 데이타 어드레스 요구 신호(47)을 제공하며, 어드레스 제어신호를 제공하기 위한 어드레스 명령 해독기 수단(29), 상기 어드레스 명령 해독기 수단(29)으로부터 상기 어드레스 제어신호(31)를 수신하며, 상기 기억장치 수단(19)에 대한 오퍼랜드 어드레스(33, 38)를 방생하고 명령어드레스(15)를 발생하기 위하여 그것에 응하는 어드레스 발생수단, 상기 오퍼랜드 및 명령 어드레스가 제공하며, 상기 명령 어드레스(12)를 상기 기억장치 수단(19)에 공급하기 위하여 제1제어신호(50)에 응하며, 상기 오퍼랜드 어드레스(10)를 상기 기억장치수단(19)에 공급하기 위하여 제2제어신호(51)에 응하며, 상기 오퍼랜드 어드레스(10)를 버퍼하기 위하여 제3제어신호(49)에 응하여 이것에 의하여 버퍼된 오퍼랜드 어드레스를 발생하며, 상기 버퍼된 오퍼랜드 어드레스를 상기 기억장치 수단(19)에 공급하기 위하여 제4제어신호(52)에 응하는 수단(35) 및 상기 제1, 제2, 제3, 및 제4제어신호를 발생기하기 위하여 상기 데이타 어드레스 요구신호에 응하는 논리수단(45)을 포함하는 것을 특징으로 하는 구성을 갖는 컴퓨터 프로세서.
  2. 제1항에 있어서, 상기 논리수단(45)은 상기 제1, 제2, 제3 및 제4제어신호를 연달아 발생하므로 상기 명령 혹은 오퍼랜드 어드레스의 하나가 상기 각 기억장치 번지지정 간격동안에 상기 기억 장치수단(19)에 제공되는 것을 특징으로 하는 구성을 갖는 컴퓨터 프로세서.
  3. 제2항에 있어서, 상기 명령에 따라 상기 오퍼랜드의 연산을 수행하기 위한 수단(36) 및 상기 데이타 버스로부터 상기 명령 및 상기 오퍼랜드를 수신하며, 상기 명령 및 상기 오퍼랜드를 버퍼링하며 버퍼된 명령 및 버퍼된 오퍼랜드를 상기 연산수행수단(36)에 제공하기 위하여 제5제어신호 (53)에 응하여 수단(27)을 포함하며, 상기 논리수단(45)은 상기 제5제어신호 (53)을 발생하며 상기 제5제어신호를 연달아 발생하므로 오퍼랜드 및 명령은 상기 연산을 수행하기 위한 적당한 순서로 상기 연산수행수단(36)에 제공되는 것을 특징으로 하는 구성을 갖는 컴퓨터 프로세서.
  4. 명령 및 오퍼랜드를 기억하고, 일련의 유니트의 시간동안 번지지정 가능하며, 각 유니트의 시간동안 선택된 명령 혹은 선택된 오퍼랜드를 포함하는 1데이타를 출력하는 기억장치 수단(19, 어드레스를 상기 기억장치(19)에 직렬 전송하는 어드레스버스 수단(11), 상기 기억장치수단(19)에 의해 출력된 명령 및 오퍼랜드를 수도하고, 전송된 명령 및 상기 오퍼랜드를 전송하기 위한 출력버스 수단(13), 상기 출력버스 수단(13)에 의해 전송된 명령 및 오퍼랜드를 수신하고, 상기 명령에 따라서 상기 오퍼랜드의 연산을 수행하기 위한 연산수단(37), 및 상기 출력버스 수단(13)으로 부터 상기 명령을 수신하고, 상기 명령을 해독하고, 명령 어드레스 및 데이타 어드레스를 발생하고 상기 기억장치수단(19)이 어드레스가 상기 기억장치 수단에 제공될 수 잇는 상기 각 유니트의 시간동안 상기 어드레스 버스수단(11)에 의해 전송되는 명령 혹은 오퍼랜드 어드레스에 의해 번지지정되는 그러한 순서로 명령 어드레스 및 데이타 어드레스를 상기 어드레스 버스 수단(11)에 직렬 제공하기 위하여 상기 해독에 응하는 제어수단(29)을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  5. 제4항에 있어서, 상기 제어수단(45)은 제어신호(53)를 상기 연산수단(27)에 제공하는 역활을 하며, 상기 연산수단(27)은 상기 제어신호(53)에 응하여 상기 연산을 수행하기에 적당한 순서로 상기 출력버스 수단(13)으로 부터 수신된 상기 명령을 시프트하는 것을 특징으로 하는 마이크로프로세서.
  6. 제4항에 있어서, 상기 연산수단(27)은 상기 출력버스수단(13)으로부터 수신된 명령을 기억하고 상기 명령의 시퀸스를 출력하기 위한 명령 레지스터 수단(27), 상기 명령의 시퀸스의 첫번째 것을 수신하고 지령 출력을 발생하기 위하여 그것을 해독하기 위한 연산 해독기 수단(37), 적어도 하나의 오퍼랜드를 상기 출력 버스 수단(13)으로부터 수신하고, 적어도 하나의 오퍼랜드를 기억 및 출력하기 위한 데이타 레지스터 수단(44), 및 상기 데이타 레지스터수단(44)으로부터 상기 적어도 하나의 오퍼랜드 및 상기 연산 해독기 수단(37)으로 부터의 상기 지령 출력을 수신하며, 상기 지령출력(39)에 의해 지시된 상기 적어도 하나의 오퍼랜드를 사용하는 상술연산을 수행하기 위한 수단(41)을 포함하는 것을 특징으로 하는 마이크로프로세서.
  7. 제5항에 있어서, 상기 제어수단(45)은 상기 명령 레지스터수단(27) 및 상기 데이타 레지스터수단(44)을 제어하여 오퍼랜드가 상기 출력버스 수단(13)으로 부터 취해지며 상기 데이타 레지스터수단(44)에 기억되는 제1연산 혹은 적어도 상기 명령의 시퀸스의 하나가 상기 연산 해독기 수단(37)에 가해지는 제2연산을 야기하는 것을 특징으로 하는 마이크로 프로세서.
  8. 제7항에 있어서, 상기 제어수단(45)은 단일 제어신호(53)에 의하여 상기 명령 레지스터 수단(27) 및 상기 데이타 레지스터 수단(44)의 상기 제어를 수행하는 것을 특징으로 하는 마이크로 프로세서.
  9. 제7항에 있어서, 상기 제1 및 제2 연산은 상기 제어수단(53)에 의해 명령되어서 상기 연산 해독기 수단(37)에 의해 해독된 명령에 의해 요구되는 각 오퍼랜드가 상기 데이타 레지스터 수단(44)으로부터 산술연산(41)을 수행하기 위해 상기 수단에 이용가능한 것을 특징으로 하는 마이크로 프로세서.
  10. 제4항에 있어서, 상기 제어수단(53)은 프로그램 카운트를 출력하기 위한 프로그램 카운터수단(15), 오퍼랜드 어드레스를 출력하기 위한 오퍼랜드 어드레스 발생기 수단(33), 상기 출력버스 수단(23)에 의해 공급된 명령을 해독하며, 어드레스 제어신호를 상기 오퍼랜드 어드레스 발생기(33)및 상기 프로그램 카운터(15)에 제공하며, 해독된 명령이 오퍼랜드 인출을 요구하는 것을 나타내는 오퍼랜드 인출신호를 제공하기 위한 어드레스 명령 해독기 수단(29), 출력을 가지며, 상기 오퍼랜드 발생기(33)에 의해 출력된 오퍼랜드 어드레스를 버퍼링하기 위해 버퍼제어 신호(49)에 응하는 버퍼수단(38), 상기 프로그램 카운터(15)의 카운트를 상기 어드레스버스 수단(11)에 게이트하기 위하여 제1 제어신호, 상기 오퍼랜드 어드레스 발생기(33)의 출력을 상기 어드레스 버스 수단(11)에 게이트하기 위한 제2 제어신호, 및 상기 버퍼 수단(38)의 출력을 상기 어드레스 버스 수단(11)에 게이트하기 위한 제3제어수단(52)에 응하는 게이트 수단(14), 및 상기 제1, 제2, 제3제어신호(50, 51 및 52)및 상기 버퍼제어신호(49)를 발생하기 위하여 상기 오퍼랜드 인출신호에 응하는 제어신호 발생수단(45)을 포함아는 것을 특징으로 하는 마이크로 프로세서.
  11. 제10항에 있어서, 상기 제어신호 발생수단(45)은 제5제어신호(53)를 발생하기 위하여 상기 오퍼랜드 인출신호에 응하며, 더우기 상기 제어신호 발생수단은 상기 출력버스 수단(13)으로부터 수신된 명령의 시퀸스를 기억 및 출력하기 위하여 상기 제5제어신호(53)에 응하는 명령 레지스터 수단(27), 상기 명령 레지스터 수단(27)에 의해 출력된 명령을 해독하며, 지령을 출력하기 위한 연산 해독기 수단(37), 상기 제5제어신호에 응하며, 오퍼랜드를 기억 및 출력하기 데이타 레지스터 수단(44), 및 상기 연산 해독기 수단(37)으로부터의 상기 지령 및 상기 데이타 레지스터 수단(44)으로 부터의 오퍼랜드를 수신하며, 수시된 오퍼랜드를이용하는 산술연산을 수행하기 위하여 상기 지령에 응하는 수단(41)을 더 포함하는 것을 특징으로 하는 마이크로 프로세서.
  12. 제11항에 있어서, 상기 명령 레지스터 수단(27)은 상기 출력버스수단(13)으로부터 수신된 다수의 상기 명령을 기억하며, 상기 제5제어신호(53)에 응하여 상기 다수의 명령을 시프트하는 시프트 레지스터인 것을 특징으로 하는 마이크로 프로세서.
  13. 공급된 오퍼랜드의 연산을 수행하기 위하여 공급된 명령에 응하는 연산 실행수단(41), 단일 어드레스버스(11) 및 단일 출력 버스를 가지며, 상기 어드레스 버스(11)상에 제공된 명령 어드레스 및 오퍼랜드 어드레스를 포함하는 일련의 어드레스 시퀸스에 의해 일련의 사이클동안 번지지정 가능하며, 대응 직렬 시퀸스의 명령 및 오퍼랜드를 출력하기 위하여 상기 어드레스에 응하며, 여기에서 상기 명령은 상기 연산실행수단(41)에 의하여 수행될 연산을 지시하는 정보를 포함하며, 상기 오퍼랜드는 상기 연산실행 수단(41)에 의하여 연산되며, 상기 연산 실행수단(41)은 상기 출력 버스(13)로부터 명령 및 오퍼랜드를 수신하기 위해 접속되는 기억장치 수단(19), 명령 및 오퍼팬드 어드레스를 발생하기 위하여 상기 출력버스(13)로부터 명령을 수신하며, 수신된 명령이 상기 기억장치 수단(19)으로 부터의 오퍼랜드를 요구하느냐의 여부를 나타내는 신호(47)를 발생하기 위한 수단(29) 및 상기 명령 어드레스와 상기 어드레스 버스상의 오퍼랜드 어드레스를 연달아 인터리이빙하며, 상기 기억장치 수단(19)에 의해 출력된 명령 및 오퍼랜드의 상기 연산 실행수단(41)으로의 제공을 명하여서 명령 혹은 오퍼랜드 어드레스가 상기 기억장치 수단(19)에 매 사이클마다 제공되며 대응 명령 혹은 오퍼랜드가 매 사이클마다 상기 출력버스(13)상에 출력되도록 및 명령 및 대응 오퍼랜드가 상기 연산 실행수단(41)에서의 실행을 위해 정확한 순서대로 도달하도록 상기 명령은 상기 기억장치 수단(19)으로부터의 오퍼랜드를 요구하는지의 여부를 나타내는 상기 신호에 응하는 수단(45)을 포함하는 마이크로 프로세서.
  14. 기억장치(19)에 대한 명령 및 오퍼랜드 어드레스를 발생하기 위한 수단을 갖는 마이크로 프로세서에서 상기 기억장치(19)는 명령 혹은 오퍼랜드를 출력하기 위하여 각 일련의 번지지정 간격동안 상기 어드레스의 하나에 의하여 번지지정 가능하며, 장치는 버퍼된 오퍼랜드 어드레스를 발생하기 위하여 상기 발생장치에 의해 발생된 오퍼랜드 어드레스를 버퍼링하기 위한 버퍼수단(38), 상기 기억장치(19)로부터 출력된 명령이 오퍼랜드 인출을 요구하는지의 여부를 나타내는 신호(47)를 발생하기 위하여 상기 기억장치(19)로 부터 출력된 명령이 공급되는 수단(29) 및 특정 번지지정 간격(1)에서 (1)버퍼된 오퍼랜드 어드레스가 상기 기억장치(1)에 가해지는지, (2)버퍼되지 않은 오퍼랜드 어드레스가 상기 기억장치에 가해지는지, 혹은 (3)명령 어드레스가 상기 기억장치에 가해지는지를 나타내는 제어신호(49, 50, 51, 52)를 발생하기 위하여 상기 신호에 응하며, 상기 제어신호에 따라서 상기 기억장치에 명령 어드레스, 오퍼랜드 어드레스 혹은 버퍼된 오퍼랜드 어드레스를 제공하기 위한 제어수단(45)을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  15. 제14항에 있어서, 상기 마이크로 프로세서는 상기 명령에 따라 상기 기억장치(19)로 부터 출력된 오퍼랜드의 산술연산을 수행하기 위한 수단(41)을 포함하며, 상기 제어수단은 산술연산을 수행하기 위하여 상기수단(41)으로 오퍼랜드 및 명령의 공급을 명하는 제어신호를 더 발생하는 것을 특징으로 하는 마이크로 프로세서.
  16. 제14 또는 15항에 있어서, 상기 제어수단(45)은 각 상기 번지지정 간격동안 어드레스가 상기 기억장치수단(19)에 가해지도록 역활을 하는 것을 특징으로 하는 마이크로 프로세서.
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