KR20180017842A - Chip resistor and chip resistor assembly - Google Patents

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KR20180017842A KR1020160102283A KR20160102283A KR20180017842A KR 20180017842 A KR20180017842 A KR 20180017842A KR 1020160102283 A KR1020160102283 A KR 1020160102283A KR 20160102283 A KR20160102283 A KR 20160102283A KR 20180017842 A KR20180017842 A KR 20180017842A
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박광현
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Abstract

An embodiment of the present invention provides a chip resistor and a chip resistor assembly. The chip resistor includes an insulating substrate having a first surface and a second surface facing each other; a resistive layer disposed on the first surface; and first and second terminals disposed on the insulating substrate at both ends in the longitudinal direction of the first surface and connected to the resistive layer, respectively. The resistive layer includes a first region including a glass material having a first softening point and connecting the first and second terminals; and at least one second region which is in contact with the first region, is placed apart from the first and second terminals and includes a glass material having a second softening point lower than the first softening point. It is possible to provide a chip resistor having excellent withstand voltage characteristics.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}[0001] CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY [0002]

본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다.
The present invention relates to a chip resistive element and a chip resistive element assembly.

칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다. The chip resistive element is a chip component for realizing a precision resistor, which controls the current in the electronic circuit and serves to lower the voltage.

최근 전자기기가 점차 소형화 및 정밀화됨에 따라, 전자기기에 채용되는 전자회로의 크기도 점점 소형화되고 있으며, 칩 저항 소자의 크기도 점점 소형화되고 있다. 이와 같이 칩 저항 소자의 크기가 점점 소형화되고 있으나, 전자기기가 고성능화됨에 따라 칩 저항 소자에 인가되는 전류량은 오히려 증가되고 있다.As electronic devices have become smaller and more precise in recent years, the size of electronic circuits employed in electronic devices is becoming smaller and smaller, and the size of chip resistance devices is becoming smaller and smaller. As described above, the size of the chip resistive element is becoming smaller and smaller, but the amount of current applied to the chip resistive element is increasing as the performance of the electronic device is improved.

따라서, 점차 소형화되는 칩 저항 소자의 발열 성능을 향상시키기 위한 연구가 필요한 실정이다.
Therefore, there is a need for research to improve the heat generating performance of a chip resistance device which is gradually miniaturized.

한국공개특허 제10-2001-0014285호Korean Patent Publication No. 10-2001-0014285

본 발명의 일 실시형태의 목적은, 내전압 특성이 우수한 칩 저항 소자 및 그 어셈블리를 제공하는데 있다.
An object of an embodiment of the present invention is to provide a chip resistance element and an assembly thereof excellent in withstand voltage characteristics.

본 발명의 일 실시예는 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치되는 저항층; 및 상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자; 를 포함하고, 상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및 상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역을 포함하는 것을 특징으로 하는 칩 저항 소자를 제공한다.
An embodiment of the present invention provides a semiconductor device comprising: an insulating substrate having a first surface and a second surface facing each other; A resistive layer disposed on the first surface; And first and second terminals disposed on the insulating substrate at both ends in the longitudinal direction of the first surface and connected to the resistance layer, respectively; Wherein the resistive layer comprises a first region comprising a glass material connecting the first and second terminals and having a first softening point; And at least one second region which is in contact with the first region and is spaced apart from the first and second terminals and includes a glass material having a second softening point lower than the first softening point, Thereby providing a chip resistance element.

본 발명의 일 실시예는 복수의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며, 상기 칩 저항 소자는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면에 배치되는 저항층; 및 상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자; 를 포함하고, 상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및 상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역을 포함하는 것을 특징으로 하는 칩 저항 소자 어셈블리를 제공한다.
One embodiment of the present invention is a printed circuit board having a plurality of electrode pads; And a chip resistive element disposed on the printed circuit board and electrically connected to the plurality of electrode pads, wherein the chip resistive element comprises: an insulating substrate having first and second surfaces facing each other; A resistive layer disposed on the first surface; And first and second terminals disposed on the insulating substrate at both ends in the longitudinal direction of the first surface and connected to the resistance layer, respectively; Wherein the resistive layer comprises a first region comprising a glass material connecting the first and second terminals and having a first softening point; And at least one second region which is in contact with the first region and is spaced apart from the first and second terminals and includes a glass material having a second softening point lower than the first softening point, A chip resistor element assembly is provided.

본 발명의 일 실시예에 의하면, 내전압 특성이 우수한 칩 저항 소자 및 칩 저항 소자 어셈블리를 제공할 수 있다.According to an embodiment of the present invention, a chip resistance element and a chip resistance element assembly having excellent withstand voltage characteristics can be provided.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
The various and advantageous advantages and effects of the present invention are not limited to the above description, and can be more easily understood in the course of describing a specific embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1에 도시된 칩 저항 소자를 I 방향에서 바라본 평면도이다.
도 3은 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.
도 4는 도 2에서 저항체만을 도시한 도면이다.
도 5 및 도 6은 도 1의 칩 소장 소자의 변형예이다.
도 7 내지 도 11은 도 1의 칩 저항 소자의 주요 제조공정을 개략적으로 나타낸 평면도이다.
도 12는 본 발명의 일 실시예에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도 13은 도 12에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.1 is a perspective view showing a resistance element according to an embodiment of the present invention.
FIG. 2 is a plan view of the chip resistance element shown in FIG. 1 viewed from the direction I. FIG.
FIG. 3 is a cross-sectional side view of the chip resistive element shown in FIG. 1 taken along the line II-II '.
Fig. 4 is a view showing only the resistor in Fig. 2. Fig.
Figs. 5 and 6 are modifications of the chip-wise element of Fig. 1. Fig.
Figs. 7 to 11 are plan views schematically showing a main manufacturing process of the chip resistance element of Fig. 1. Fig.
FIG. 12 is a perspective view illustrating a chip resistive element assembly having a substrate on which a chip resistive element according to an embodiment of the present invention is mounted.
13 is a cross-sectional side view of the chip resistor device assembly shown in Fig. 12 taken along line III-III '.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the following embodiments. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. In addition, the shape and size of elements in the figures may be exaggerated for clarity.

도 1은 본 발명의 일 실시예에 따른 저항 소자를 나타내는 사시도이고, 도 2는 도 1에 도시된 칩 저항 소자를 I 방향에서 바라본 평면도이다. 도 3은 도 1에 도시된 칩 저항 소자의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이고, 도 4는 도 2에서 저항체만을 도시한 도면이다.
FIG. 1 is a perspective view showing a resistance element according to an embodiment of the present invention, and FIG. 2 is a plan view of a chip resistance element shown in FIG. 1 in a direction I. FIG. 3 is a cross-sectional side view of the chip resistive element shown in FIG. 1 taken along the line II-II ', and FIG. 4 is a view showing only the resistor in FIG.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 칩 저항 소자(100)는 절연 기판(110), 저항층(120), 저항 보호층(130) 및 제1 및 제2 단자(140, 150)를 포함할 수 있다.
1 to 3, a chip resistive element 100 according to an embodiment of the present invention includes an insulating substrate 110, a resistance layer 120, a resistance protection layer 130, and first and second terminals 140, < / RTI > 150).

상기 절연 기판(110)은 서로 대향하는 제1 및 제2 면(A, B)를 가질 수 있으며, 제1 면(A)에 저항층(120)이 배치될 수 있다. 상기 절연 기판(110)은 소정의 두께(Th1)를 갖는 얇은 판형으로 형성될 수 있으며, 폭 방향(W)보다 길이 방향(L)으로 긴 형상일 수 있다. 상기 절연 기판(110)은 비교적 얇은 저항층(120)을 지지하며 저항 소자(100)의 강도를 확보할 수 있는 재질로 이루어질 수 있다. 상기 절연 기판(110)은 열전전도가 우수한 재질로 형성되어, 상기 칩 저항 소자(100)를 사용할 때에 저항층(120)에서 발생하는 열을 외부로 효과적으로 방출시킬 수 있다. 예를 들어, 상기 절연 기판(110)은 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(110)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
The insulating substrate 110 may have opposing first and second surfaces A and B and the resistance layer 120 may be disposed on the first surface A. [ The insulating substrate 110 may be formed in a thin plate shape having a predetermined thickness Th1 and may have a shape longer than the width direction W in the longitudinal direction L. [ The insulating substrate 110 may be made of a material that supports the relatively thin resistive layer 120 and can secure the strength of the resistive element 100. The insulating substrate 110 may be formed of a material having a good thermal conductivity and may effectively dissipate heat generated in the resistance layer 120 to the outside when the chip resistive element 100 is used. For example, the insulating substrate 110 may be a ceramic or polymer substrate such as alumina (Al 2 O 3 ). In a specific example, the insulating substrate 110 may be an alumina substrate obtained by anodizing a surface of a thin plate of aluminum.

저항층(120)은 상기 절연 기판(110)의 제1 면(A)에 배치될 수 있다. 실시예에 따라서는 상기 저항층(120)은 절연 기판(110)의 제2 면(B)에 배치될 수도 있다. 상기 저항층(120)은 서로 이격된 제1 및 제2 단자(140, 150)의 사이를 연결하는 전기적 저항 요소로 사용될 수 있다. 상기 저항층(120)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. 저항층(120)은 상기 절연 기판(110)의 표면에 상기 금속 또는 합금이나, 산화물과 같은 화합물이 혼합된 페이스트를 스크린 인쇄 등과 같은 방법을 통해 도포하고 소정의 온도에서 소성하여 형성할 수 있다.
The resistive layer 120 may be disposed on the first surface A of the insulating substrate 110. In some embodiments, the resistive layer 120 may be disposed on the second surface B of the insulating substrate 110. The resistance layer 120 may be used as an electrical resistance element connecting between the first and second terminals 140 and 150 which are spaced apart from each other. As the resistance layer 120, various metals, alloys, or compounds such as oxides may be used. For example, at least one of Cu-Ni alloy, Ni-Cr alloy, Ru oxide, Si oxide, Mn and Mn alloy. The resistance layer 120 may be formed by applying a paste containing a metal or a compound such as an alloy or oxide on the surface of the insulating substrate 110 through a method such as screen printing or the like and firing at a predetermined temperature.

도 2 및 도 4에 도시된 바와 같이, 저항층(120)은 제1 영역(121)과 제2 영역(122)을 포함할 수 있다. 제1 영역(121)은 제1 및 제2 단자(140, 150)을 연결하도록 배치될 수 있으며, 제1 연화점(softening point)을 갖는 글래스(glass) 물질을 포함할 수 있다. 제1 연화점은 640℃ 내지 700℃의 온도일 수 있다.
As shown in FIGS. 2 and 4, the resistive layer 120 may include a first region 121 and a second region 122. The first region 121 may be disposed to connect the first and second terminals 140 and 150 and may include a glass material having a first softening point. The first softening point may be a temperature of 640 캜 to 700 캜.

제2 영역(122)은 제1 영역(121)과 접하며, 제1 및 제2 단자(140, 150)와 이격되도록 배치될 수 있으며, 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함할 수 있다. 제2 연화점은 530℃ 내지 640℃ 일 수 있다. 본 실시예의 경우, 하나의 제2 영역(122)이 저항층(120)의 일 측면에 배치되었으나, 이에 한정하는 것은 아니며, 복수개의 제2 영역(122)이 배치될 수도 있으며, 제2 영역(122)이 저항층(120)의 폭 방향의 중앙에 배치될 수도 있다. 실시예에 따라서는 제2 영역(122)의 일부 영역(122b)은 제1 영역(121)과 중첩되도록 배치될 수 있다.
The second region 122 may be disposed so as to be in contact with the first region 121 and spaced apart from the first and second terminals 140 and 150 and may include a glass material having a second softening point lower than the first softening point . The second softening point may be from 530 캜 to 640 캜. In this embodiment, one second region 122 is disposed on one side of the resistive layer 120, but not limited thereto, a plurality of second regions 122 may be disposed, and a second region 122 122 may be disposed at the center in the width direction of the resistance layer 120. [ According to an embodiment, a part of the area 122b of the second area 122 may be arranged to overlap with the first area 121.

제2 영역(122)은 절연 기판(110) 상에 제1 영역(121)을 형성하기 위한 페이스트를 스크린 인쇄 한 후, 제1 영역(121)과 접하도록 제2 영역(122)을 형성하기 위한 페이스트를 스크린 인쇄함으로써 형성할 수 있다. 이러한 제2 영역(122)은, 트리밍(trimming)을 통해 홈(T)을 형성하여 칩 저항 소자(100)의 저항값을 조절하는 영역으로서, 레이저 트리밍이 수행될 수 있도록 제1 영역(121)의 제1 연화점보다 낮은 제2 연화점을 가질 수 있다.
The second region 122 is formed by screen printing a paste for forming the first region 121 on the insulating substrate 110 and then forming a second region 122 in contact with the first region 121 The paste can be formed by screen printing. The second region 122 is a region for adjusting the resistance value of the chip resistive element 100 by forming a trench T through trimming so that the first region 121 is formed so that laser trimming can be performed. The second softening point may be lower than the first softening point.

이에 대해 자세하게 설명한다. 칩 저항 소자(100)의 저항층(120)은 트리밍에 의해 저항값이 결정될 수 있다. 트리밍이란 저항층(120)을 형성한 후에 목표로 하는 저항값을 얻기 위해서, 저항층(120)을 부분적으로 제거하는 공정을 일컫는다. 트리밍에는 다양한 미세 컷팅(cutting) 방법이 사용될 수 있으나, 본 실시예에서는 YAG 레이저(laser)를 이용하여 저항층(120)의 일 영역을 제거하는 레이저 트리밍이 적용될 수 있다. 레이저 트리밍에는 레이저에 의해 제거되는 트리밍 홈의 형상에 따라, L컷, D컷, P컷과 같은 다양한 트리밍 방법이 있으나, 본 실시예에서는 L컷 레이저 트리밍이 적용되는 경우를 예를 들어 도시하였다. 이러한, 레이저 트리밍은 레이저에 의해 저항층을 제거하는 과정에서 소성된 글래스 물질에 균열이 발생되어 저항값의 산포 및 노이즈 특성을 악화시킬 수 있으며, 이러한 균열은 소성되는 글래스 물질의 연화점이 높을수록 심해진다. 따라서, 최근에 칩 저항 소자(100)가 점점 고전압, 고출력화 됨에 따라, 내전압 특성이 우수한 연화점이 높은 고연화점 글래스가 포함된 저항체가 적용되고 있으나, 고연화점 글래스를 포함하는 저항층은 레이저 트리밍을 적용할 수 없는 한계가 있다. 그러므로, 고연화점 글래스가 포함된 저항체는 저항값의 편차를 정밀하게 조절할 수 없다.
This will be described in detail. The resistance value of the resistive layer 120 of the chip resistive element 100 can be determined by trimming. Trimming refers to a process of partially removing the resistive layer 120 to obtain a desired resistance value after the resistive layer 120 is formed. Various trimming techniques can be used for trimming. In this embodiment, laser trimming for removing a region of the resistance layer 120 using a YAG laser may be applied. In the laser trimming, there are various trimming methods such as L-cut, D-cut and P-cut according to the shape of the trimming groove removed by the laser. In this embodiment, however, the case where the L-cut laser trimming is applied is exemplified. In the laser trimming, cracks are generated in the fired glass material during the process of removing the resistive layer by the laser, which may deteriorate the scattering and noise characteristics of the resistance value. Such cracks are more likely to occur when the softening point of the fired glass material is higher Loses. Therefore, resistors including a high softening point glass having a high softening point and excellent in withstand voltage characteristics have been applied as the chip resistive element 100 has become increasingly high voltage and high output in recent years. However, a resistive layer including a high softening point glass is subjected to laser trimming There is a limit that can not be applied. Therefore, a resistor containing a high softening point glass can not precisely control the variation of the resistance value.

본 실시예의 칩 저항 소자(100)는 하나의 저항층(120)에 고연화점 글래스가 포함된 제1 영역(121)과 저연화점 글래스가 포함된 제2 영역(122)을 배치하고, 제2 영역(122)에만 레이저 트리밍을 수행하므로, 고전압, 고출력을 만족하는 칩 저항 소자(100)를 제공하면서도, 레이저 트리밍을 통해 저항값을 정밀하게 조정할 수 있다.
In the chip resistive element 100 of this embodiment, the first region 121 including the high softening point glass and the second region 122 including the low softening point glass are disposed in one resistance layer 120, Since the laser trimming is performed only on the semiconductor chip 122, it is possible to precisely adjust the resistance value through laser trimming while providing the chip resistance element 100 satisfying high voltage and high output.

도 4를 참조하면, 제2 영역(122)의 폭(W1)은 제1 영역(121)의 폭(W2)의 30%이하로 배치될 수 있다. 제2 영역(122)의 폭(W1)이 제1 영역(121)의 폭(W2)의 30%를 초과하면, 고전압의 전류가 흐르는 제1 영역(121)이 충분하게 확보되지 않아 칩 저항 소자(100)의 내전압 특성이 나빠지는 문제점이 발생하는 것으로 조사되었다.
Referring to FIG. 4, the width W1 of the second region 122 may be less than or equal to 30% of the width W2 of the first region 121. If the width W1 of the second region 122 exceeds 30% of the width W2 of the first region 121, the first region 121 through which a high-voltage current flows can not be sufficiently secured, The withstand voltage characteristics of the battery 100 deteriorate.

도 3에 도시된 바와 같이, 상기 제1 및 제2 단자(140, 150)는 상기 절연 기판(110)의 양 단부에 배치되어 상기 저항층(120)의 양 측에 연결될 수 있다. As shown in FIG. 3, the first and second terminals 140 and 150 may be disposed at both ends of the insulating substrate 110 and connected to both sides of the resistance layer 120.

상기 제1 및 제2 단자(140, 150)는 각각 상기 저항층(120) 상에 배치된 제1 및 제2 내부 전극(141, 151)과, 상기 제1 및 제2 내부 전극(141, 151)의 일 영역을 각각 덮는 제1 및 제2 외부 전극(142, 152)을 포함할 수 있다. 실시예에 따라서는 상기 제1 및 제2 내부 전극(141, 151)과 상기 제1 및 제2 외부 전극(142, 152)은 각각 다층으로 구성될 수도 있다.
The first and second terminals 140 and 150 include first and second internal electrodes 141 and 151 disposed on the resistance layer 120 and first and second internal electrodes 141 and 151 The first and second external electrodes 142 and 152 may cover the first and second external electrodes 142 and 152, respectively. The first and second inner electrodes 141 and 151 and the first and second outer electrodes 142 and 152 may be formed of multiple layers, respectively.

상기 제1 및 제2 내부 전극(141, 151)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 제1 및 제2 내부 전극(141, 151)은 제1 및 제2 외부 전극(142, 152)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 제1 및 제2 내부 전극(141, 151)은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 이에 제한되는 것은 아니나, 상기 제1 및 제2 외부 전극(142, 152)은 도금공정에 의해 형성될 수 있다. 상기 제1 및 제2 외부 전극(142, 152)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 및 제2 외부 전극(142, 152)은 Ni 도금층과 Sn 도금층의 이중층을 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다.
The first and second internal electrodes 141 and 151 may be formed using a printing process using a conductive paste (firing after printing) or a deposition process. The first and second internal electrodes 141 and 151 may act as a seed in the plating process for the first and second external electrodes 142 and 152. For example, the first and second internal electrodes 141 and 151 may include at least one of silver (Ag), copper (Cu), nickel (Ni), and platinum (Pt). Although not limited thereto, the first and second external electrodes 142 and 152 may be formed by a plating process. The first and second external electrodes 142 and 152 may include at least one of nickel (Ni), tin (Sn), lead (Pd), and chrome (Cr). For example, the first and second external electrodes 142 and 152 may have a double layer of a Ni plating layer and a Sn plating layer. The Ni plating layer can prevent the component (e.g., Ag) of the internal electrode from being leached to the solder component when the device is mounted, and the Sn plating layer can be provided so as to facilitate bonding with the solder component at the time of device mounting.

상기 저항층(120)의 표면에는 상기 저항층(120)이 외부로 노출되는 것을 방지하고 외부 충격으로부터 저항층(120)을 보호하기 위한 저항 보호층(130)이 배치될 수 있다.A resistive protection layer 130 may be disposed on the surface of the resistive layer 120 to prevent the resistive layer 120 from being exposed to the outside and to protect the resistive layer 120 from external impact.

상기 저항 보호층(130)은 제1 및 제2 내부 전극(141, 151)을 배치한 후, 소재 물질의 페이스트를 노출된 저항층(120)의 표면을 덮도록 스크린 인쇄와 같은 방법으로 도포하고, 건조하여 형성할 수 있다.After the first and second internal electrodes 141 and 151 are disposed, the resistive protection layer 130 is formed by applying the paste of the material to cover the exposed surface of the resistive layer 120 by a method such as screen printing , And dried.

이러한 저항 보호층(130)은 다층으로 구성될 수 있다. 구체적으로, 상기 저항 보호층(130)은 제1 및 제2 저항 보호층(131, 132)을 포함할 수 있다.
The resistance protection layer 130 may have a multi-layer structure. Specifically, the resistance protection layer 130 may include first and second resistance protection layers 131 and 132.

도 3에 도시된 바와 같이, 상기 제1 저항 보호층(131)은 상기 저항층(120)을 직접 덮도록 배치될 수 있다. 상기 제1 저항 보호층(131)은 제2 영역(122)과 유사하게 제2 연화점을 갖는 글래스(glass)를 포함하는 재질로 형성될 수 있다. 따라서, 제1 저항 보호층(131)은 저항층(120)의 제2 영역(122)을 레이저 트리밍하는 과정에서, 제2 영역(122)이 레이저의 고열에 의해 변형되는 것을 효과적으로 방지할 수 있다. 상기 제1 저항 보호층(131)은 스크린 인쇄 등과 같은 방법에 의해 도포된 후 소정 온도에서 소성하여 형성할 수 있다.
As shown in FIG. 3, the first resistance protection layer 131 may be disposed to directly cover the resistance layer 120. The first resistance protection layer 131 may be formed of a material including glass having a second softening point similar to the second region 122. The first resistive protection layer 131 can effectively prevent the second region 122 from being deformed by the laser heat in the process of laser trimming the second region 122 of the resistive layer 120 . The first resistance protection layer 131 may be formed by a method such as screen printing or the like and then fired at a predetermined temperature.

도 2 및 도 3에 도시된 바와 같이, 상기 제2 저항 보호층(132)은 상기 제1 저항 보호층(131)을 덮도록 배치될 수 있다. 상기 제2 저항 보호층(132)은 높은 열전도율을 갖는 물질로 이루어질 수 있다. 상기 제2 저항 보호층(132) 폴리머(polymer)에 Al2O3, AlN, BN, SiO2과 같은 열 전도성이 높은 물질을 혼합한 물질을 포함할 수 있다.
As shown in FIGS. 2 and 3, the second resistive protection layer 132 may be disposed to cover the first resistive protection layer 131. The second resistive protection layer 132 may be formed of a material having a high thermal conductivity. The second resistive protection layer 132 may include a material obtained by mixing a high thermal conductivity material such as Al 2 O 3 , AlN, BN, or SiO 2 with a polymer.

도 5 및 도 6은 도 1의 칩 저항 소자(100)의 저항체의 변형예로서, 도 5는 저항체(220)가 제1 영역(221) 및 제2 영역(222)을 포함하며, 제2 영역(222)에 레이저 트리밍에 의해 두개의 홈(T')이 형성된 D컷 레이저 트리밍이 적용된 예를 도시하고 있다. 앞서 설명한 일 실시예와 마찬가지로, 제2 영역(222)의 폭(W3)은 제1 영역(221)의 폭(W4)의 30%이하로 배치될 수 있다.5 and 6 illustrate a modification of the resistor of the chip resistive element 100 of FIG. 1, where FIG. 5 illustrates that the resistor 220 includes a first region 221 and a second region 222, Cut laser trimming in which two grooves T ' are formed by laser trimming on the substrate 222 is applied. The width W3 of the second area 222 can be set to be not more than 30% of the width W4 of the first area 221, as in the above-described embodiment.

도 6은 저항체(320)가 제1 영역(321) 및 두 개의 제2 영역(322)을 포함하며, 두 개의 제2 영역(322)은 각각 제1 영역(321)의 측면에 배치되고, 두 개의 제2 영역(322)은 각각 한 개의 트리밍된 홈(T'')이 형성된 P컷 레이저 트리밍이 적용된 예를 도시하고 있다. 앞서 설명한 실시예들와 유사하게, 제2 영역(322)의 폭의 합(W5+W6)은 제1 영역(321)의 폭(W7)의 30%이하로 배치될 수 있다.
6 illustrates that resistor 320 includes a first region 321 and two second regions 322 and two second regions 322 are each disposed on a side of first region 321, Second regions 322 each show an example of applying P-cut laser trimming in which one trimming groove T " is formed. The sum W5 + W6 of the widths of the second regions 322 may be arranged to be not more than 30% of the width W7 of the first regions 321, similarly to the above-described embodiments.

다음으로, 도 7 내지 도 11을 참조하여 칩 저항 소자(100)의 제조공정에 대해 설명한다. 도 7 내지 도 11은 도 1의 칩 저항 소자의 주요 제조공정을 개략적으로 나타낸 평면도이다.
Next, a manufacturing process of the chip resistive element 100 will be described with reference to FIGS. 7 to 11. FIG. Figs. 7 to 11 are plan views schematically showing a main manufacturing process of the chip resistance element of Fig. 1. Fig.

일 실시예에 의한 칩 저항 소자의 제조방법은, 절연 기판을 준비하고 제1 및 제2 전극을 형성하는 단계, 상기 절연 기판의 일면에 저항층의 제1 영역을 형성하는 단계, 저항층의 제2 영역을 형성하는 단계, 제1 보호층을 형성하고 레이저 트리밍을 수행하는 단계, 제2 보호층을 형성하는 단계, 및 제1 및 제2 단자를 형성하는 단계를 포함한다. 앞서 일 실시예의 칩 저항 소자와 동일한 내용은 생략한다.
A method of manufacturing a chip resistive element according to an embodiment includes the steps of preparing an insulating substrate and forming first and second electrodes, forming a first region of the resistive layer on one surface of the insulating substrate, Forming a first protective layer, performing a laser trimming, forming a second protective layer, and forming first and second terminals. The same contents as those of the chip resistance element of the embodiment described above are omitted.

먼저, 도 7에 도시된 바와 같이, 절연 기판(110)을 마련하고, 절연 기판(110) 상에 서로 이격되게 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(141, 151)을 형성한다.
First, as shown in FIG. 7, first and second internal electrodes 141 and 151 are formed by providing an insulating substrate 110 and printing a conductive paste on the insulating substrate 110 so as to be spaced apart from each other.

다음으로, 도 8에 도시된 바와 같이, 절연 기판(110) 상에 제1 및 제2 내부 전극(141, 151)이 연결되도록, 소재 물질의 페이스트를 스크린 인쇄하고 건조하여 저항층의 제1 영역(121)을 형성할 수 있다. 이러한 소재 물질의 페이스트에는 고연화점 글래스 물질이 포함되어, 저항층의 제1 영역(121)이 고전압, 고출력을 만족하는 저항체로서 기능할 수 있다. 제1 영역(121)은 후속 공정에서 제2 영역을 형성하기 위한 만입된 영역(121a)을 가질 수 있다.
Next, as shown in FIG. 8, the paste of the material is screen printed and dried so that the first and second internal electrodes 141 and 151 are connected to the insulating substrate 110, (121) can be formed. The paste of such a material contains a high-softening point glass material so that the first region 121 of the resistive layer can function as a resistor satisfying high voltage and high output. The first region 121 may have an indented region 121a for forming a second region in a subsequent process.

다음으로, 도 9에 도시된 바와 같이, 제1 영역(121)과 접하도록 페이스트를 스크린 인쇄하여 제2 영역(122)을 형성할 수 있다. 실시예에 따라서는 제2 영역(122)은 제1 영역(121)과 중첩되는 영역(122b)을 갖도록 인쇄될 수 있다. 제2 영역(122)에 스크린 인쇄된 페이스트에는 제1 영역(121)의 고연화점 글래스 물질의 연화점 보다 낮은 저연화점 글래스 물질이 포함될 수 있다. 이러한 저연화점 글래스 물질은 고연화점 글래스 물질에 비해 레이저 트리밍 공정에서 조사되는 레이저에 의해 상대적으로 균열이 적게 발생하는 장점이 있다. 후속 공정에서 레이저 트리밍은 제2 영역(122) 중 제1 영역(121)과 중첩되는 영역(122b)을 제외한 영역(122a)에서 수행되도록 조정되어, 제1 영역(121)에서 레이저 트리밍이 수행되는 것을 방지할 수 있다.
Next, as shown in FIG. 9, the second region 122 may be formed by screen printing the paste so as to contact with the first region 121. Depending on the embodiment, the second area 122 may be printed with the area 122b overlapping the first area 121. [ The paste printed on the second area 122 may include a low softening point glass material that is lower than the softening point of the high softening point glass material of the first area 121. [ Such a low-softening point glass material is advantageous in that less cracks are generated by a laser irradiated in a laser trimming process than in a high softening point glass material. In the subsequent process, the laser trimming is adjusted to be performed in the region 122a except for the region 122b overlapping the first region 121 of the second region 122, so that laser trimming is performed in the first region 121 Can be prevented.

다음으로, 도 10에 도시된 바와 같이, 저항층(120)을 덮도록 제1 저항 보호층(131)을 스크린 인쇄하고 레이저 트리밍을 수행하여 제1 저항 보호층(131) 및 제2 영역(122)을 관통하는 홈(T)을 형성할 수 있다. 레이저 트리밍은 제2 영역(122) 중 제1 영역(121)과 중첩된 영역(122b)을 제외한 영역(122a)에서만 수행되도록 조정될 수 있다.
10, the first resistive protection layer 131 is screen printed and laser trimming is performed so as to cover the resistive layer 120 to form the first resistive protection layer 131 and the second resistive layer 122 (Not shown). The laser trimming can be adjusted to be performed only in the area 122a except for the area 122b overlapping with the first area 121 of the second area 122. [

다음으로, 도 11에 도시된 바와 같이, 폴리머(polymer)에 Al2O3, AlN, BN, SiO2과 같은 열 전도성이 높은 물질을 혼합한 물질을 포함하는 페이스트를 스크린 인쇄하여, 제1 저항 보호층(131)을 덮는 제2 저항 보호층(132)을 형성할 수 있다.
Next, as shown in FIG. 11, a paste containing a substance in which a polymer is mixed with a material having a high thermal conductivity such as Al 2 O 3 , AlN, BN, or SiO 2 is screen-printed, The second resistive protection layer 132 covering the protective layer 131 can be formed.

다음으로, 제1 및 제2 내부 전극(141, 151)을 시드층으로 하여, 도금층을 형성함으로써, 제1 및 제2 외부 전극(142, 152)을 형성하면, 도 2에 도시된 칩 저항 소자(100)가 제조된다.
Next, when the first and second external electrodes 142 and 152 are formed by using the first and second internal electrodes 141 and 151 as a seed layer and forming a plating layer, (100).

도 12는 본 발명의 일 실시예에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이고, 도 13은 도 12에 도시된 칩 저항 소자 어셈블리의 Ⅲ-Ⅲ'을 따라 절개하여 본 측단면도이다.
FIG. 12 is a perspective view showing a chip resistive element assembly having a substrate on which a chip resistive element is mounted according to an embodiment of the present invention. FIG. 13 is a cross- Fig.

도 12 및 도 13을 참조하면, 본 실시예에 따른 칩 저항소자 어셈블리(1)는, 도 1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로 기판(10)을 포함한다. 12 and 13, the chip resistor device assembly 1 according to the present embodiment includes the chip resistor device 100 shown in FIG. 1 and the circuit board 10 on which the chip resistor device 100 is mounted. .

상기 회로 기판(10)은 소자 실장 영역에 제1 및 제2 전극 패드(11, 12)를 포함한다. 상기 제1 및 제2 전극 패드(11, 12)는 상기 회로 기판(10)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.
The circuit board 10 includes first and second electrode pads 11 and 12 in an element mounting region. The first and second electrode pads 11 and 12 are land patterns connected to circuit patterns implemented on the circuit board 10 and provided for device mounting.

도 12에 도시된 칩 저항 소자(100)는, 도 1에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
The chip resistance element 100 shown in Fig. 12 can be understood to be similar to the chip resistance element 100 shown in Fig. In addition, components of the present embodiment can be understood with reference to the description of the same or similar components of the chip resistive element 100 shown in FIG. 1, unless otherwise specified.

도 13에 도시된 바와 같이, 상기 칩 저항 소자(100)는 절연 기판(110), 상기 절연 기판의 일면에 배치되며 제1 영역(121)과 제2 영역(122)을 갖는 저항층(120), 상기 저항층(120)을 덮는 저항 보호층(130), 상기 저항층(120) 상에 이격되어 배치된 제1 및 제2 단자(140, 150)를 포함할 수 있다.
13, the chip resistive element 100 includes an insulating substrate 110, a resistive layer 120 disposed on one surface of the insulating substrate and having a first region 121 and a second region 122, A resistance protection layer 130 covering the resistance layer 120 and first and second terminals 140 and 150 spaced apart from the resistance layer 120.

회로 기판(10)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적 회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
The circuit board 10 is a portion in which an electronic circuit is formed. An integrated circuit (IC) or the like for specific operation or control of the electronic device is formed and a current supplied from a separate power source can flow.

이 경우, 회로 기판(10)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로 기판(10)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
In this case, the circuit board 10 may include various wiring lines or may further include other kinds of semiconductor elements such as transistors and the like. In addition, the circuit board 10 may include a conductive layer, or may include various layers such as a dielectric layer.

제1 및 제2 전극 패드(11, 12)는 회로 기판(10) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 및 제2 단자(140, 150)와 각각 솔더(14)를 통해 접속될 수 있다. 본 실시예는, 저항층(120)의 열이 제2 저항 보호층(132)을 통해 제1 및 제2 단자(140, 150)로 방열되어, 칩 저항 소자의 전격 전력이 향상될 수 있는 효과가 있다.
The first and second electrode pads 11 and 12 are disposed on the circuit board 10 so as to be spaced apart from each other and connected to the first and second terminals 140 and 150 of the resistance element through the solder 14, . This embodiment is advantageous in that the heat of the resistance layer 120 is dissipated to the first and second terminals 140 and 150 through the second resistance protection layer 132, .

칩 저항소자 어셈블리(1)는 제1 및 제2 전극 패드(11, 12)를 통해, 제1 및 제2 단자(140, 150)가 전기회로와 전기적으로 연결됨으로써, 제1 및 제2 단자(140, 150) 사이의 저항층(120)이 회로에 연결될 수 있다.
The chip resistance element assembly 1 is electrically connected to the first and second terminals 140 and 150 through the first and second electrode pads 11 and 12 so that the first and second terminals 140 and 150 are electrically connected to the first and second terminals 140 and 150, 140, 150 may be connected to the circuit.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be obvious to those of ordinary skill in the art.

10: 칩 저항 소자
110: 절연 기판
120: 저항체
121: 제1 영역
122: 제2 영역
130: 저항 보호층
131: 제1 저항 보호층
132: 제2 보호 저항층
140: 제1 단자
141: 제1 내부 전극
142: 제1 외부 전극
150: 제2 단자
151: 제2 내부 전극
152: 제2 외부 전극
1: 칩 저항 소자 어셈블리
T: 트리밍 영역10: chip resistance element
110: insulating substrate
120: Resistor
121: first region
122: second region
130: resistance protection layer
131: first resistance protection layer
132: second protective resistance layer
140: first terminal
141: first internal electrode
142: first outer electrode
150: second terminal
151: second internal electrode
152: second outer electrode
1: Chip Resistor Device Assembly
T: trimming area

Claims (11)

서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치되는 저항층; 및
상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자;를 포함하고,
상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및
상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역;을 포함하는 것을 특징으로 하는 칩 저항 소자.
An insulating substrate having a first surface and a second surface facing each other;
A resistive layer disposed on the first surface; And
And first and second terminals disposed on the insulating substrate at both ends in the longitudinal direction of the first surface and connected to the resistance layer, respectively,
Wherein the resistive layer comprises a first region comprising a glass material having a first softening point connecting the first and second terminals; And
And at least one second region which is in contact with the first region and is spaced apart from the first and second terminals and includes a glass material having a second softening point lower than the first softening point, Chip resistive element.
제1항에 있어서,
상기 제1 연화점은 640℃ 내지 700℃ 인 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
Wherein the first softening point is 640 캜 to 700 캜.
제1항에 있어서,
상기 제2 연화점은 530℃ 내지 640℃ 인 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
And the second softening point is 530 캜 to 640 캜.
제1항에 있어서,
상기 제2 영역의 폭은 상기 제1 영역의 폭의 30% 이하인 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
And the width of the second region is 30% or less of the width of the first region.
제1항에 있어서,
상기 제2 영역은 복수 개가 구비되며,
복수의 상기 제2 영역의 폭의 합은 상기 제1 영역의 폭의 30% 이하인 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
A plurality of second regions are provided,
And the sum of the widths of the plurality of second regions is not more than 30% of the width of the first region.
제1항에 있어서,
상기 제2 영역은 레이저 트리밍되는 영역인 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
And the second region is a region to be laser-trimmed.
제1항에 있어서,
상기 제1 및 제2 단자는 각각,
상기 절연 기판 상에 상기 제2 영역과 각각 접하도록 배치되는 제1 및 제2 내부 전극; 및
상기 제1 및 제2 내부 전극을 각각 덮는 제1 및 제2 외부 전극;을 포함하는 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
The first and second terminals are respectively connected to the first and second terminals,
First and second internal electrodes disposed on the insulating substrate so as to be in contact with the second regions, respectively; And
And first and second external electrodes covering the first and second internal electrodes, respectively.
제1항에 있어서,
상기 제1 영역과 상기 제2 영역은 중첩된 영역을 갖는 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
Wherein the first region and the second region have overlapping regions.
제1항에 있어서,
상기 제1 및 제2 단자 사이에서 상기 저항층 상에 배치되는 저항 보호층을 도 포함하고,
상기 저항 보호층은,
상기 저항층과 접하며, 상기 제2 연화점을 갖는 글래스 물질을 포함하는 제1 저항 보호층; 및
상기 제1 저항 보호층을 덮는 제2 저항 보호층;을 포함하는 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
And a resistance protection layer disposed on the resistance layer between the first and second terminals,
The resistance-
A first resistive protection layer contacting the resistive layer and including a glass material having the second softening point; And
And a second resistive protection layer covering the first resistive protection layer.
제1항에 있어서,
상기 제2 영역은 레이저 트리밍에 의한 적어도 하나의 홈을 갖는 것을 특징으로 하는 칩 저항 소자.
The method according to claim 1,
And the second region has at least one groove formed by laser trimming.
복수의 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며,
상기 칩 저항 소자는,
서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치되는 저항층; 및
상기 제1 면의 길이 방향의 양 끝에서 상기 절연 기판 상에 배치되어 상기 저항층과 각각 연결되는 제1 및 제2 단자;를 포함하고,
상기 저항층은 상기 제1 및 제2 단자를 연결하며 제1 연화점을 갖는 글래스 물질을 포함하는 제1 영역; 및
상기 제1 영역과 접하되 상기 제1 및 제2 단자와 이격하여 배치되며, 상기 제1 연화점보다 낮은 제2 연화점을 갖는 글래스 물질을 포함하는 적어도 하나의 제2 영역;을 포함하는 것을 특징으로 하는 칩 저항 소자 어셈블리.

A printed circuit board having a plurality of electrode pads; And
And a chip resistive element disposed on the printed circuit board and electrically connected to the plurality of electrode pads,
The chip resistive element comprises:
An insulating substrate having a first surface and a second surface facing each other;
A resistive layer disposed on the first surface; And
And first and second terminals disposed on the insulating substrate at both ends in the longitudinal direction of the first surface and connected to the resistance layer, respectively,
Wherein the resistive layer comprises a first region comprising a glass material having a first softening point connecting the first and second terminals; And
And at least one second region which is in contact with the first region and is spaced apart from the first and second terminals and includes a glass material having a second softening point lower than the first softening point, Chip resistor device assembly.

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Publication number Priority date Publication date Assignee Title
JPS57117602U (en) * 1981-01-13 1982-07-21
JPS5955090A (en) * 1982-09-22 1984-03-29 松下電器産業株式会社 Method of producing flexible circuit board with resistor
JPS6246656A (en) * 1985-08-26 1987-02-28 Mitsubishi Electric Corp Thermal head
JPH1126204A (en) 1997-07-09 1999-01-29 Matsushita Electric Ind Co Ltd Resistor and manufacture thereof
JP3074527B2 (en) * 1998-04-22 2000-08-07 釜屋電機株式会社 Chip type fuse resistor
JP2000058304A (en) * 1998-06-02 2000-02-25 Rohm Co Ltd Structure of chip resistor
JP2000030902A (en) * 1998-07-09 2000-01-28 Tateyama Kagaku Kogyo Kk Chip type resistor and its manufacture
KR20060091456A (en) * 2005-02-15 2006-08-21 삼성전자주식회사 Thin film type resistor and printed circuit board with an embedded thin film type resistor
KR20120060541A (en) * 2010-12-02 2012-06-12 삼성전기주식회사 The chip resister and method for manufacture thereof
KR101892750B1 (en) * 2011-12-19 2018-08-29 삼성전기주식회사 chip resistor and fabricating method thereof

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