KR101771836B1 - Chip resistor and chip resistor assembly - Google Patents

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Abstract

본 발명의 일 실시형태는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판; 상기 제1 면 상에 배치된 저항층; 상기 제1 면 상에서 상기 절연 기판의 양단에 인접하도록 배치되며, 상기 저항층의 양단에 각각 연결된 제1 및 제2 내부 전극; 상기 제1 및 제2 내부 전극 사이에서 상기 절연 기판의 상기 제1 면에 배치되며, 상기 제1 및 제2 내부 전극의 두께보다 두꺼운 두께를 갖는 제3 내부 전극; 및 상기 제1 내지 제3 내부 전극을 각각 덮는 제1 내지 제3 외부 전극을 포함하며, 상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께의 평균값 보다 5㎛ 내지 50㎛ 더 두꺼운 칩 저항 소자를 제공한다.An embodiment of the present invention is an insulating substrate comprising: an insulating substrate having a first surface and a second surface facing each other; A resistive layer disposed on the first surface; First and second internal electrodes disposed adjacent to both ends of the insulating substrate on the first surface and connected to both ends of the resistive layer, respectively; A third internal electrode disposed on the first surface of the insulating substrate between the first and second internal electrodes and having a thickness greater than the thickness of the first and second internal electrodes; And first to third external electrodes respectively covering the first to third internal electrodes, wherein a thickness of the third internal electrode is 5 占 퐉 to 50 占 퐉 more than an average thickness of the first and second internal electrodes Thereby providing a thick chip resistive element.

Description

칩 저항 소자 및 칩 저항 소자 어셈블리{CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY}[0001] CHIP RESISTOR AND CHIP RESISTOR ASSEMBLY [0002]

본 발명은 칩 저항 소자 및 칩 저항 소자 어셈블리에 관한 것이다.
The present invention relates to a chip resistive element and a chip resistive element assembly.

칩 저항 소자는 정밀 저항을 구현하기 위한 칩 부품으로서, 전자 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다. The chip resistive element is a chip component for realizing a precision resistor, which controls the current in the electronic circuit and serves to lower the voltage.

저항을 사용한 회로 설계에서 저항이 외부 충격(서지, 정전기 등)으로 인한 데미지를 받아 불량(예, 단락)이 발생되는 경우, 전원의 모든 전류가 집적 회로(IC)에 흘러 들어가, IC에 심각한 2차 피해가 발생할 수 있다.
In a circuit design using resistors, if a resistor is damaged by external shock (surge, static electricity, etc.) and a fault (eg short circuit) occurs, all the current of the power source flows into the integrated circuit (IC) Car damage may occur.

이러한 불량을 방지하기 위해서, 회로 설계시에 복수의 저항을 사용할 수 있다. 그러나, 이러한 회로 설계는 불가피하게 회로 기판의 공간 사용이 증가시키게 된다.In order to prevent such defects, a plurality of resistors can be used in designing a circuit. However, such a circuit design inevitably leads to an increase in the space use of the circuit board.

특히, 점차 소형화 및 정밀화되고 있는 모바일 기기의 경우, 상술한 회로 안정성의 확보를 위해 회로 기판의 공간 사용이 지나치게 늘어나는 것은 바람직하지 않으므로, 보다 효과적으로 전류를 조절할 수 있는 칩 저항 소자에 대한 연구가 필요한 실정이다.
Particularly, in the case of a mobile device which is gradually miniaturized and refined, it is not desirable that the space use of the circuit board is excessively increased in order to secure the above-mentioned circuit stability. Therefore, researches on a chip resistance device, to be.

미국특허공개공보 2008/0303627호United States Patent Application Publication No. 2008/0303627

본 발명의 일 실시형태의 목적은, 소형화되더라도 회로 기판과의 안정적인 연결을 보장할 수 있는 칩 저항 소자 및 그 어셈블리를 제공하는데 있다.
An object of an embodiment of the present invention is to provide a chip resistive element and an assembly thereof that can ensure stable connection with a circuit board even if miniaturized.

본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면과 그 사이에 위치한 측면을 갖는 절연 기판; 상기 절연 기판의 제1 면에 배치된 저항층; 상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극 사이에서 상기 절연 기판의 제1 면에 배치되며, 상기 제1 및 제2 내부 전극의 두께보다 두꺼운 두께를 갖는 제3 내부 전극;을 포함하며, 상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께의 평균값 보다 5㎛ 내지 50㎛ 더 두꺼운 칩 저항 소자를 제공한다.One embodiment of the present invention is a semiconductor device comprising: an insulating substrate having first and second surfaces opposite to each other and a side surface located therebetween; A resistive layer disposed on a first surface of the insulating substrate; First and second internal electrodes disposed at both ends of the insulating substrate and connected to both sides of the resistive layer, respectively; And a third internal electrode disposed on the first surface of the insulating substrate between the first and second internal electrodes and having a thickness greater than the thickness of the first and second internal electrodes, And the thickness of the electrode is 5 占 퐉 to 50 占 퐉 thick than the average value of the thickness of the first and second internal electrodes.

일 예에서, 상기 제1 및 제2 외부 전극의 두께는 상기 제3 외부 전극의 두께보다 더 두꺼울 수 있다.In one example, the thickness of the first and second outer electrodes may be greater than the thickness of the third outer electrode.

일 예에서, 상기 저항층은 서로 이격된 제1 및 제2 저항층을 포함하고, 상기 제3 내부 전극은 상기 제1 및 제2 저항층과 연결되도록 상기 이격된 공간에 배치될 수 있다.In one example, the resistive layer includes first and second resistive layers spaced apart from each other, and the third internal electrode may be disposed in the spaced apart space to be connected to the first and second resistive layers.

일 예에서, 상기 제1 내지 제3 내부 전극 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함할 수 있다.In one example, the resistance protection layer may be disposed on the resistance layer between the first to third internal electrodes.

일 예에서, 상기 제3 내부 전극은 상기 저항층 상에 배치될 수 있다.
In one example, the third internal electrode may be disposed on the resistive layer.

본 발명의 일 실시형태는, 서로 반대에 위치한 제1 및 제2 면과 그 사이에 위치한 측면을 갖는 절연 기판; 상기 절연 기판의 제1 면에 배치된 저항층; 상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자; 및 상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되는 제3 단자;를 포함하며, 상기 제1 내지 제2 단자는, 각각 상기 저항층 상에 배치된 제1 내지 제3 내부 전극과, 상기 제1 내지 제3 내부 전극을 각각 덮는 제1 내지 제3 외부 전극을 포함하며, 상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께의 평균값 보다 5㎛ 내지 50㎛ 더 두꺼운 칩 저항 소자를 제공한다.One embodiment of the present invention is a semiconductor device comprising: an insulating substrate having first and second surfaces opposite to each other and a side surface located therebetween; A resistive layer disposed on a first surface of the insulating substrate; First and second terminals disposed at both ends of the insulating substrate and connected to both sides of the resistive layer, respectively; And a third terminal disposed on the first surface of the insulating substrate between the first and second terminals, wherein the first and second terminals are respectively connected to first to third Wherein the thickness of the third internal electrode is greater than the average value of the thicknesses of the first and second internal electrodes, A chip resistive element with a thickness of 50 mu m is provided.

일 예에서, 상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 각각의 두께보다 두꺼울 수 있다.In one example, the thickness of the third internal electrode may be greater than the thickness of each of the first and second internal electrodes.

일 예에서, 상기 제1 및 제2 단자는 각각, 상기 제1 면과 마주보는 상기 절연 기판의 제2 면에 배치된 제1 및 제2 이면 전극; 및 상기 제1 및 제2 이면 전극과 상기 제1 및 제2 내부 전극을 연결하는 제1 및 제2 측면 전극;을 포함할 수 있다.
In one example, the first and second terminals respectively include: first and second backside electrodes disposed on a second surface of the insulating substrate facing the first surface; And first and second side electrodes connecting the first and second backside electrodes and the first and second internal electrodes.

본 발명의 일 실시형태는, 복수의 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며, 상기 칩 저항 소자는, 서로 반대에 위치한 제1 및 제2 면과 그 사이에 위치한 측면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 배치된 저항층, 상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 내부 전극, 상기 제1 및 제2 내부 전극 사이에서 상기 절연 기판의 제1 면에 배치되며, 상기 제1 및 제2 내부 전극의 두께보다 두꺼운 두께를 갖는 제3 내부 전극과, 상기 제1 내지 제3 내부 전극을 덮는 제1 내지 제3 외부 전극을 포함하며, 상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께의 평균값 보다 5㎛ 내지 50㎛ 더 두꺼운 칩 저항 소자 어셈블리를 제공한다.One embodiment of the present invention is a printed circuit board comprising: a printed circuit board having a plurality of electrode pads; And a chip resistive element disposed on the printed circuit board and electrically connected to the plurality of electrode pads, wherein the chip resistive element includes first and second surfaces opposing to each other and a side surface located between the first and second surfaces, 1. A semiconductor device comprising: a substrate; a resistive layer disposed on a first surface of the insulating substrate; first and second internal electrodes disposed on both ends of the insulating substrate and connected to opposite sides of the resistive layer, A third internal electrode disposed on the first surface of the insulating substrate between the electrodes and having a thickness thicker than the thickness of the first and second internal electrodes and first to third internal electrodes Wherein the thickness of the third internal electrode is 5 to 50 占 퐉 thicker than the average thickness of the first and second internal electrodes.

일 예에서, 상기 제1 내지 제3 외부 전극은 실질적으로 동일한 평면을 공유하는 표면을 가질 수 있다.
In one example, the first to third outer electrodes may have surfaces that share substantially the same plane.

본 발명의 일 실시형태에 의하면, 기판 실장 시 공간 효율이 우수하고 회로기판과의 안정적인 연결이 가능한 저항 소자 및 칩 저항소자 어셈블리를 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a resistive element and a chip resistive element assembly that are excellent in space efficiency in mounting a substrate and capable of stable connection with a circuit board.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
The various and advantageous advantages and effects of the present invention are not limited to the above description and can be more easily understood in the course of describing the specific embodiments of the present invention.

도 1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이다.
도 2는 도 1에 도시된 칩 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이다.
도 5는 도 4에 도시된 어셈블리의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.1 is a perspective view showing a chip resistive element according to an embodiment of the present invention.
FIG. 2 is a cross-sectional side view of the chip resistive element shown in FIG. 1, taken along line I-I '.
3 is a cross-sectional view showing a chip resistive element according to an embodiment of the present invention.
4 is a perspective view showing a chip resistor element assembly having a substrate on which a chip resistor element according to an embodiment of the present invention is mounted.
5 is a cross-sectional side view taken along II-II 'of the assembly shown in FIG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 더하여 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. In addition, the shape and size of elements in the figures may be exaggerated for clarity.

도 1은 본 발명의 일 실시형태에 따른 칩 저항 소자를 나타내는 사시도이고, 도 2는 도 1에 도시된 칩 저항 소자의 I-I'을 따라 절개하여 본 측단면도이다.
FIG. 1 is a perspective view showing a chip resistive element according to an embodiment of the present invention, and FIG. 2 is a cross-sectional side view of the chip resistive element shown in FIG. 1, taken along line I-I '.

도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 칩 저항 소자(100)는 절연 기판(110), 저항층(120) 및 제1 내지 제3 단자(131, 132, 133)를 포함할 수 있다.
1 and 2, a chip resistive element 100 according to an embodiment of the present invention includes an insulating substrate 110, a resistance layer 120, and first to third terminals 131, 132, and 133 .

상기 절연 기판(110)은 그 일 면에 배치된 저항층(120)을 포함한다. 상기 절연 기판(110)은 비교적 얇은 저항층(120)을 지지하며 저항 소자(100)의 강도를 확보할 수 있다. 상기 절연 기판(110)은 열전전도가 우수한 재질일 수 있다. 상기 절연 기판(110)은 사용시에 저항층(120)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다.The insulating substrate 110 includes a resistive layer 120 disposed on one side thereof. The insulating substrate 110 supports the relatively thin resistive layer 120 and can secure the strength of the resistive element 100. The insulating substrate 110 may be made of a material having excellent thermal conductivity. The insulating substrate 110 may effectively dissipate heat generated in the resistance layer 120 to the outside during use.

예를 들어, 상기 절연 기판(110)은 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 절연 기판(110)은 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
For example, the insulating substrate 110 may be a ceramic or polymer substrate such as alumina (Al 2 O 3 ). In a specific example, the insulating substrate 110 may be an alumina substrate obtained by anodizing a surface of a thin plate of aluminum.

상기 저항층(120)은 상기 절연 기판(110)의 일 면에 배치된다. 상기 저항층(120)은 서로 이격된 제1 내지 제3 단자(131,132,133)와 연결되어 2개의 저항요소로 사용될 수 있다. The resistance layer 120 is disposed on one surface of the insulating substrate 110. The resistance layer 120 may be connected to first to third terminals 131, 132 and 133 spaced apart from each other and used as two resistance elements.

도 1에 도시된 바와 같이, 상기 제1 및 제2 단자(131,132)는 상기 절연 기판(110)의 양 단부에 배치되어 상기 저항층(120)의 양 측에 연결될 수 있다. 상기 제3 단자(133)는 상기 제1 및 제2 단자(131,132) 사이의 저항층(120) 상에 상기 제1 및 제2 단자(131,132)와 분리되어 배치될 수 있다. 이러한 배열에서, 상기 제3 단자(133)를 공통 단자로 하고, 상기 제1 및 제2 단자(131,132)를 각각의 독립 단자로 채용하는 2개의 저항 요소가 구현될 수 있다. 본 실시형태와 달리, 저항층(120)은 2개의 저항요소로 서로 분리되어 제공될 수도 있다(도 3 참조).
1, the first and second terminals 131 and 132 may be disposed at both ends of the insulating substrate 110 and may be connected to both sides of the resistance layer 120. The third terminal 133 may be disposed separately from the first and second terminals 131 and 132 on the resistance layer 120 between the first and second terminals 131 and 132. In this arrangement, two resistive elements can be realized in which the third terminal 133 is a common terminal and the first and second terminals 131 and 132 are employed as independent terminals. Unlike the present embodiment, the resistance layer 120 may be provided separately from each other by two resistive elements (see FIG. 3).

상기 저항층(120)으로는 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. As the resistance layer 120, various metals, alloys, or compounds such as oxides may be used. For example, at least one of Cu-Ni alloy, Ni-Cr alloy, Ru oxide, Si oxide, Mn and Mn alloy.

상기 저항층(120)은 트리밍(trimming)에 의해 저항값이 결정될 수 있다. 트리밍이란 상기 저항층(120)을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해서 미세 커팅(cutting) 등과 같은 부분적 제거공정을 일컫는다.
The resistance value of the resistance layer 120 may be determined by trimming. Trimming refers to a partial removal process such as micro-cutting in order to obtain a resistance value necessary for circuit design after the resistive layer 120 is formed.

도 2에 도시된 바와 같이, 상기 제1 내지 제3 단자(131,132,133)는 각각 상기 저항층(120) 상에 배치된 제1 및 제3 내부 전극(131a, 132a, 133a)과, 상기 제1 내지 제3 내부 전극(131a, 132a, 133a)을 각각 덮는 제1 내지 제3 외부 전극(131b, 132b, 133b)을 포함한다. 상기 내부 전극은 상기 저항층(120) 상에 배치된 상면 전극(131a, 132a, 133a)을 포함한다. 상기 제1 및 제2 단자(131, 132)의 내부 전극은 상면 전극(131a, 132a) 외에도, 상기 절연 기판(110)의 양 측면에 형성된 측면 전극(131c, 132c)과 상기 제1 면과 반대에 위치한 제2 면에 위치한 배면 전극(131d, 132d)을 갖는다. As shown in FIG. 2, the first to third terminals 131, 132, and 133 include first and third internal electrodes 131a, 132a, and 133a disposed on the resistance layer 120, And first to third external electrodes 131b, 132b, and 133b that cover the third internal electrodes 131a, 132a, and 133a, respectively. The internal electrodes include top electrodes 131a, 132a, and 133a disposed on the resistance layer 120. [ The inner electrodes of the first and second terminals 131 and 132 may be formed of side electrodes 131c and 132c formed on both sides of the insulating substrate 110 in addition to the top electrodes 131a and 132a, And the back electrodes 131d and 132d are disposed on the second surface located at a predetermined position.

상기 제1 및 제3 내부 전극(131a, 132a, 133a)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 상기 내부 전극은 외부 전극(131b, 132b, 133b)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 상기 내부 전극은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 이에 제한되는 것은 아니나, 상기 제1 내지 제3 외부 전극(131b, 132b, 133b)은 배럴 도금법에 의해 형성될 수 있다.The first and third internal electrodes 131a, 132a, and 133a may be formed using a printing process using a conductive paste (baking after printing) or a deposition process. The internal electrode may act as a seed in the plating process for the external electrodes 131b, 132b, and 133b. For example, the internal electrode may include at least one of silver (Ag), copper (Cu), nickel (Ni), and platinum (Pt). Although not limited thereto, the first to third external electrodes 131b, 132b, and 133b may be formed by a barrel plating method.

상기 제1 내지 제3 단자의 외부 전극(131b, 132b, 133b)은 도금공정에 의해 형성될 수 있다. 상기 외부 전극(131b, 132b, 133b)은 니켈(Ni), 주석(Sn), 납(Pd), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 외부 전극(131b, 132b, 133b)은 Ni 도금층과 Sn 도금층의 이중층을 가질 수 있다. Ni 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, Sn 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다.
The external electrodes 131b, 132b, and 133b of the first to third terminals may be formed by a plating process. The external electrodes 131b, 132b, and 133b may include at least one of nickel (Ni), tin (Sn), lead (Pd), and chrome (Cr). For example, the external electrodes 131b, 132b, and 133b may have a double layer of a Ni plating layer and a Sn plating layer. The Ni plating layer can prevent the component (e.g., Ag) of the internal electrode from being leached to the solder component when the device is mounted, and the Sn plating layer can be provided so as to facilitate bonding with the solder component at the time of device mounting.

상기 제1 내지 제3 내부 전극(131a, 132a, 133a) 중 제3 내부 전극(133a)은 제1 및 제2 내부 전극(131a, 132a)의 두께(t1, t2)에 비해 두껍게 형성한다. 상기 제3 내부 전극(133a)의 외부를 도금하여 형성되는 제3 외부 전극(133b)은 저항층(120)을 통한 통전으로 이루어진다. 일반적으로 저항층은 전극에 비해 전도도가 낮기 때문에 제3 내부 전극(133a)은 제1 및 내부 전극(131a, 132a) 보다 외부 전극이 얇게 도금될 수 있다. 따라서, 제1 및 제2 단자(131, 132)에 비하여 제3 단자(133)의 높이가 낮게 되어, 후술하는 바와 같이, 칩 저항 소자(100)를 기판에 실장할 때에 제3 단자(133)가 솔더링되지 않는 문제점이 발생할 수 있다.
The third internal electrode 133a of the first to third internal electrodes 131a, 132a and 133a is formed thicker than the thicknesses t1 and t2 of the first and second internal electrodes 131a and 132a. The third external electrode 133b formed by plating the outside of the third internal electrode 133a is electrically connected through the resistance layer 120. [ Generally, since the resistance layer has a lower conductivity than the electrode, the third internal electrode 133a can be thinner than the first and the internal electrodes 131a and 132a. The height of the third terminal 133 is lower than the height of the first and second terminals 131 and 132 so that the third terminal 133 is not formed when the chip resistance element 100 is mounted on the board, There is a problem that the solder is not soldered.

예를 들어, 제1 내지 제3 내부 전극(131b, 132b, 133b)은 배럴 도금법에 의해 형성될 수 있으므로, 상기 제1 및 제2 내부 전극(131a, 132a)에 비해 제3 내부 전극(133a)은 접촉으로 인한 통전 확률이 낮아, 제3 내부 전극(133a)의 도금은 주로 저항층를 통한 통전으로 이루어진다. 일반적으로 저항층은 전극층에 비해 전도도가 낮기 때문에 제3 내부 전극(133a)은 제1 및 제2 내부 전극(131a, 132a) 보다 도금층의 두께가 얇게 형성될 수 있다. 따라서, 겉보기에는 본딩된 것처럼 보이나 실제로는 본딩이 되지 않은 상태인, 소위 냉납(cold-solder joint)현상이 발생할 수 있다. For example, since the first to third internal electrodes 131b, 132b, and 133b can be formed by the barrel plating method, the third internal electrode 133a, the first internal electrode 131a, The probability of energization due to contact is low, and plating of the third internal electrode 133a is mainly performed by energization through the resistance layer. Generally, since the resistance layer has a lower conductivity than the electrode layer, the thickness of the third internal electrode 133a may be thinner than that of the first and second internal electrodes 131a and 132a. Thus, a so-called cold-solder joint phenomenon may appear that appears to be bonded but is not actually bonded.

본 발명의 일 실시형태에 의하면, 상대적으로 도금층이 얇게 형성되는 제3 내부 전극(133a)의 두께(t2)를 제1 및 제2 내부 전극(131a, 132a)의 두께(t2)보다 두껍게 형성한다. 따라서, 제1 및 제2 내부 전극(131a, 132a)에 비하여 제3 내부 전극(133a)을 두껍게 형성함으로써, 제1 내지 제3 단자(131, 132, 133)의 전체 두께를 균일하게 형성하여 하면이 동일한 평면(A)을 갖도록 할 수 있다.
According to one embodiment of the present invention, the thickness t2 of the third internal electrode 133a in which the plating layer is relatively thin is formed to be thicker than the thickness t2 of the first and second internal electrodes 131a and 132a . Therefore, by forming the third internal electrode 133a thicker than the first and second internal electrodes 131a and 132a, the entire thickness of the first to third terminals 131, 132, and 133 is uniformly formed Can have the same plane (A).

이때, 상기 제3 내부 전극(133a)의 두께(t3)는 제1 및 제2 내부 전극(131a, 132a)보다 두껍게 배치되되, 상기 제1 및 제2 내부 전극(131a, 132a)의 두께(t1, t2)의 평균값 보다 5㎛ 내지 50㎛ 더 두껍게 배치될 수 있다. 제3 내부 전극(133a)의 두께(t3)를 제1 및 제2 내부 전극(131a, 132a)의 두께 (t1, t2)보다 두껍게 배치함으로써, 상대적으로 얇게 도금되는 제3 외부 전극(133b)으로 인해 제3 단자(133)가 낮아지는 것을 보상할 수 있다.
The thickness t3 of the third internal electrode 133a is thicker than the thickness of the first and second internal electrodes 131a and 132a and the thickness t1 of the first and second internal electrodes 131a and 132a , t2) by 5 [mu] m to 50 [mu] m larger than the average value. The thickness t3 of the third internal electrode 133a is set to be thicker than the thicknesses t1 and t2 of the first and second internal electrodes 131a and 132a so that the third external electrode 133b which is relatively thinly plated The lowering of the third terminal 133 can be compensated.

아래의 표 1은 제3 내부 전극(133b)의 두께(t3)의 변화에 따라 불량이 발생하는지 여부를 테스트한 실험예이다. 하기 실험예는 제1 및 제2 내부 전극(131a, 132a)의 두께(t1, t2)를 각각 10㎛로 고정하고, 제3 내부 전극(133a)의 두께(t3)를 변화시킨 것으로서, 각 순서(Lot) 당 1000개의 저항 소자를 제조한 결과를 도시하였다. 각 순서에서 1개 이상의 불량이 발생한 경우에는 결과값을 불합격으로 표시하였다. 제3 내부 전극(133a)의 두께(t3)가 제1 및 제2 내부 전극(131a, 132a)의 두께(t1, t2)보다 5㎛ 내지 50㎛ 범위를 벗어나는 경우에 불량이 발생한 것을 볼 수 있다. 특히, 두께 차이가 5㎛ 미만인 경우에는 제3 내부 전극의 두께가 얇아, 얇게 형성되는 제3 외부 전극(133b)의 두께를 보상하기 어려운 것으로 조사되었으며, 두께 차이가 50㎛를 초과하는 경우에는 제3 단자의 두께가 과도하게 두꺼워져서 제1 및 제2 단자 중 하나가 솔더링되지 못하는 문제가 발생되는 것으로 조사되었다.
Table 1 below shows an experimental example in which it is tested whether defects occur in accordance with a change in the thickness t3 of the third internal electrode 133b. In the following experiment example, the thicknesses t1 and t2 of the first and second internal electrodes 131a and 132a were fixed at 10 占 퐉, respectively, and the thickness t3 of the third internal electrode 133a was changed. And 1000 resistive elements per lot are shown. If one or more defects occur in each order, the result is marked as fail. It can be seen that a failure occurs when the thickness t3 of the third internal electrode 133a is out of the range of 5 占 퐉 to 50 占 퐉 than the thicknesses t1 and t2 of the first and second internal electrodes 131a and 132a . In particular, when the difference in thickness is less than 5 mu m, it is found that the thickness of the third internal electrode is thin and it is difficult to compensate for the thickness of the third external electrode 133b formed thinly. When the thickness difference exceeds 50 mu m, The thickness of the three terminals becomes excessively thick, so that one of the first and second terminals is not soldered.

순서(Lot)Order (Lot) t1, t2t1, t2 t3t3 결과result 1One 10㎛10 탆 13㎛13 탆 불합격fail 22 10㎛10 탆 14㎛14 탆 불합격fail 33 10㎛10 탆 15㎛15 탆 합격pass 44 10㎛10 탆 20㎛20 탆 합격pass 55 10㎛10 탆 25㎛25 m 합격pass 66 10㎛10 탆 30㎛30 탆 합격pass 77 10㎛10 탆 40㎛40 탆 합격pass 88 10㎛10 탆 50㎛50 탆 합격pass 99 10㎛10 탆 55㎛55 탆 합격pass 1010 10㎛10 탆 60㎛60 탆 합격pass 1111 10㎛10 탆 61㎛61 탆 불합격fail 1212 10㎛10 탆 62㎛62 탆 불합격fail

또한, 본 발명의 일 실시형태에 따른 칩 저항 소자(100)는 절연 기판(110)의 일면에 저항층(120)을 먼저 형성한 다음 상기 저항층(120) 상에 제1 내지 제3 내부 전극(131a, 132a, 133a)을 형성하여 제1 내지 제3 단자(131, 132, 133)를 형성함으로써, 절연 기판 상에 내부 전극을 먼저 형성한 다음 내부 전극과 오버랩되도록 저항층을 형성한 경우에 비하여 저항층의 면적을 증가시킬 수 있다.
The chip resistive element 100 according to an embodiment of the present invention may be formed by first forming a resistive layer 120 on one side of an insulating substrate 110 and then forming a resistive layer 120 on the resistive layer 120, The first to third terminals 131, 132 and 133 are formed by forming the first electrodes 131a, 132a and 133a so that the internal electrodes are first formed on the insulating substrate and then the resistance layers are formed so as to overlap with the internal electrodes The area of the resistive layer can be increased.

본 발명의 일 실시형태에 의하면, 저항층(120) 면적의 증가로 칩 저항 소자(100)의 파워를 증가시킬 수 있으며 저항층(120) 상에 제1 내지 제3 내부 전극(131a, 132a, 133a)을 배치함으로써, 저항층(120)과 제1 내지 제3 내부 전극(131a, 132a, 133a) 각각의 오버랩 면적을 일정하게 할 수 있어 저항 값 산포(불균일)를 개선할 수 있다.
According to an embodiment of the present invention, the power of the chip resistive element 100 can be increased by increasing the area of the resistive layer 120 and the first to third internal electrodes 131a, 132a, The overlap area of each of the resistance layer 120 and the first to third internal electrodes 131a, 132a, and 133a can be made constant, and the scattering (non-uniformity) of the resistance value can be improved.

본 발명의 일 실시형태에 의하면, 선택적으로 상기 제1 및 제2 내부 전극(131a, 132a)과 대향하도록 상기 절연 기판(110)의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치될 수 있다. 상기와 같이 절연 기판(110)의 타면에 제1 및 제2 이면 전극(131d, 132d)이 배치되는 경우, 제1 및 제2 내부 전극(131a, 132a)과 제1 및 제2 이면 전극(131d, 132d)은 소성 공정에서 저항층이 절연 기판에 미치는 힘을 상쇄하여 저항층에 의해 절연 기판이 휘는 현상을 방지할 수 있다.
According to an embodiment of the present invention, first and second backside electrodes 131d and 132d are selectively disposed on the other surface of the insulating substrate 110 so as to face the first and second internal electrodes 131a and 132a . When the first and second backside electrodes 131d and 132d are disposed on the other surface of the insulating substrate 110 as described above, the first and second internal electrodes 131a and 132a and the first and second backside electrodes 131d and 131d And 132d cancel out the force exerted by the resistance layer on the insulating substrate in the firing process, thereby preventing the insulating substrate from being bent by the resistance layer.

이에 제한되는 것은 아니나, 상기 제1 및 제2 이면 전극(131d, 132d)은 도전성 페이스트를 인쇄하여 형성할 수 있다.
Although not limited thereto, the first and second backside electrodes 131d and 132d may be formed by printing a conductive paste.

본 발명의 일 실시형태에 의하면, 상기 절연 기판(110), 저항층(120) 및 제1 내지 제3 내부 전극(131a, 132a, 133a)이 배치되어 형성된 적층체의 양 단면에는 제1 및 제2 내부 전극과 각각 연결되는 한쌍의 측면 전극(131c, 132c)이 선택적으로 배치될 수 있다.The first and third internal electrodes 131a, 132a, and 133a are disposed on the insulating substrate 110, the resistance layer 120, and the first and third internal electrodes 131a, 132a, and 133a. A pair of side electrodes 131c and 132c connected to the two internal electrodes may be selectively arranged.

상기 측면 전극(131c, 132c)은 각각 제1 내부 전극(131a)과 제1 이면 전극(131d) 및 제2 내부 전극(132a)과 제2 이면 전극(132d)이 각각 연결되도록 배치될 수 있다. 따라서, 상기 절연 기판(110)의 일면에 전류가 집중되는 문제가 개선될 수 있다.
The side electrodes 131c and 132c may be disposed such that the first inner electrode 131a and the first back electrode 131d are connected to the second inner electrode 132a and the second back electrode 132d respectively. Therefore, the problem that current is concentrated on one surface of the insulating substrate 110 can be improved.

상기 한쌍의 측면 전극(131c, 132c)은 상기 적층체의 단면에 측면 전극(131c, 132c)을 형성하는 도전성 물질을 스퍼터링 하는 공정으로 형성될 수 있으며, 반드시 이에 제한되는 것은 아니다.
The pair of side electrodes 131c and 132c may be formed by sputtering a conductive material that forms the side electrodes 131c and 132c on the cross section of the laminate, but the present invention is not limited thereto.

본 실시형태에서, 상기 저항층(120)의 표면에는 상기 저항층(120)이 외부로 노출되거나 외부 충격으로부터 보호하기 위한 저항 보호층(140)이 배치될 수 있다. 예를 들어, 상기 저항 보호층(140)은 실리콘(SiO2)이나 글래스(glass) 또는 폴리머를 포함할 수 있다. 특정 예에서, 상기 저항 보호층(140)은 글래스인 제1 층과 폴리머인 제2 층으로 구성될 수 있으며, 필요에 따라 두 층 각각은 트리밍 전후에 형성될 수 있다.
In the present embodiment, a resistance protection layer 140 may be disposed on the surface of the resistance layer 120 to expose the resistance layer 120 to the outside or protect the resistance layer 120 from external impact. For example, the resistance protection layer 140 may include silicon (SiO 2 ), glass, or a polymer. In a particular example, the resistive protection layer 140 may be comprised of a first layer of glass and a second layer of polymer, and each of the two layers may be formed before and after trimming, if desired.

본 발명의 일 실시형태와 같이 저항층(120) 상에 제1 내지 제3 내부 전극(131a, 132a, 133a)을 배치하는 경우 저항 보호층(140)이 저항층(120) 상에 배치되더라도 제1 내지 제3 단자(131, 132, 133)가 보호층(140)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제3 단자(131, 132, 133)와 기판에 배치된 전극 패드와의 접촉을 용이하게 할 수 있다.
When the first to third internal electrodes 131a, 132a, and 133a are disposed on the resistance layer 120 as in the embodiment of the present invention, even if the resistance protection layer 140 is disposed on the resistance layer 120, The first to third terminals 131 to 132 and 133 are protruded from the protective layer 140 so that the first to third terminals 131 to 132 and 133 and the electrode pads Can be easily contacted.

본 발명의 일 실시형태에 의하면, 상기 제3 내부 전극(133a)이 상기 제1 및 제2 내부 전극(131a, 132a) 보다 두껍게 형성되기 때문에, 상기 제3 외부 전극(133b)이 상기 제1 및 제2 외부 전극(131b, 132b) 보다 얇게 형성되더라도 제1 내지 제3 단자(131, 132, 133)의 두께 불균일을 해소할 수 있다.
According to an embodiment of the present invention, since the third internal electrode 133a is formed thicker than the first and second internal electrodes 131a and 132a, It is possible to eliminate the thickness irregularities of the first to third terminals 131, 132 and 133 even if the thickness is thinner than the second external electrodes 131b and 132b.

도 3은 본 발명의 일 실시형태에 따른 칩 저항 소자(200)를 나타내는 단면도이다. 3 is a cross-sectional view showing a chip resistive element 200 according to an embodiment of the present invention.

도 3에 도시된 칩 저항 소자(200)는, 저항층(220)이 제1 및 제2 저항층(221, 222)으로 분리된 점을 제외하고 도 1 및 도 2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해될 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
The chip resistive element 200 shown in Fig. 3 is the same as the chip resistive element 200 shown in Figs. 1 and 2 except that the resistive layer 220 is divided into the first and second resistive layers 221 and 222 100). ≪ / RTI > In addition, components of the present embodiment can be understood with reference to the description of the same or similar components of the chip resistive element 100 shown in Figs. 1 and 2, unless otherwise specified.

도 3에 도시된 칩 저항 소자(200)는, 제1 및 제2 단자(231, 232)는 제1 및 제2 내부 전극(231a, 232a), 제1 및 제2 외부 전극(231b, 232b), 제1 및 제2 측면 전극(231c, 232c) 및 제1 및 제2 이면 전극(231d, 232d)을 포함할 수 있다. 상기 제3 단자(233)는 제3 내부 전극(233a) 및 제3 외부 전극(233b)을 포함할 수 있다. 상기 제1 내지 제3 내부 전극(231a, 232a, 233a)은 일 영역이 상기 절연 기판(210)과 직접 접하도록 배치될 수 있다.
3, the first and second terminals 231 and 232 are electrically connected to the first and second internal electrodes 231a and 232a, the first and second external electrodes 231b and 232b, First and second side electrodes 231c and 232c, and first and second backside electrodes 231d and 232d. The third terminal 233 may include a third internal electrode 233a and a third external electrode 233b. The first to third internal electrodes 231a, 232a, and 233a may be disposed so that one region thereof is in direct contact with the insulating substrate 210.

상기 저항층(220)은 상기 절연 기판(210)의 일면에 배치되는 것으로 제1 및 제2 전극(231, 233)과 연결되어 저항을 형성하는 제1 저항층(221) 및 상기 제2 및 제3 전극부(232, 233)와 연결되어 저항을 형성하는 제2 저항층(222)을 포함하며, 제1 및 제2 저항부를 서로 분리된 제1 저항층(221) 및 제2 저항층(222)으로 배치할 수 있다. 제1 및 제2 저항부를 제1 및 제2 저항층(221, 222)으로 분리하여 배치함으로서, 제1 저항부와 제2 저항부를 구성하는 물질을 서로 다르게 할 수 있는 장점이 있다.
The resistance layer 220 is disposed on one surface of the insulating substrate 210 and includes a first resistance layer 221 connected to the first and second electrodes 231 and 233 to form a resistance, And a second resistance layer 222 connected to the three-electrode portions 232 and 233 to form a resistance. The first resistance layer 221 and the second resistance layer 222 ). By disposing the first and second resistance portions separately in the first and second resistance layers 221 and 222, the materials constituting the first resistance portion and the second resistance portion can be made different from each other.

상기 제3 내부 전극(233a)의 두께(t6)는 제1 및 제2 내부 전극(231a, 232a)보다 두껍게 배치되되, 상기 제1 및 제2 내부 전극(231a, 232a)의 두께(t4, t5)의 평균값 보다 5㎛ 내지 50㎛ 더 두껍게 배치될 수 있다. 제3 내부 전극(233a)의 두께(t6)를 제1 및 제2 내부 전극(231a, 232a)의 두께 (t4, t5)보다 두껍게 배치함으로써, 상대적으로 얇게 도금되는 제3 외부 전극(233b)으로 인해 제3 단자(233)가 낮아지는 것을 보상할 수 있다.
The thickness t6 of the third internal electrode 233a is larger than the thickness of the first and second internal electrodes 231a and 232a and the thickness t4 and t5 of the first and second internal electrodes 231a and 232a ) To 5 [micro] m to 50 [micro] m thick. By arranging the thickness t6 of the third internal electrode 233a thicker than the thicknesses t4 and t5 of the first and second internal electrodes 231a and 232a as the third external electrode 233b which is relatively thinly plated It is possible to compensate the lowering of the third terminal 233.

본 발명의 일 실시형태에 의하면, 제1 및 제2 내부 전극(231a, 232a)에 비하여 제3 내부 전극(233a)을 두껍게 형성함으로써, 제1 내지 제3 단자(231, 232, 233)의 전체 두께를 균일하게 형성하여 하면이 동일한 평면(B)을 갖도록 할 수 있다. 따라서, 상기 제3 외부 전극(233b)이 상기 제1 및 제2 외부 전극(231b, 232b) 보다 얇게 형성되더라도, 제1 내지 제3 단자(231, 232, 233)의 두께가 균일하게 유지될 수 있다.
According to an embodiment of the present invention, the third internal electrode 233a is formed thicker than the first and second internal electrodes 231a and 232a so that the entirety of the first to third terminals 231, 232, and 233 The thickness can be made uniform so that the same plane (B) can be obtained. Therefore, even if the third external electrode 233b is formed to be thinner than the first and second external electrodes 231b and 232b, the thickness of the first to third terminals 231, 232, and 233 can be uniformly maintained have.

도 4는 본 발명의 일 실시형태에 따른 칩 저항 소자가 실장된 기판을 구비한 칩 저항 소자 어셈블리를 나타내는 사시도이고, 도 5는 도 4에 도시된 어셈블리의 Ⅱ-Ⅱ'을 따라 절개하여 본 측단면도이다.FIG. 4 is a perspective view showing a chip resistance element assembly having a substrate on which a chip resistance element is mounted according to an embodiment of the present invention. FIG. 5 is a sectional view taken along the line II-II ' Sectional view.

도 4 및 도 5를 참조하면, 본 실시형태에 따른 칩 저항소자 어셈블리(1000)는, 도 1에 도시된 칩 저항 소자(100)와 상기 칩 저항 소자(100)가 실장된 회로 기판(10)을 포함한다. 4 and 5, a chip resistive element assembly 1000 according to the present embodiment includes a chip resistive element 100 shown in FIG. 1, a circuit board 10 on which the chip resistive element 100 is mounted, .

상기 회로 기판(10)은 소자 실장 영역에 제1 내지 제3 전극 패드(11, 12, 13)를 포함한다. 상기 제1 내지 제3 전극 패드(11, 12, 13)는 상기 회로 기판(10)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다. The circuit board 10 includes first, second, and third electrode pads 11, 12, 13 at the element mounting region. The first to third electrode pads 11, 12, and 13 are connected to circuit patterns formed on the circuit board 10 and are provided for device mounting.

도 4에 도시된 칩 저항 소자(100)는, 도 1 및 도 2에 도시된 칩 저항 소자(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 칩 저항 소자(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다. The chip resistive element 100 shown in Fig. 4 can be understood to be similar to the chip resistive element 100 shown in Figs. 1 and 2. In addition, components of the present embodiment can be understood with reference to the description of the same or similar components of the chip resistive element 100 shown in Figs. 1 and 2, unless otherwise specified.

도 5에 도시된 바와 같이, 상기 칩 저항 소자(100)는 절연 기판(110), 상기 절연 기판의 일면에 배치되는 저항층(120), 상기 저항층 상에 이격되어 배치된 제1 및 제2 단자(131, 132), 상기 제1 및 제2 단자 사이에서 상기 제1 및 제2 단자와 이격되어 배치된 제3 단자(133)를 포함할 수 있다.
5, the chip resistive element 100 includes an insulating substrate 110, a resistance layer 120 disposed on one surface of the insulating substrate 120, first and second Terminals 131 and 132, and a third terminal 133 spaced apart from the first and second terminals between the first and second terminals.

회로 기판(10)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적 회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
The circuit board 10 is a portion in which an electronic circuit is formed. An integrated circuit (IC) or the like for specific operation or control of the electronic device is formed and a current supplied from a separate power source can flow.

이 경우, 회로 기판(10)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로 기판(10)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
In this case, the circuit board 10 may include various wiring lines or may further include other kinds of semiconductor elements such as transistors and the like. In addition, the circuit board 10 may include a conductive layer, or may include various layers such as a dielectric layer.

제1 내지 제3 전극 패드(11, 12, 13)는 회로 기판(10) 상에 서로 이격되게 배치되는 것으로, 저항 소자의 제1 내지 제3 단자(131, 132, 133)와 각각 솔더(14)를 통해 접속될 수 있다. 상기 제1 내지 제3 전극 패드(11, 12, 13)는 동일한 레벨로 형성되어, 솔더링되는 면이 실질적으로 동일한 평면을 공유하므로, 안정적으로 실장될 수 있다.The first through third electrode pads 11, 12 and 13 are arranged on the circuit board 10 so as to be spaced apart from each other. The first through third terminals 131, 132 and 133 of the resistance element are connected to the solder 14 ). The first to third electrode pads 11, 12 and 13 are formed at the same level so that soldered surfaces share substantially the same plane, so that they can be stably mounted.

제1 내지 제3 전극 패드(12, 13, 14)를 통해, 제1 내지 제3 단자(131, 132, 133)가 전기회로와 전기적으로 연결됨으로써, 제1 내지 제3 단자(131, 132, 133) 사이에 형성되는 제1 저항부 및 제2 저항부가 회로에 연결될 수 있다.
The first to third terminals 131, 132 and 133 are electrically connected to the electric circuit through the first to third electrode pads 12, 13 and 14 so that the first to third terminals 131, 132, And 133 may be connected to the first resistance portion and the second resistance portion circuit.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.

10: 회로 기판
11, 12, 13 : 제1 내지 제3 전극 패드
14: 솔더
100 : 칩 저항 소자
110 : 절연 기판
120, 121, 122 : 저항층
131, 132, 133: 제1 내지 제3 단자
140: 저항 보호층10: Circuit board
11, 12, 13: first to third electrode pads
14: Solder
100: chip resistance element
110: insulated substrate
120, 121, 122: resistance layer
131, 132, 133: first to third terminals
140: resistance protection layer

Claims (10)

서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면 상에 배치된 저항층;
상기 제1 면 상에서 상기 절연 기판의 양단에 인접하도록 배치되며, 상기 저항층의 양단에 각각 연결된 제1 및 제2 내부 전극;
상기 제1 및 제2 내부 전극 사이에서 상기 절연 기판의 상기 제1 면에 배치되며, 상기 제1 및 제2 내부 전극의 두께보다 두꺼운 두께를 갖는 제3 내부 전극; 및
상기 제1 내지 제3 내부 전극을 각각 덮는 제1 내지 제3 외부 전극을 포함하며,
상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께의 평균값 보다 5㎛ 내지 50㎛ 더 두꺼운 칩 저항 소자.
An insulating substrate having a first surface and a second surface facing each other;
A resistive layer disposed on the first surface;
First and second internal electrodes disposed adjacent to both ends of the insulating substrate on the first surface and connected to both ends of the resistive layer, respectively;
A third internal electrode disposed on the first surface of the insulating substrate between the first and second internal electrodes and having a thickness greater than the thickness of the first and second internal electrodes; And
And first to third external electrodes respectively covering the first to third internal electrodes,
Wherein a thickness of the third internal electrode is 5 占 퐉 to 50 占 퐉 thick than an average thickness of the first and second internal electrodes.
제1항에 있어서,
상기 제1 및 제2 외부 전극의 두께는 상기 제3 외부 전극의 두께보다 더 두꺼운 칩 저항 소자.
The method according to claim 1,
Wherein a thickness of the first and second external electrodes is thicker than a thickness of the third external electrodes.
제1항에 있어서,
상기 저항층은 서로 이격된 제1 및 제2 저항층을 포함하고,
상기 제3 내부 전극은 상기 제1 및 제2 저항층과 연결되도록 상기 이격된 공간에 배치되는 칩 저항 소자.
The method according to claim 1,
Wherein the resistive layer comprises first and second resistive layers spaced apart from each other,
And the third internal electrode is disposed in the spaced apart space to be connected to the first and second resistance layers.
제1항에 있어서,
상기 제1 내지 제3 내부 전극 사이에서 상기 저항층 상에 배치되는 저항 보호층을 더 포함하는 칩 저항 소자.
The method according to claim 1,
And a resistance protection layer disposed on the resistance layer between the first to third internal electrodes.
제1항에 있어서,
상기 제3 내부 전극은 상기 저항층 상에 배치된 칩 저항 소자.
The method according to claim 1,
And the third internal electrode is disposed on the resistance layer.
서로 마주 보는 제1 면 및 제2 면을 갖는 절연 기판;
상기 제1 면에 배치된 저항층;
상기 절연 기판의 양 단부에 배치되며, 상기 저항층의 양 측에 각각 연결된 제1 및 제2 단자; 및
상기 제1 및 제2 단자 사이에서 상기 절연 기판의 제1 면에 배치되는 제3 단자;를 포함하며,
상기 제1 내지 제2 단자는, 각각
상기 저항층 상에 배치된 제1 내지 제3 내부 전극과, 상기 제1 내지 제3 내부 전극을 각각 덮는 제1 내지 제3 외부 전극을 포함하며,
상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께의 평균값 보다 5㎛ 내지 50㎛ 더 두꺼운 칩 저항 소자.
An insulating substrate having a first surface and a second surface facing each other;
A resistive layer disposed on the first surface;
First and second terminals disposed at both ends of the insulating substrate and connected to both sides of the resistive layer, respectively; And
And a third terminal disposed on a first surface of the insulating substrate between the first and second terminals,
And the first and second terminals
First to third internal electrodes disposed on the resistance layer, and first to third external electrodes respectively covering the first to third internal electrodes,
Wherein a thickness of the third internal electrode is 5 占 퐉 to 50 占 퐉 thick than an average thickness of the first and second internal electrodes.
제6항에 있어서,
상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 각각의 두께보다 두꺼운 칩 저항 소자.
The method according to claim 6,
Wherein a thickness of the third internal electrode is thicker than a thickness of each of the first and second internal electrodes.
제6항에 있어서,
상기 제1 및 제2 단자는 각각,
상기 제1 면과 마주보는 상기 절연 기판의 제2 면에 배치된 제1 및 제2 이면 전극; 및
상기 제1 및 제2 이면 전극과 상기 제1 및 제2 내부 전극을 연결하는 제1 및 제2 측면 전극;을 포함하는 것을 특징으로 하는 칩 저항 소자.
The method according to claim 6,
The first and second terminals are respectively connected to the first and second terminals,
First and second backside electrodes disposed on a second surface of the insulating substrate facing the first surface; And
And first and second side electrodes connecting the first and second backside electrodes to the first and second internal electrodes.
복수의 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판에 배치되어 상기 복수의 전극 패드에 전기적으로 연결된 칩 저항 소자;를 포함하며,
상기 칩 저항 소자는, 서로 마주보는 제1 면 및 제2 면을 갖는 절연 기판과, 상기 제1 면 상에 배치된 저항층과, 상기 제1 면 상에서 상기 절연 기판의 양단에 인접하도록 배치되며, 상기 저항층의 양단에 각각 연결된 제1 및 제2 내부 전극과, 상기 제1 및 제2 내부 전극 사이에서 상기 절연 기판의 상기 제1 면에 배치되며, 상기 제1 및 제2 내부 전극의 두께보다 두꺼운 두께를 갖는 제3 내부 전극과, 상기 제1 내지 제3 내부 전극을 각각 덮는 제1 내지 제3 외부 전극을 포함하며, 상기 제3 내부 전극의 두께는 상기 제1 및 제2 내부 전극의 두께의 평균값 보다 5㎛ 내지 50㎛ 더 두꺼운 칩 저항 소자 어셈블리.
A printed circuit board having a plurality of electrode pads; And
And a chip resistive element disposed on the printed circuit board and electrically connected to the plurality of electrode pads,
Wherein the chip resistive element comprises: an insulating substrate having a first surface and a second surface facing each other; a resistance layer disposed on the first surface; and a second resistive element disposed adjacent to both ends of the insulating substrate on the first surface, The first and second internal electrodes being connected to both ends of the resistance layer and the first and second internal electrodes, respectively, and a second internal electrode disposed on the first surface of the insulating substrate between the first and second internal electrodes, A third internal electrode having a large thickness and first to third external electrodes respectively covering the first to third internal electrodes, wherein a thickness of the third internal electrode is a thickness of the first and second internal electrodes Lt; RTI ID = 0.0 > 5 < / RTI >
제9항에 있어서,
상기 제1 내지 제3 외부 전극은 실질적으로 동일한 평면을 공유하는 표면을 갖는 칩 저항 소자 어셈블리.



10. The method of claim 9,
Wherein the first to third external electrodes have surfaces that share substantially the same plane.



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